KR19980071712A - 전원배선에 평형한 데이터선을 가진 스태틱 반도체 메모리 - Google Patents
전원배선에 평형한 데이터선을 가진 스태틱 반도체 메모리 Download PDFInfo
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Abstract
개시된 내용은 전원배선(Vcc)에 접속된 2개의 부하저항(R1, R2), 이 부하저항과 2개의 접지배선(Vss1, Vss2)사이에 접속된 2개의 교차결합된 구동용트랜지스트(Qd1, Qd2) 및 부하저항과 2개의 데이터선(DL1, DL2)사이에 접속된 2개의 전송용트랜지스트(Qt1, Qt2)를 포함하며, 상기 데이터선이 전원배선 및 접지배선과 평행하며 교차되지 않는 스택틱메모리셀에 관한 것이다.
Description
본 발명은 스태틱 반도체 메모리장치(static semiconductor memory device)에 관한 것이며, 더욱 상세하게는 스태틱 램덤 억세스 메모리(이하 SRAM이라 한다)장치에 있어서 향상된 스택틱메모리에 관한 것이다.
종래의 SRAM셀은 교차결합된 제 1 및 제 2 인버터와, 플립플롭의 제 1 및 제 2노드와 데이터선사이에 접속된 전송용트랜지스트에 의해 형성된 플립플롭으로 구성된다. 즉; 상기 제 1인버터는 전원배선과 제 1노드사이의 제 1부하저항 및 제 1노드와 접지배선사이의 구동MOS트랜지스터로 형성된다. 이와 비슷하게, 제 2인버터도 전원배선과 제 2노드사이의 제 2부하저항소자 및 제 2노드와 접지배선사이의 제 2구동용MOS트랜지스트로 형성된다.
그러나, 상술한 종래의 SRAM셀은, 데이터선이 전원배선과 접지배선중 적어도 어느 하나와 교차하기 때문에, 데이터선의 기생용량(parasitic capacitances)이 증가하며, 이것이 SRAM셀의 억세스속도를 감소시킨다. 이하에서 상세히 설명하기로 한다.
우선, 본 발명에 따른 바람직한 실시예를 설명하기에 앞서, 종래의 SRAM셀을 도 1∼도 15를 참고로 하여 설명하기로 한다.
도 1은, 종래의 대칭저항형 SRAM셀을 나타내는 등가회로도이며, 동도에서, 하나의 SRAM셀은 워드선(WL1 및 WL2)과 2개의 상보데이트선(DL1 및 DL2)사이의 각각의 교차점에 배치된다. 이 메모리셀은 2개의 교차결합된 인버터와, 플립플롭의 노드(N1 및 N2)와 데이터선(DL1 및 DL2)사이에 접속된 전송용 N채널 MOS트랜지스트(Qt1 및 Qt2) 에 의해 형성된 플립플롭으로 구성된다.
상기 전송용트랜지스트(Qt1 및 Qt2)는 워드선(WL1 및 WL2)에서의 전압에 의해 제어된다. 이 때, 워드선(WL1)에서의 전압은 워드선(WL2)에서의 전압과 동일하다.
각각의 인버터들은 부하저항(R1, R2)과, 고전원배선(Vcc1, Vcc2)과 저전원(접지)배선(Vss)사이의 구동용 N채널 MOS 트랜지스트(Qd1, Qd2)를 포함한다. 이 경우, 고전원배선(Vcc1)에서의 전압은 고전원배선(Vcc2)에서의 전압과 동일하다. 노드(N1)가 구동용트랜지스트(Qd2)의 게이트에 접속되므로, 구동용트랜지스트(Qd2)는 노드(N1)에서의 전압에 의해 구동되며, 또한 노드(N2)도 구동용트랜지스트(Qd1)의 게이트에 접속되므로, 구동용트랜지스트(Qd1)는 노드(N2)에서의 전압에 의해 구동된다.
도 1에서, 데이트선(DL1, DL2)은 고전원배선(Vcc1 및 Vcc2) 및 접지배선(Vss)에 평행하다. 즉, 데이트선(DL1 및 DL2)은 고전원배선(Vcc1 및 Vcc2) 및 접지배선(Vss)과 교차된다.
도 2는, 도 1의 SRAM셀의 평면도이며, 도 3 및 도 4는 각각 도 2의 Ⅰ-Ⅰ 및 Ⅱ-Ⅱ선에 따른 단면도이며, 동도들에서 굵은점선에 의해 둘러싸인 영역은 하나의 SRAM셀을 나타낸다.
이하에서, 도 1의 SRAM셀을 도 2, 3 및 4뿐만 아니라 도 5∼ 도 9를 참고하여 설명하기로 한다.
부호(101)는 약 1015/㎤의 불순물농도를 가진 N-형 단일결정실리콘 기판을 나타내며, 이 기판상에는 약 1016∼ 1017/㎤정도의 불순물농도를 가진 P형채널(102)이 형성된다.
이 기판(101)은, 실리콘공정중 국소적인 산화(LOCOS)에 의해, 약 200∼500㎚두께의 필드실리콘산화막(103)을 형성하기 위해 열적으로 산화된다. 이 때, 1017∼ 1018/㎤의 불순물농도를 가진 P+형 채널스톱퍼(104)가 필드실리콘산화막(103)의 바로 아래에 형성된다. 이 필드실리콘산화막(103)은 도 5에 도시되듯이 활성영역(AR)을 정의한다.
상기 기판(101)은, 활성영역(AR)에서 약 5∼20㎚ 두께의 게이트실리콘산화막(105)을 형성하기 위해 열적으로 산화되며, 또한, 약 50∼200㎚ 두께의 다결정실리콘막(1061) 및 약 100∼200㎚ 두께의 텅스텐실리사이드막(1062)을 포함하는 게이트전극(106)이 필드실리콘산화막(103) 및 게이트실리콘산화층(105)상에 형성된다. 이 게이트전극(106)은, 도 6에 도시되듯이, 워드선(WL1 및 WL2), 구동용트랜지스트(Qd1)의 게이트전극(G1) 및 구동용트랜지스트(Qd2)의 게이트(G2)를 형성한다. 또한, 약 1020∼ 1021/㎤의 불순물농도를 가진 N+형 불순물확산층을 형성하기 위해, 마스크로서 게이트전극(106)을 이용하는 웰(well)(102)에 인이온 또는 비소이온이 주입된다.
또, 화학기상증착(chemical vapor deposition, 이하 CVD라 한다)공정을 이용하는 것에 의해 절연막이(108)이 전면에 형성되며, 그리고 컨택트홀(CONT1)이 절연막(108)에 개구된다(도 7참조). 접지배선(Vss)으로서 텅스텐실리사이드막(109)이 절연막(108)상에 형성되며, 이것은, 도 7에 도시되듯이, 컨택트홀(CONT1)을 매개로 하여 구동용트랜지스트(Qd1 및 Qd2)의 소스에 접속된다.
또한, 절연막(110)이 CVD공정을 이용하여 전면에 형성되며, 컨택트홀(CONT2)이 절연막(110)에 개구된다(도 8참조). 고전원배선(Vcc1 및 Vcc2)으로서 다결정실리콘막(111)이 절연막(110)상에 형성되며, 그리고 이 다결정실리콘막은, 도 8에 도시되듯이, 컨택트홀(CONT2)을 매개로하여 노드(N1 및 N2)에 접속된다. 이 경우, N형 불순물이, R1 및 R2로 표시되는 부분을 제외하고는, 다결정실리콘막(111)으로 주입된다. 그래서, 이 R1, R2부분은 고저항으로서 작용한다.
마지막으로, 절연막(112)은 CVD공정을 이용하여 전면에 형성되며, 컨택트홀(CONT3)이 절연막(112)에 개구된다(도 9참조). 데이터선(DL1 및 DL2)으로서 알루미늄막(113)이 절연막(112)상에 형성되며, 이것이, 도 9에 도시되듯이, 컨택트홀(CONT3)을 매개로하여 구동용트랜지스트(Qt1, Qt2)의 소스에 접속된다.
그러나, SRAM셀은, 도 1∼도 9에 도시되듯이, 데이트선(DL1 및 DL2)이 전원배선(Vcc1 및 Vcc2) 및 접지배선(Vss)과 교차되기 때문에, 절연막(110, 112)과 데이트선(DL1, DL2) 및 배선(Vcc1, Vcc2 및 Vss)사이에 형성되는 용량이 데이트선(DL1, DL2)의 기생용량을 증가시키며, 이것이 SRAM셀의 억세스속도를 감소시킨다. 또한, 전원배선(Vcc1 및 Vcc2)에 접속되는 저항(R1 및 R2)이 데이트선(DL1 및 DL2)에 대향하기 때문에, 절연막(112)과 데이트선(DL1 및 DL2) 및 저항(R1 및 R2)사이에 의해 형성된 용량이 데이트선(DL1 및 DL2)의 기생용량을 증가시키며, 이것이 나아가 SRAM셀의 억세스속도를 감소시킨다. 만일 저항(R1 및 R2)이, 데이트선(DL1 및 DL2)의 아래가 아닌, 데이트선(DL1 및 DL2)을 따라서 배열된다면, SRAM셀의 영역은 증가할 것이며, 이것이 집적을 감소시킨다.
도 10은, 종래의 비대칭저항형 SRAM셀(일본특허공개 소60-4253호 공보 참조)을 나타내는 등가회로도이며, 여기에서는, 도 1의 워드선(WL1 및 WL2)을 대신하여 하나의 워드선(WL)이 제공되며, 그리고 도 1의 고전원배선(Vcc1 및 Vcc2)대신 하나의 고전원배선(Vcc)이 제공된다. 또한, 도 1의 하나의 접지배선(Vss)대신에 2개의 접지배선(Vss1 및 Vss2)이 제공된다.
도 10에서, 데이터선(DL1 및 DL2)은 접지배선(Vss1 및 Vss2)과 평행하게 배열되어 있으나; 데이터선(DL1 및 DL2)은 고전원배선(Vcc)에 대해 수직이다. 즉, 데이터선(DL1 및 DL2)은 고전원배선(Vcc)과 교차한다.
도 10의 SRAM셀을, 도 10의 SRAM셀의 평면도를 나타내는, 도 11을 참고하여 설명하기로 한다.
도 11에서는, 그늘진부분으로 나타낸 불순물확산영역이 필드실리콘산화막(도시되지 않음)을 분획하는 것에 의해 형성된다. 이 불순물확산영역은 트랜지스트(Qt1, Qt2, Qd1 및 Qd2)의 소스/드레인 영역으로서 작용한다. 또한, 제 1다결정실리콘막은 퇴적되고 배열되어서 트랜지스트(Qt1, Qt2, Qd1 및 Qd2) 게이트와 워드선(WL)을 형성한다. 그리고 제 2다결정실리콘막이 퇴적되고 배열되어서 고전원배선(Vcc)과 고전원배선(Vcc)에 접속된 저항(R1 및 R2)을 형성한다. 이 경우, 이 저항(R1)의 저항값은 저항(R2)의 저항값과 비슷하다. 마지막으로, 알루미늄막이 퇴적되고 배열되어서 데이터선(DL1 및 DL2) 및 접지배선(Vss1 및 Vss2)을 형성한다. 이 데이터선(DL1 및 DL2)은 컨택트홀(CONT1)를 매개로하여 전송용트랜지스트(Qt1 및Qt2)의 불순물영역에 접속되며, 접지배선(Vss1 및 Vss2)은 컨택트홀(CONT2)를 매개로 하여 구동용트랜지스트(Qd1 및 Qd2)의 불순물영역에 접속된다.
도 10 및 도 11에 도시된 SRAM셀은, 접지배선(Vss1 및 Vss2)이 데이터선(DL1 및 DL2)과 동일면상에 평행하게 배열되어있어서 이것들 사이의 용량이 적음에도 불구하고, 데이터선(DL1 및 DL2)은 여전히 전원배선(Vcc)과 교차하며, 절연막과 데이터선(Dl1 및 Dl2) 및 접지배선(Vcc)사이에 형성된 용량이 데이터선(DL1 및 Dl2)의 기생용량을 증가시키며, 이것이 SRAM셀의 억세스속도를 감소시킨다. 또한, 전원배선(Vcc)에 접속된 저항(R1 및 R2)이 데이터선(DL1 및 DL2)에 대향하고 있기 때문에, 절연막과 데이터선(DL1 및 DL2) 및 저항(R1 및 R2)사이에 형성된 용량도 데이터선(DL1 및 DL2)의 기생용량을 증가시키며, 나아가 이것이 SRAM셀의 억세스속도를 감소시킨다. 이 경우, 만일 저항(R1 및 R2)이 데이터선(DL1 및 DL2)의 아래가 아닌, 데이터선(DL1 및 DL2)을 따라서 배열된다면, SRAM셀의 영역이 증가되며, 이것이 집적을 감소시킨다.
도 12는 종래의 CMOS형 SRAM셀(1992. 5. IEEE Journal of Solid-State Circuites, Vol. 27, No 5, pp. 776-782에 기재된 A. Sekiyama et al., A 1-V Operating 256-kb Full-CMOS SRAM 참조)을 나타내는 등가회로도로서, 동 도에서는 도 10의 저항(R1 및 R2)대신, P채널 MOS 트랜지스트(Qp7 및 Qp2)가 제공된다.
도 12에서는, 데이터선(DL1 및 DL2)이 접지배선(Vss1 및 Vss2)과 평행하게 배열되어있으나; 데이터선(DL1 및 DL2)이 고전원배선(Vcc)에 수직이다. 즉, 이 데이터선(DL1 및 DL2)은 고전원배선(Vcc)과 교차한다.
도 12의 SRAM셀을, 도 12의 SRAM셀의 평면도를 나타내는, 도 13을 참고하여 설명하기로 한다.
도 13에서, 그늘지게 나타낸 부위인, P형 및 N형 불순물확산영역은 필드실리콘산화막(도시되지 않음)을 분획하는 것에 의해 형성된다. 이 경우, P형 불순물확산영역은 트랜지스트(Qp1 및 Qp2)의 소스/드레인 영역으로서 작용하며, N형 불순물확산영역은 트랜지스트(Qt1, Qt2, Qd1 및 Qd2)의 소스/드레인 영역으로서 작용한다. 또한, 다결정실리콘막이 퇴적되고 배열되어서 트랜지스트(Qt1, Qt2, Qp1, Qp2, Qd1 및 Qd2)의 게이트 및 워드선(WL)을 형성한다. 또한, 먼저, 알루미늄막(302)이 퇴적되고 배열되어서 고전원배선(Vcc)과 노드(N1 및 N2)를 형성하는 커넥션을 형성한다. 이 때, 노드(N1)는 도 13에서 N1p 및 N1n에 의해 표시되며, 그리고 노드(N2)는 N2p 및 N2n에 의해 표시된다. 마지막으로, 제 2알루미늄막이 퇴적되고 배열되어서 데이터선(DL1 및 DL2)과 접지배선(Vss1 및 Vss2)을 형성한다. 이 데이터선(DL1 및 DL2)은 컨택트홀(CONT1)을 매개로하여 전송용트랜지스트(Qt1 및 Qt2)의 불순물영역에 접속되며, 접지배선(Vss1 및 Vss2)은 컨택트홀(CONT2)을 매개로 하여 구동용트랜지스트(Qd1 및 Qd2)의 불순물확산영역에 접속된다.
도 12 및 도 13에 도시한 SRAM셀은, 접지배선(Vss1 및 Vss2)이 동일면상에서 데이터선(DL1 및 DL2)과 평행하게 배열되어있어서, 이것들 사이의 용량이 적음에도 불구하고, 데이터선(DL1 및 DL2)이 여전히 전원배선(Vcc)과 교차하며, 절연막과 데이터선(Dl1 및 Dl2) 및 배선(Vcc)사이에 형성된 용량이 데이터선(DL1 및 Dl2)의 기생용량을 증가시키며, 이것이 SRAM셀의 억세스속도를 감소시킨다.
도 14는 또 다른 종래의 CMOS형 SRAM셀(일본특허공개 소59-217356호 공보 참조)을 나타내는 등가회로도이다. 동도에서는, 도 12의 접지배선(Vss1 및 Vss2)대신에 하나의 접지배선(Vss)이 제공되며, 그리고 도 12의 워드선(WL)대신에 2개의 워드선(WL1 및 WL2)이 제공된다.
도 14에서조차, 데이터선(DL1 및 DL2)은 접지배선(Vss)과 평행하게 배열되나; 데이터선(DL1 및 DL2)은 고전원배선(Vcc)에 대해 수직이다. 즉, 데이터선(DL1 및 DL2)은 고전원배선(Vcc)과 교차한다.
도 14의 SRAM셀을, 도 14의 SRAM셀의 평면도를 나타내는, 도 15를 참조하여 설명하기로 한다.
도 15에서는, 고전원배선(Vcc)이 P형 불순물확산영역에 의해 형성된다. 또, 워드선(WL1 및 WL2) 및 트랜지스트의 게이트(도시되지 않음)들은 다결정실리콘막에 의해 형성된다. 그리고, 접지배선(Vss) 및 노드(N1 및 N2)에 대한 커넥션이 제 1알루미늄막에 의해 형성되며, 그리고 데이터선(DL1 및 DL2)이 제 2알루미늄막에 의해 형성된다. 동도에서 X라고 표시된 것은 컨택트홀을 가르킨다.
도 14 및 도 15에서 도시된 SRAM셀은, 접지배선(Vss)이 동일상에서 데이터선(DL1 및 DL2)과 평행하게 배열되어있고 그곳에서부터 떨어져있어서, 접지배선과 데이터선들 사이의 용량이 적다. 또한, 고전원배선(Vcc)이 P형 불순물확산영역에 의해 형성되기 때문에, 데이터선(DL1 및 DL2)과 전원배선(Vcc)사이의 용량도 적다. 그러나, 고전원배선(Vcc)용 P형 불순물영역이 SRAM셀의 영역을 증가시키며, 이것이 집적을 감소시킨다.
본 발명의 목적은 향상된 억세스속도를 가지는 SRAM셀의 스태틱메모리셀을 제공하는데 있다.
도 1은 종래의 대칭저항형 SRAM셀을 나타내는 등가회로도이며,
도 2는 도 1의 SRAM의 평면도이며,
도 3 및 도 4는 도 2의 Ⅰ-Ⅰ선 및 Ⅱ-Ⅱ선 각각에 따른 단면도이며.
도 5는 도 2의 SRAM셀의 활성영역의 평면도이며,
도 6은 도 2의 SRAM셀의 게이트전극의 평면도이며,
도 7은 도 2의 SRAM셀의 접지배선의 평면도이며,
도 8은 도 2의 SRAM셀의 고전원배선 및 저항의 평면도이며,
도 9는 도 2의 SRAM셀의 데이트선의 평면도이며,
도 10은 종래의 비대칭저항형 SRAM셀을 나타내는 등가회로도이며,
도 11은 도 10의 SRAM셀의 평면도이며,
도 12는 종래의 CMOS형SRAM셀을 나타내는 등가회로도이며,
도 13은 도 12의 SRAM셀의 평면도이며,
도 14는 또 다른 종래의 CMOS형SRAM셀을 나타내는 등가회로도이며,
도 15는 도 14의 SRAM셀의 평면도이며,
도 16은 본 발명에 따른 대칭저항형 SRAM셀의 제 1실시예를 나타내는 등가회로도이며,
도 17은 도 16의 SRAM셀의 평면도이며,
도 18, 19 및 20은 도 17의 Ⅰ-Ⅰ, Ⅱ-Ⅱ 및 Ⅲ-Ⅲ선에 따른 단면도를 각각 나타내며,
도 21은 도 17의 SRAM셀의 활성영역의 평면도이며,
도 22는 도 17의 SRAM셀의 게이트전극의 평면도이며,
도 23은 도 17의 SRAM셀의 컨택트홀의 평면도이며,
도 24는 도 17의 SRAM셀의 고전원배선과 접지배선의 평면도이며,
도 25는 도 17의 SRAM셀의 컨택트홀의 평면도이며,
도 26은 도 17의 SRAM셀의 데이트선의 평면도이며,
도 27은 본 발명에 따른 대칭저항형 SRAM셀의 제 2실시예를 나타내는 평면도이며,
도 28은 도 27의 SRAM셀의 활성영역의 평면도이며,
도 29는 도 27의 SRAM셀의 게이트전극의 평면도이다.
부호의 설명
Qt1, Qt2 전송용트랜지스트 Qd1, Qd2 구동용트랜지스트
R1, R2 부하저항 DL1, DL2 데이트선
WL1, WL2 워드선 Vcc 전원배선
Vss1, Vss2 접지배선 N1, N2 노드
AR 활성영역 CONT1∼CONT8 컨택트1∼컨택트8
8, 12 절연막 반도체기판 1, 2
본 발명에 의해 스태틱메모리셀은, 전원배선에 접속된 2개의 부하저항, 이 부하저항과 2개의 접지배선사이에 접속된 2개의 교차결합된 구동용트랜지스트 및 부하저항과 2개의 데이트선사이에 접속된 2개의 전송용트랜지스트를 포함하며, 상기 데이트선이 전원배선과 접지배선에 평행하며 이것들과 교차하지 않는다. 그래서, 데이트선의 기생용량이 감소한다.
이하에서 본 발명에 의한 바람직한 실시예를 첨부한 도면을 참고로 하여 설명하기로한다.
도 16은, 본 발명에 의한 대칭SRAM셀의 제 1실시예를 나타내는 등가회로도이며, 동도에서는, 도 1의 워드선(WL1 및 WL2)대신에 하나의 워드선(WL)이 제공되며, 그리고 도 1의 고전원배선(Vcc1 및 Vcc2)대신에 하나의 고전원배선(Vcc)가 제공된다. 또한, 도 1의 접지배선(Vss)대신에 2개의 접지배선(Vss1 및 Vss2)이 제공된다.
도 16에서는, 데이터선(DL1, DL2)이 접지배선(Vcc1 및 Vss2)뿐만 아니라 고전원배선(Vcc)과도 평행하게 배열되며; 즉, 데이터선(DL1 및 Dl2)이 접지배선(Vss1 및 Vss2)뿐만 아니라 고전원배선(Vss)과도 교차하지 않는다. 이 점에 대해서는 다음에서 상세히 설명하기로 한다. 그래서, 데이터선(DL1, DL2)과 고전원배선(Vcc)사이의 용량이 적으며, 그리고 데이터선(DL1, DL2)과 접지배선(Vss1 및 Vss2)사이의 용량도 적다.
도 17은 도 16의 SRAM셀의 평면도이며, 도 18, 19 및 20은 도 17의 Ⅰ-Ⅰ, Ⅱ-Ⅱ 및 Ⅲ-Ⅲ선에 따른 단면도를 각각 나타낸다. 상기도에서 굵은점선에 의해 둘러싸인 영역은 하나의 SRAM셀을 가르킨다.
도 16의 SRAM셀을 도 17, 18, 19 및 20뿐만 아니라 도 21∼26을 참고하여 설명하기로 한다.
부호(1)는, 약 1015/㎤의 불순물농도를 가진 N-형 단일결정실리콘 기판을 나타내며, 이 기판상에 약 1016∼ 1017/㎤정도의 불순물농도를 가진 P형웰(2)이 형성된다.
이 기판(1)은 LOCOS공정에 의해 약 200∼500㎚ 두께의 필드실리콘산화막(3)을 형성하기 위해, 열적으로 산화된다. 이 경우, 1017∼ 1019/㎤의 불순물농도를 가진 P+형채널스톱퍼(4)가 필드실리콘산화막(3)의 바로 아래에 형성된다. 이 필드실리콘산화막(3)은 도 21에 도시된 활성영역(AR)을 정의한다.
이 기판(1)은 열적으로 산화되어 활성영역(AR)에서 약 5∼20㎚ 두께의 게이트실리콘산화막(5)을 형성하며, 또한, 약 50∼200㎚ 두께의 다결정실리콘막(61) 및 약 100∼200㎚ 두께의 텅스텐실리사이드막(62)을 포함하는 게이트전극(6)이, 필드실리콘산화막(3) 및 게이트실리콘산화막(5)상에 형성된다. 이 게이트전극(6)은, 도 22에 도시되듯이, 워드선(WL1 및 WL2), 구동용트랜지스트(Qd1)의 게이트전극(G1) 및 구동용트랜지스트(Qd2)의 게이트(G2)를 형성한다. 그리고, 약 1020∼ 1021/㎤의 불순물농도를 가진 N+형 불순물확산영역(7)을 형성하기 위해, 마스크로서 게이트전극(6)을 이용하는 웰(2)내로 인이온 또는 비소이온이 주입된다.
또한, CVD공정에 의해 절연막이(8)이 전면에 형성되며, 컨택트홀(CONT1 및 CONT2)이, 도 23에 도시되듯이, 절연막(8)에 개구된다. 이 컨택트홀(CONT1)은 저항(R1)을 위해 사용되며, 그리고 컨택트홀(CONT2)은 저항(R2)을 위해 사용된다.
저항(R1, R2)은 도 19를 참조하여 상세히 설명하기로 한다. 즉, 약 20∼100㎚ 두께의 다결정실리콘막(91)이 전면에 퇴적되며, 그리고 나서 약 1014∼ 1016/㎤정도의 인이온이, 본 장치의 기판상에 대해 직각으로, 다결정실리콘막(91)에 주입된다. 결과적으로, 단련동작후에는, 컨택트홀(CONT1, CONT2)의 저부에서의 다결정실리콘막(91)의 저항값은 낮게되는 반면, 컨택트홀(CONT1, CONT2)의 측면에서의 다결정실리콘막(91)의 저항값은 높게된다. 이 경우, N+형 불순물확산영역(90)이, 웰(2)내에 형성되며 그리고 트랜지스트(Qd1, Qd2)의 N+형 불순물확산영역에 접속된다. 또한, 두께가 100㎚ 또는 그 이상인 다결정실리콘막(92)이 전면에 퇴적되며 그리고 절연막(8)상의 다결정실리콘막(91, 92)이 에칭백된다. 그래서, 고저항을 가지는 저항(R1, R2)이 컨택트홀(CONT1, CONT2)에서 컨택트플러그로서 매설된다.
또한, 저항(R1 및 R2)의 형성후에, 컨택트홀(CONT3, CONT4, CONT5 및 CONT6)이, 도 23에 도시되듯이, 절연막(8)에 개구된다. 이 때, 컨택트홀(CONT3)은 접지배선(Vss1)에 사용되며, 컨택트홀(CONT4)은 접지배선(Vss2)에 사용되며, 컨택트홀(CONT5)은 데이터선(DL1)에 사용되며, 컨택트홀(CONT6)은 데이터선(DL2)에 사용된다. 즉, 텅스텐플러그(10)는 에칭백공정을 이용하는 것에 의해 컨택트홀(CONT3, CONT4, CONT5 및 CONT6)에 매설된다.
또한, 도 24에 도시되듯이, 알루미늄막(11)이 퇴적되고 배열되어서 고전원배선(Vcc)과 접지배선(Vss1 및 Vss2)을 형성한다. 이 때, 데이터선(DL1 및 DL2)용 패드(pad)는 자발적으로 형성된다.
마지막으로, 도 26에 도시되듯이, 절연막(12)은 CVD과정을 이용하는 것에 의해 전면에 형성되며, 그리고 컨택트홀(CONT7 및 CONT8)이 절연막(112)에 매설된다. 이 경우, 컨택트홀(CONT7)은 도 24의 패드(11)(DL1)를 노출시키며, 그리고 컨택트홀(CONT8)은 도 24의 패드(11)(DL2)를 노출시킨다. 데이터선(DL1 및 DL2)으로서의 알루미늄막(13)은, 도 26에 도시되듯이, 컨택트홀(CONT7 및 CONT8)을 매개로 하여 전송용트랜지스트(Qt1 및 Qt2)의 소스에 접속된다.
도 16∼도 26에 도시되는 SRAM셀에서는, 데이터선(DL1, DL2)이 전원배선(Vcc) 및 접지배선(Vss1, Vss2)과 교차하지않으므로, 실리콘산화막(8 및 12)과 데이터선(DL1 및 DL2) 및 배선(Vcc, Vss1 및 Vss2)사이에 형성된 용량은 적으며, 그래서 데이터선(DL1 및 DL2)의 기생용량의 증가를 억제할 수 있고, 이것이 SRAM셀의 억세스속도를 증가시킨다.
도 27은 본 발명에 따른 SRAM셀의 제 2실시예를 나타내는 평면도이며, 동 도에서, 활성영역(AR')은 워드선에 대해 경사져있으며, 그리고 트랜지스트(Qd1 및 Qd2)의 게이트[6'(G1) 및 6'(G2)]도 또한 워드선에 대해 경사지거나 또는 비스듬하다. 이 활성영역(AR')은 도 28에 상세히 도시되어 있으며, 트랜지스트(Qd1 및 Qd2)의 게이트들은 도 29에 상세히 도시되어 있다. 활성영역(AR')과 게이트[6'(G1) 및 6'(G2))의 다른 구성은 도 17의 것과 실질적으로 동일하다.
상기 제 2실시예에서는, 워드선에 대해 수직방향으로 각 SRAM셀의 길이가 감소한다. 또한, 데이터선(DL1 및 DL2)의 길이도 감소한다. 즉, 워드선에 대해 수평방향으로 각 SRAM셀의 길이가 약간 증가하기 때문에, 데이터선(DL1 및 DL2)의 길이는 증가한다. 그래서, 데이터선(DL1 및 DL2)의 기생용량은 감소하며, 나아가 SRAM셀의 억세스속도가 증가한다.
상술한 바와 같이, 본 발명에 의해서, 데이터선이 고전원배선 및 접지배선 모두와 교차하지 않기 때문에, 데이터선들의 기생용량이 감소하며, 그래서 SRAM셀의 억세스속도를 증가시킬 수 있다.
Claims (24)
- 제 1방향을 따라서 배열된 적어도 하나의 워드선(WL1, WL2);상기 제 1방향에 대해 수직인 제 2방향을 따라서 배열된 제 1전원배선(Vcc);상기 제 2방향을 따라서 배열된 적어도 하나의 제 2전원배선(Vss1, Vss2);상기 제 1 및 제 2전원배선과 교차하지않으며, 상기 제 2방향을 따라서 배열된 제 1 및 제 2데이터선(DL1, DL2);상기 제 1전원배선과 제 1노드(N1)사이에 접속된 제 1부하저항(R1);상기 제 1전원배선과 제 2노드(N2)사이에 접속된 제 2부하저항(R2);상기 제 1노드과 상기 제 2전원배선 사이에 접속되며 상기 제 2노드에 접속된 게이트를 가지는 제 1구동용트랜지스트(Qd1);상기 제 2노드와 상기 제 2전원배선 사이에 접속되며 상기 제 1노드에 접속된 게이트를 가지는 제 2구동용 트랜지스트(Qd2);상기 제 1데이터선과 상기 제 1노드사이에 접속되며 상기 워드선에 접속된 게이트를 가지는 제 1전송용트랜지스트(Qt1); 및 상기 제 2데이터선과 상기 제 2노드사이에 접속되며 상기 워드선에 접속된 게이트를 가지는 제 2전송용트랜지스트(Qt2)를 포함하는 단위셀영역으로 형성된 스태틱메모리셀.
- 제 1항에 있어서, 상기 제 1 및 제 2데이터선이, 절연막(12)에 의해 상기 제 1 및 제 2전원배선으로부터 분리되는 것을 특징으로 하는 스태틱메모리셀.
- 제 1항에 있어서, 상기 제 1 및 제 2부하저항 각각이, 절연막(8)의 컨택트홀(CONT1, CONT2)에 매설된 컨택트플러그(91, 92)를 포함하며, 상기 컨택트홀이 상기 단위셀영역의 약 중심에 위치되는 것을 특징으로 하는 스태틱메모리셀.
- 제 3항에 있어서, 상기 제 1 및 제 2부하저항이 상기 제 2방향을 따라서 배선에 배열되는 것을 특징으로 하는 스태틱메모리셀.
- 제 1항에 있어서, 상기 제 2전원배선이 상기 셀영역의 단부에서 상기 제 1 및 제 2구동용트랜지스트에 접속되는 것을 특징으로 하는 스태틱메모리셀.
- 제 1항에 있어서, 상기 제 1 및 제 2데이터선이 상기 셀영역의 단부에서 상기 제 1 및 제 2전송용트랜지스트에 접속되는 것을 특징으로 하는 스태틱메모리셀.
- 제 1항에 있어서, 상기 제 1 및 제 2전원배선이 제 1도전층(11)에 의해 형성되며, 상기 제 1 및 제 2데이터선이 제 2도전층(13)에 의해 형성되는 것을 특징으로 하는 스태틱메모리셀.
- 제 1항에 있어서, 상기 제 1 및 제 2구동용트랜지스트 각각의 게이트전극이 상기 제 1 및 제 2방향에 대해서 경사져 있는 것을 특징으로 하는 스태틱메모리셀.
- 제 1방향을 따라서 배열되고 동일한 전압을 가지는 제 1 및 제 2워드선(WL1, WL2);상기 제 1방향에 대해서 수직인 제 2방향을 따라서 배열된 전원배선(Vcc);상기 제 2방향을 따라서 배열된 제 1 및 제 2접지배선(Vss1, Vss2);상기 제 2방향을 따라서 배열되며, 상기 전원배선과 상기 제 1 및 제 2접지배선과 교차하지 않는 제 1 및 제 2데이터선(DL1, DL2); 상기 전원배선과 제 1노드(N1)사이에 접속된 제 1부하저항(R1); 상기 전원배선과 제 2노드(N2)사이에 접속된 제 2부하저항(R1); 상기 제 1노드와 상기 제 1접지배선사이에 접속되며 상기 제 2노드에 접속된 게이트를 가지는 제 1구동용트랜지스트(Qd1); 상기 제 2노드와 상기 제 2접지배선사이에 접속되며 상기 제 1노드에 접속된 게이트를 가지는 제 2구동용 트랜지스트(Qd1); 상기 제 1데이터선과 상기 제 1노드사이에 접속되며 상기 제 1워드선에 접속된 게이트를 가지는 제 1전송용트랜지스트(Qt1); 및 상기 제 2데이터선과 상기 제 2노드사이에 접속되며 상기 제 2워드선에 접속된 게이트를 가지는 제 2전송용트랜지스트(Qt2)를 포함하는 단위셀영역으로 형성된 스태틱메모리셀.
- 제 9항에 있어서, 상기 제 1 및 제 2데이터선들이 절연막(12)에 의해 상기 제 1 및 제 2전원배선으로부터 분리되는 것을 특징으로 하는 스택틱메모리셀.
- 제 9항에 있어서, 상기 제 1 및 제 2부하저항 각각이, 절연막(8)의 컨택트홀(CONT1, CONT2)에 매설된 컨택트플러그(91, 92)를 포함하며, 상기 컨택트홀이 상기 단위셀영역의 약 중심에 위치하는 것을 특징으로 하는 스택틱메모리셀.
- 제 11항에 있어서, 상기 제 1 및 제 2부하저항이 상기 제 2방향을 따라서 배선에 배열되는 것을 특징으로 하는 스택틱메모리셀.
- 제 9항에 있어서, 상기 제 1 및 제 2전원배선이, 상기 단위셀영역의 단부에서 상기 제 1 및 제 2구동용트랜지스트에 각각 접속되는 것을 특징으로 하는 스택틱메모리셀.
- 제 9항에 있어서, 상기 제 1 및 제 2데이터선이 상기 단위셀영역의 단부에서 상기 제 1 및 제 2전송용트랜지스트에 접속되는 것을 특징으로 하는 스택틱메모리셀.
- 제 9항에 있어서, 상기 전원배선과 상기 제 1 및 제 2접지배선이 제 1전도층(11)에 의해 형성되며, 상기 제 1 및 제 2데이터선이 제 2전도층(13)에 의해 형성되는 것을 특징으로 하는 스택틱메모리셀.
- 제 9항에 있어서, 상기 제 1 및 제 2워드선, 상기 전원배선, 상기 제 1 및 제 2접지배선, 상기 제 1 및 제 2부하저항, 상기 제 1 및 제 2구동용트랜지스트 및 상기 제 1 및 제 2전송용트랜지스트들이 상기 단위셀영역의 중심에 대해 대칭적으로 기울어져 있는 것을 특징으로 하는 스택틱메모리셀.
- 제 9항에 있어서, 상기 제 1 및 제 2구동용트랜지스트 각각의 게이트전극이 상기 제 1 및 제 2방향에 대해서 경사져 있는 것을 특징으로 하는 스택틱메모리셀.
- 반도체기판(1, 2)상에 제 1전도층(6)을 형성하는 공정; 상기 제 1전도층을 배열하여서, 상기 제 1 및 제 2워드선(WL1, WL2)과 상기 제 1 및 제 2구동용트랜지스트(Qd1, Qd2)의 게이트를 형성하는 공정; 상기 제 1 및 제 2워드선과 상기 제 1 및 제 2구동용트랜지스트의 게이트상에 제 1절연막(8)을 형성하는 공정; 상기 제 1절연막에 제 1 및 제 2컨텍트홀(CONT1, CONT2)을 개구하며, 상기 제 1 및 제 2컨텍트홀에 제 1 및 제 2전도플러그(91, 92)를 각각 필링하여서, 상기 제 1 및 제 2전도플러그가 상기 제 1 및 제 2부하저항으로서 작용하게 하는 공정;상기 제 1 및 제 2전도플러그가 필링된후, 상기 제 1절연막에 제 3, 제 4, 제 5 및 제 6컨택트홀(CONT3, CONT4, CONT5 및 CONT6)을 개구하는 공정;상기 제 3, 제 4, 제 5 및 제 6컨택트홀에 제 3, 제 4, 제 5 및 제 6전도플러그(10)를 각각 필링하는 공정;상기 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6전도플러그상에 제 2전도층(11)을 형성하는 공정;상기 제 2전도층을 배열하여, 상기 전원배선이 상기 제 1 및 제 2전도플러그상에서 형성되며, 상기 제 1 및 제 2접지배선이 상기 제 3 및 제 4전도플러그상에 각각 형성되며, 제 1 및 제 2패드가 상기 제 5 및 제 6전도플러그상에 형성되게 하는 공정;상기 전원배선, 상기 제 1 및 제 2접지배선 및 상기 제 1 및 제 2패드상에 제 2절연막(12)을 형성하는 공정;상기 제 2절연막에서 상기 제 1 및 제 2패드용의 제 7 및 제 8컨택트홀(CONT7, CONT8)을 각각 개구하는 공정;상기 제 2절연막상에 제 3전도층(13)을 형성하는 공정; 및상기 제 3전도층을 배열하여, 상기 제 1 및 제 2데이터선을 상기 제 1 및 제 2패드상에 각각 형성하며, 상기 제 1 및 제 2데이터선이 상기 전원배선과 상기 제 1 및 제 2접지배선에 평행하며, 상기 전원배선과 상기 제 1 및 제 2접지배선과 교차하지 않게 하는 공정을 포함하는,제 1 및 제 2워드선(WL1, WL2), 전원배선(Vcc), 제 1 및 제 2접지배선(Vss1, Vss2), 제 1 및 제 2데이터선(DL1, DL2), 상기 전원배선과 제 1노드(N1)사이에 접속된 제 1부하저항(R1), 상기 전원배선과 제 2노드(N2)사이에 접속된 제 2부하저항(R2), 상기 제 1노드(N1)와 제 1접지배선사이에 접속되며, 상기 제 2노드에 접속된 게이트를 가지는 제 1구동용트랜지스트(Qd1), 상기 제 2노드와 상기 제 2접지배선사이에 접속되며, 상기 제 1노드에 접속된 게이트를 가지는 제 2구동용 트랜지스트(Qd2), 상기 제 1데이터선과 상기 제 1노드사이에 접속되며, 상기 제 1워드선에 접속되는 게이트를 가지는 제 1전송용트랜지스트(Qt1) 및 상기 제 2데이터선과 상기 제 2노드사이에 접속되며 상기 제 2워드선에 접속되는 게이트를 가지는 제 2전송용트랜지스트(Qt2)에 의해 단위셀영역으로 형성된 스태틱메모리셀을 제조하는방법.
- 제 18항에 있어서, 상기 제 1 및 제 2전도플러그 필링공정이 다음의 공정인:상기 제 1 및 제 2컨택트홀내에 제 1다결정실리콘막(91)을 형성하는 공정;상기 제 1다결정실리콘막에 대해 수직각도로 상기 제 1다결정실리콘막에 이온을 주입하는 공정;상기 제 1다결정실리콘막상에 제 2다결정실리콘막(92)을 형성하는 공정; 및상기 제 1 및 제 2다결정실리콘막을 에칭백하는 공정을 포함하는 것을 특징으로 하는 스택틱메모리를 제조하는 방법.
- 제 18항에 있어서, 상기 제 1 및 제 2컨택트홀이 상기 단위셀영역의 약 중심에 위치하는 것을 특징으로 하는 스택틱메모리를 제조하는 방법.
- 제 20항에 있어서, 상기 제 1 및 제 2컨택트홀이 상기 제 2방향을 따라서 배열되는 것을 특징으로 하는 스택틱메모리를 제조하는 방법.
- 제 18항에 있어서, 상기 제 3, 제 4, 제 5 및 제 6컨택트홀이 상기 단위셀영역의 단부에 위치하는 것을 특징으로 하는 스택틱메모리를 제조하는 방법.
- 제 18항에 있어서, 상기 제 1 및 제 2워드선, 상기 전원배선, 상기 제 1 및 제 2접지배선, 상기 제 1 및 제 2부하저항, 상기 제 1 및 제 2구동용트랜지스트 및 상기 제 1 및 제 2전송용트랜지스트가 상기 단위셀영역의 중심에 대해 대칭적으로 퇴적되는 것을 특징으로 하는 스택틱메모리를 제조하는 방법.
- 제 18항에 있어서, 상기 제 1전도층 배열공정이, 상기 제 1 및 제 2구동용트랜지스트의 게이트가 상기 제 1 및 제 2워드선에 경사지도록 상기 제 1전도층을 배열하는 것을 특징으로 하는 스택틱메모리를 제조하는 방법.
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