JPS604253A - 半導体集積回路メモリ - Google Patents

半導体集積回路メモリ

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JPS604253A
JPS604253A JP58113133A JP11313383A JPS604253A JP S604253 A JPS604253 A JP S604253A JP 58113133 A JP58113133 A JP 58113133A JP 11313383 A JP11313383 A JP 11313383A JP S604253 A JPS604253 A JP S604253A
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JP
Japan
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line
layer
insulation film
wiring
integrated circuit
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Pending
Application number
JP58113133A
Other languages
English (en)
Inventor
Masahiko Honda
本田　政彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体集積回路メモリに関し、特に二層金属配
線を用いたスタティック型メモリセルを有する半導体集
積回路メモリに関する。
〔従来技術〕
従来、絶縁ゲート電界効果トランジスタ（以下Ｍ　Ｏ８
Ｆ　Ｅ　Ｔと記す。）を用いたスタティック型メモリは
１キロビツト、４キロビツトとメモリ容量が小さい為に
メモリセルの寸法をそれほど小さくする必要がなかった
。しかし、１６キロビツト。
６４キロビツトとメモリ容量が増加するに従い、チップ
寸法に対するセル配列部の比は大きくなり、セル寸法の
縮小化が必然的に必要となり°〔きた。
第１図は従来のスタティック型メモリの回路図である。
図においてＴ１．Ｔ、は７リツプフロツプ回路を形成す
るＭＯＳＦＥＴ、Ｒは負荷抵抗ｔ　Ｔ　３およびＴ４は
転送用ＭＯ８ＦＥＴ　、１．２はグランド線−１３，４
はデータ線、５は電源線、６はワード線である。
第２図（ａ）　、　（ｂ）は第１図に示すスタイツク型
メモリを半導体基４板に実現したものの平面図及びＡ　
−Ａ′助面図である。
半導体基板１１にフィールド絶縁膜１２．ゲート絶縁膜
１３．拡散層１４，１５．１６を通常の方法により形成
する。第１の多結晶シリコン層１７を形成し’ＣＭ　（
１８Ｆ　Ｅ　Ｔ　：　Ｔ　１〜Ｔ４のゲートとこれらの
ゲートに接続するワード線６を形成する。
層間絶縁膜１８で絶縁し、第２の多結晶シリコン層によ
り電源線５とこれに接続する抵抗Ｒとを形成する。層間
絶縁膜１９で絶縁してアルミニウムｐ＠を形成してグラ
ンド線１．データ線３，４を形成する。
このメモリセル１個当りの縦方向（Ｙ方向）の配線は第
１の多結晶シリコン層で形成されるワード線６と第２の
多結晶シリコン層で形成される電源線５０２本であるが
、横方向（Ｘ方向）の配線はアルミニウム層で形成され
るグランド線１．デ・−夕線３，４の３本である。この
３本のアルミニウム配線のためにメモリセルの大きさを
小さくするには限度がおり、メモリの集積密度を向上で
きないという欠点があった。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、配線構造の改良に
より集積密度を向上させた半導体集積回路メモリを提供
することにある。
〔発明の構成〕
本発明の半導体集積回路メモリは、半導体〃・板に設け
ら九た４個のＭ　ＯＳ　Ｆ　ｌ：　Ｔと２個の抵抗とで
構成されるメモリセルを複数個と、該メモリセル毎に接
続されるワード線とデータ線とクランド線とを有する半
導体集積回路メモリにおいて、前記データ線とグランド
線の配線が下層の第１のアルミニウム配線層と該第１の
アルミニウム配線の上に層間絶縁膜を介し°τ設けられ
た上Ｊ〜の第２のアルミニウム配線から構成され、前記
第１及び第２のアルミニウム配線のうちのいずれか一方
がＸ方向にグランド線として配置され、他方がＹ方向に
データ線として配置されていることを特徴とする。
〔実に例の説明〕
次に、本発明の実施例について図面を用いて説明する。
第３図（ａ）　、　（１１）は本発明の第１の実施例の
平面図及びＢ−Ｂ’障１面図である。
層間絶縁膜１９を形成する所までは第２図（ａ）。
（ｂ）で説明したのと同じである。この実施例では第１
のアルミニウム層九よってグランドａＸを形成する。層
間絶縁膜２ｏで覆って絶縁し、その上に第２のアルミニ
ウム層でデータ線３，４を形成する。第３図（ａ）　、
　（ｂ）においては、図面の複雑化を避けるために、グ
ランド線１と電源線５とは重ならないように描いである
が、グランド線ｌと電源線５とは層間絶縁膜１９で絶縁
されＣいるので、実際の製造においては重ねることがで
きるのである。
従って、Ｙ方向にグランド線を設けてもＸ方向の幅を広
くしないで済む。そしてＸ方向においては従来あったグ
ランド線をなくしたのであるから、その分だけ配線に要
する面積を小さくでき、集積密度全向上させることがで
きる。
第４図は本発明の第２の実施例の平面図である。
ただし、簡単なため配線のみを示している。
第１のアルミニウム層でクランド線１を形成するとき１
間隔をおいて第２のワード線７を設ける。
第２のワード線７はワード線６と開口部８で接続する。
図面の複雑化を避けるため、ワード線６と７とは重なら
ないように描いであるが、実際には層間絶縁膜１９で絶
縁されているので、ワー下線６と７とは重ねることかで
きる。それ故、第２のワード線７を設け“Ｃも半導体チ
ップの所要面積を増大させることはない。ワード線６は
多結晶シリコンで作られているので抵抗が犬きく、伝搬
遅処が起るという問題があるが、第２のワード線７をア
ルミニウムで作り、ワード線６へ接続してやると、アル
ミニウムは抵抗が小さいので、伝搬遅廷を無視できる程
小さくすることができるという効果が得られる。
第５図は本発明の使用例の平面図である。
１つのメモリセルをＭｉｊで表示するとき、３個の隣り
合ったメモリセル、例えばＩＪＩ　、　Ｍ１２　、　Ｍ
１３とＭ　２１　、　Ｍ　２２　、　Ｍ　２３、ごとに
ワード線６と第２のワード線７とを接続する。ワード線
６と７とは第２の実施例で説明したのと同じである。こ
のように単位メモリセルごとではなく、複数個まとめて
ワード線６と７とを接続しＣも前述の伝搬遅延を小さく
することができる。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、配線構造
を改良することにより集積密度を向上せしめた半導体集
積回路メモリが得られるのでその効果は大きい。
【図面の簡単な説明】
第１図は従沫のスタイツク型メモリの回路図、第２図（
ａ）　、　（ｂ）は第１図に示すスタティック型メモリ
を半導体基板に実現したものの平面図及び断面図、第３
図（ａ）　ｌ　（ｂ）は本発明の１ｆ、１の実施例の平
面図及び断面図、第４図は本発明の第２の実施例の平面
図、第５図は本発明の使用例の平面図である。 １．２・・°・バグランド線、３，４・・・・・・デー
タ線、５・・・・・・電源線、６・・・・・・ワード線
、７・・パ°゛第２のワード線、８・・・・・・開口、
１１・・・・・・半導体基板％　１２・・・・・・フィ
ールド絶縁膜、１３・・・・・・ケート絶縁膜、１４．
１５．１６・・・・・・拡散層、１７・・・・・・第１
の多結晶層、１８，１９．２０・・・・・層間絶縁膜。 代理人　弁理士　内　原　音 試　７　図 １　（θ） 鱈？図 （θ　） 第　３　図 葛　４　図 犯　５　図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に設けられた４個のＭＯＳＦＥＴと２個の抵
    抗とで構成されるメモ１ノセルを複数個と、該メモリセ
    ル毎に接続されるワード線とデータ線とクランド線とを
    有する半導体集積回路メモリにおいて、前記データ線と
    グラ／ド線の６己線７５；下層の第１のアルミニウム配
    線層と該第１のアルミニウム配線の上に層間絶縁膜を介
    し゛［設けられた上層の第２のアルミニウム配線から構
    成され、前記第１及び第２のアルミニウム配線のうちの
    いずれか一方がＸ方向にグランド線とし゛Ｃ配置され、
    イ出方がＹ方向にデータ線とし“Ｃ配置されＣいること
    を特徴とする半導体集積回路メモ１）。
JP58113133A 1983-06-23 1983-06-23 半導体集積回路メモリ Pending JPS604253A (ja)

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