JPS6387763A - 半導体集積回路メモリ - Google Patents
半導体集積回路メモリInfo
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- JPS6387763A JPS6387763A JP62202928A JP20292887A JPS6387763A JP S6387763 A JPS6387763 A JP S6387763A JP 62202928 A JP62202928 A JP 62202928A JP 20292887 A JP20292887 A JP 20292887A JP S6387763 A JPS6387763 A JP S6387763A
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- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 13
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路メモリに関し、特に二層金属配
線を用いた半導体集積回路メモリに関する。
線を用いた半導体集積回路メモリに関する。
従来、絶縁ゲート電界効果トランジスタ（以下ＭＯ８Ｆ
ＥＴと記す。）を用いたスタティック型メモリは１キロ
ビツト、４キロビツトとメモリ容量が小さい為にメモリ
セルの寸法をそれほど小さくする必要がなかった。しか
し、１６キロビツト。
ＥＴと記す。）を用いたスタティック型メモリは１キロ
ビツト、４キロビツトとメモリ容量が小さい為にメモリ
セルの寸法をそれほど小さくする必要がなかった。しか
し、１６キロビツト。
６４キロビツトとメモリ容量が増加するに従い、チップ
寸法に対するセル配列部の比は大きくなシ、セル寸法の
縮小化が必然的に必要となってきた。
寸法に対するセル配列部の比は大きくなシ、セル寸法の
縮小化が必然的に必要となってきた。
第１図は従来のスタティック型メモリの回路図である。
図においてＴｌ、Ｔ、はフリツプフロツプ回路を形成す
るＭＯ８ＦＥＴ、Ｒは負荷抵抗ｔＴ３およびＴ４は転送
用ＭＯ８ＰＥＴ、１．２はグランド線。
るＭＯ８ＦＥＴ、Ｒは負荷抵抗ｔＴ３およびＴ４は転送
用ＭＯ８ＰＥＴ、１．２はグランド線。
３．４はデータ線、５は電源線、６はワード線である。
第２図（ａ） 、 （ｂ）は第１図に示すスタティック
型メモリを半導体基板に実現したものの平面図及びＡＡ
／断面図である。
型メモリを半導体基板に実現したものの平面図及びＡＡ
／断面図である。
半導体基板１１にフィールド絶縁膜１２．ゲート絶縁膜
１３．拡散層１４，１５．１６を通常の方法によシ形成
する。第１の多結晶シリコン層１７を形成してＭＯＳＦ
ＥＴ：Ｔ、〜Ｔ４のゲートとこれらのゲートに接続する
ワード線６を形成する。
１３．拡散層１４，１５．１６を通常の方法によシ形成
する。第１の多結晶シリコン層１７を形成してＭＯＳＦ
ＥＴ：Ｔ、〜Ｔ４のゲートとこれらのゲートに接続する
ワード線６を形成する。
層間絶縁膜１８で絶縁し、第２の多結晶シリコン層によ
シ寛源線５とこれに接続する抵抗Ｒとを形成する。眉間
絶縁膜１９で絶縁してアルミニウム層を形成してグラン
ド線１．データ線３．４を形成する。
シ寛源線５とこれに接続する抵抗Ｒとを形成する。眉間
絶縁膜１９で絶縁してアルミニウム層を形成してグラン
ド線１．データ線３．４を形成する。
このメモリセル１個幽９の縦方向（Ｙ方向）の配線は第
１の多結晶シリコン層で形成されるワード線６と第２の
多結晶シリコン層で形成される電源線５の２本であるが
、横方向（Ｘ方向）の配線はアルミニウム層で形成され
るグランド線１．データ線３，４０３本である。この３
本のアルミニウム配嶽のためにメモリセルの大きさを不
遊くするには限度があり、メモリの集積密展を向上でき
ないという欠点がめった。またワード線が多結晶シリコ
ンであシ、これは比較的抵抗が大きいため、長さ方向に
遅挑を生ずることになシ、高速化の障害になっていた。
１の多結晶シリコン層で形成されるワード線６と第２の
多結晶シリコン層で形成される電源線５の２本であるが
、横方向（Ｘ方向）の配線はアルミニウム層で形成され
るグランド線１．データ線３，４０３本である。この３
本のアルミニウム配嶽のためにメモリセルの大きさを不
遊くするには限度があり、メモリの集積密展を向上でき
ないという欠点がめった。またワード線が多結晶シリコ
ンであシ、これは比較的抵抗が大きいため、長さ方向に
遅挑を生ずることになシ、高速化の障害になっていた。
本発明の目的は、上記欠点を除去し、配線構造の改良に
より集積密度、動作速度を向上させた半導体集積回路メ
モリを提供することにある。
より集積密度、動作速度を向上させた半導体集積回路メ
モリを提供することにある。
本発明の半導体集積回路メモリは、ワード線が多結晶シ
リコンと、該多結晶シリコンと平行して設けられ複数個
所で多結晶シリコンと電気的に接続されたアルミニウム
配線によってワード線を形成したことを特徴とする。
リコンと、該多結晶シリコンと平行して設けられ複数個
所で多結晶シリコンと電気的に接続されたアルミニウム
配線によってワード線を形成したことを特徴とする。
次に１本発明の実施例について図面を用いて説明する。
第３図（ａ） 、 （ｂ）は本発明に好適なメモリセル
例の平面図及びＢ−Ｂ’断面図である。
例の平面図及びＢ−Ｂ’断面図である。
層間絶縁膜１９を形成する所までは第２図（ａ）。
（ｂ）で説明したのと同じである。この実施例では第１
のアルミニウム層によってグランド線１を形成する。層
間絶縁ｇｚｏで種って絶縁し、その上に第２のアルミニ
ウム層でデータ線３，４を形成する。第３図（１） 、
（ｂ）においては、図面の複雑化を避けるために、グ
ランド線１と電源線５とは重ならないように描いである
が、グランド線１と電源線５とは層間絶縁膜１９で絶縁
されているので、実際の製造においては重ねることがで
きるのである。
のアルミニウム層によってグランド線１を形成する。層
間絶縁ｇｚｏで種って絶縁し、その上に第２のアルミニ
ウム層でデータ線３，４を形成する。第３図（１） 、
（ｂ）においては、図面の複雑化を避けるために、グ
ランド線１と電源線５とは重ならないように描いである
が、グランド線１と電源線５とは層間絶縁膜１９で絶縁
されているので、実際の製造においては重ねることがで
きるのである。
従りて、Ｙ方向にグランド線を設けてもＸ方向の幅を広
くしないで済む。セしてＸ方向においては従来あったグ
ランド線をなくしたのであるから、その分だけ配線に要
する面積を小さくでき、集積密度を向上させることがで
きる。
くしないで済む。セしてＸ方向においては従来あったグ
ランド線をなくしたのであるから、その分だけ配線に要
する面積を小さくでき、集積密度を向上させることがで
きる。
第４図は本発明の実施例の平面図である。ただし、簡単
なため配線のみを示している。
なため配線のみを示している。
第１のアルミニウム層でグランド線１を形成するとき、
間隔をおいて第２のワード線７を設ける。
間隔をおいて第２のワード線７を設ける。
第２のワード線７はワード線６と開口部８で接続する。
図面の複雑化を避けるため、ワード線６と７とは重なら
ないように描いであるが、実際には層間絶縁膜１９で絶
縁されているので、ワード線６と７とは重ねることがで
きる。それ故、第２のワード線７を設けても半導体チッ
プの所要面積を増大させることはない。ワード線６は多
結晶シリコンで作られているので抵抗が大きく、伝搬遅
延が起るという問題があるが、第２のワード線７をアル
ミニウムで作夛、ワード線６へ接続してやると、アルミ
ニウムは抵抗が小さいので、伝搬遅延を無視できる程小
さくすることができるという効果が得られる。
ないように描いであるが、実際には層間絶縁膜１９で絶
縁されているので、ワード線６と７とは重ねることがで
きる。それ故、第２のワード線７を設けても半導体チッ
プの所要面積を増大させることはない。ワード線６は多
結晶シリコンで作られているので抵抗が大きく、伝搬遅
延が起るという問題があるが、第２のワード線７をアル
ミニウムで作夛、ワード線６へ接続してやると、アルミ
ニウムは抵抗が小さいので、伝搬遅延を無視できる程小
さくすることができるという効果が得られる。
第５図は本発明の実施例のワード線方向の平面図である
。
。
１つのメモリセルをＭｉｊで表示するとき、３個の隣り
合ったメモリセル、例えばＭ １１ 、 Ｍ Ｈ、Ｍ１
３とＭ２□、Ｍ、１．Ｍ、３、ごとにワード１！６と第
２のワード線７とを接続する。ワード線６と７とは第２
の実施例で説明したのと同じである。このように単位メ
モリセルごとではなく、複数個まとめてワード線６と７
とを接続しても前述の伝搬遅延を小さくすることができ
る。
合ったメモリセル、例えばＭ １１ 、 Ｍ Ｈ、Ｍ１
３とＭ２□、Ｍ、１．Ｍ、３、ごとにワード１！６と第
２のワード線７とを接続する。ワード線６と７とは第２
の実施例で説明したのと同じである。このように単位メ
モリセルごとではなく、複数個まとめてワード線６と７
とを接続しても前述の伝搬遅延を小さくすることができ
る。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、配線構造
を改良することくよシ果槓密度を向上せしめた半導体集
積回路メモリが得られるのでその効果は大きい。
を改良することくよシ果槓密度を向上せしめた半導体集
積回路メモリが得られるのでその効果は大きい。
Ｗ、１図は従来のスタティック型メモリの回路図、第２
図（ａ） 、 （ｂ）は第１図に示すスタティック型メ
モリを半導体基板に実現したものの平面図及び断面図、
第３図（ａ） 、 （ｂｌは本発明に好適なメそリセル
例の平面図及び断面図、第４図は本発明の実施例の平面
図、第５図は本発明の実施例の他の平面図である。 １．２・・・・・・グランド線、３．４・・・・・・デ
ータ線、５・・・・・・電源線、６・・・・・・ワード
線、７・・・・・・第２のワード線、８・・・・・・開
口、１１・・・・・・半導体基板、１２・・・・・・フ
ィールド絶縁膜、１３・・・・・・ゲート絶縁膜、１４
．１５，１６・・・・・・拡゛紋層、１７・・・・・・
第１の多結晶層、１８，１９．２０・・・・・・層間絶
縁膜。 菊 ｌ 図 第２図 （ａ＞ 躬 ３ 図
図（ａ） 、 （ｂ）は第１図に示すスタティック型メ
モリを半導体基板に実現したものの平面図及び断面図、
第３図（ａ） 、 （ｂｌは本発明に好適なメそリセル
例の平面図及び断面図、第４図は本発明の実施例の平面
図、第５図は本発明の実施例の他の平面図である。 １．２・・・・・・グランド線、３．４・・・・・・デ
ータ線、５・・・・・・電源線、６・・・・・・ワード
線、７・・・・・・第２のワード線、８・・・・・・開
口、１１・・・・・・半導体基板、１２・・・・・・フ
ィールド絶縁膜、１３・・・・・・ゲート絶縁膜、１４
．１５，１６・・・・・・拡゛紋層、１７・・・・・・
第１の多結晶層、１８，１９．２０・・・・・・層間絶
縁膜。 菊 ｌ 図 第２図 （ａ＞ 躬 ３ 図
Claims (1)
- 多結晶シリコンの第１の配線と、該第１の配線とほぼ
平行に設けられ異なる複数の部分で該第１の配線と電気
的に接続したアルミニウムの第２の配線とを有し、該第
１および第２の配線によつてワード線を形成したことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202928A JPS6387763A (ja) | 1987-08-13 | 1987-08-13 | 半導体集積回路メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202928A JPS6387763A (ja) | 1987-08-13 | 1987-08-13 | 半導体集積回路メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113133A Division JPS604253A (ja) | 1983-06-23 | 1983-06-23 | 半導体集積回路メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387763A true JPS6387763A (ja) | 1988-04-19 |
Family
ID=16465479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202928A Pending JPS6387763A (ja) | 1987-08-13 | 1987-08-13 | 半導体集積回路メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387763A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5756958A (en) * | 1980-09-22 | 1982-04-05 | Toshiba Corp | Semiconductor device |
-
1987
- 1987-08-13 JP JP62202928A patent/JPS6387763A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5756958A (en) * | 1980-09-22 | 1982-04-05 | Toshiba Corp | Semiconductor device |
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