JP3003184B2 - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
- Publication number
- JP3003184B2 JP3003184B2 JP2231532A JP23153290A JP3003184B2 JP 3003184 B2 JP3003184 B2 JP 3003184B2 JP 2231532 A JP2231532 A JP 2231532A JP 23153290 A JP23153290 A JP 23153290A JP 3003184 B2 JP3003184 B2 JP 3003184B2
- Authority
- JP
- Japan
- Prior art keywords
- wirings
- wiring
- film
- mask rom
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大容量メモリに用いて好適なマスクROM（R
ead Only Memory）に関する。
ead Only Memory）に関する。
本発明は、マスクROMにおいて、第１層目の導体膜か
ら成る第１の配線が半導体基板上に形成され、第２層目
の導体膜から成る第２の配線が第１の配線と交差して形
成され、第３層目の導体膜から成る第３の配線が第２の
配線間に形成されている。これによって、集積密度が極
めて高いマスクROMを実現することができる。
ら成る第１の配線が半導体基板上に形成され、第２層目
の導体膜から成る第２の配線が第１の配線と交差して形
成され、第３層目の導体膜から成る第３の配線が第２の
配線間に形成されている。これによって、集積密度が極
めて高いマスクROMを実現することができる。
マスクROMはその製造工程においてプログラム（デー
タの書き込み）を行うROMである。このマスクROMのうち
高集積化に適したものとして、メモリトランジスタを直
列に接続した構成を有するNAND型マスクROMがある。
タの書き込み）を行うROMである。このマスクROMのうち
高集積化に適したものとして、メモリトランジスタを直
列に接続した構成を有するNAND型マスクROMがある。
第６図は従来のNAND型マスクROMの例を示す。第６図
に示すように、この従来のNAND型マスクROMにおいて
は、図示省略した例えばｐ型のシリコン（Si）基板の表
面にLOCOS法により選択的に形成されたフィールド酸化
膜Ｌにより素子間分離が行われている。このフィールド
酸化膜Ｌで囲まれた活性領域の表面にはゲート絶縁膜
（図示せず）が形成されている。W1〜W3はワード線を示
す。フィールド酸化膜Ｌで囲まれた活性領域中には、こ
れらのワード線W1〜W3に対して自己整合的に例えばn+型
の半導体領域（図示せず）が形成されている。そして、
各ワード線W1えW3とその両側に形成されたn+型の半導体
領域とによりMOSトランジスタが形成され、このMOSトラ
ンジスタがメモリトランジスタとなる。一方、BLはアル
ミニウム（Al）から成るビット線を示す。Ｃはこのビッ
ト線BLをn+型の半導体領域にコンタクトさせるためのコ
ンタクトホールを示す。
に示すように、この従来のNAND型マスクROMにおいて
は、図示省略した例えばｐ型のシリコン（Si）基板の表
面にLOCOS法により選択的に形成されたフィールド酸化
膜Ｌにより素子間分離が行われている。このフィールド
酸化膜Ｌで囲まれた活性領域の表面にはゲート絶縁膜
（図示せず）が形成されている。W1〜W3はワード線を示
す。フィールド酸化膜Ｌで囲まれた活性領域中には、こ
れらのワード線W1〜W3に対して自己整合的に例えばn+型
の半導体領域（図示せず）が形成されている。そして、
各ワード線W1えW3とその両側に形成されたn+型の半導体
領域とによりMOSトランジスタが形成され、このMOSトラ
ンジスタがメモリトランジスタとなる。一方、BLはアル
ミニウム（Al）から成るビット線を示す。Ｃはこのビッ
ト線BLをn+型の半導体領域にコンタクトさせるためのコ
ンタクトホールを示す。
上述の従来のNAND型マスクROMにおいては、フィール
ド酸化膜Ｌによりメモリトランジスタの分離を行ってい
ることから、メモリセルの形成領域として使用すること
ができる面積はその分だけ減少することになり、メモリ
セルの高集積密度化を図る上で好ましくなかった。
ド酸化膜Ｌによりメモリトランジスタの分離を行ってい
ることから、メモリセルの形成領域として使用すること
ができる面積はその分だけ減少することになり、メモリ
セルの高集積密度化を図る上で好ましくなかった。
従って、本発明の目的は、集積密度が極めて高いマス
クROMを実現することができるマスクROMを提供すること
にある。
クROMを実現することができるマスクROMを提供すること
にある。
上記目的を達成するために、本発明は、マスクROMに
おいて、第１層目の導体膜から成る第１の配線（F1〜F
3）が半導体基板（１）上に形成され、第２層目の導体
膜から成る第２の配線（S1〜S3）が第１の配線（F1〜F
3）と交差して形成され、第３層目の導体膜から成る第
３の配線（T1〜T3）が第２の配線（S1〜S3）間に形成さ
れている。
おいて、第１層目の導体膜から成る第１の配線（F1〜F
3）が半導体基板（１）上に形成され、第２層目の導体
膜から成る第２の配線（S1〜S3）が第１の配線（F1〜F
3）と交差して形成され、第３層目の導体膜から成る第
３の配線（T1〜T3）が第２の配線（S1〜S3）間に形成さ
れている。
上述のように構成された本発明のマスクROMによれ
ば、第１の配線（F1〜F3）と第２の配線（S1〜S3）との
交点、第１の配線（F1〜F3）と第３の配線（T1〜T3）と
の交点、第１の配線（F1〜F3）間の部分と第２の配線
（S1〜S3）との交点及び第１の配線（F1〜F3）間の部分
と第３の配線（T1〜T3）との交点にそれぞれメモリセル
が形成される。これらのメモリセルは、半導体基板
（１）上に隙間なく配置されている。この場合、メモリ
セル間を分離するための分離領域は不要であり、従って
メモリセル形成領域として用いることができる面積はそ
の分だけ増大することになる。これによって、極めて集
積密度が高いマスクROMを実現することができる。
ば、第１の配線（F1〜F3）と第２の配線（S1〜S3）との
交点、第１の配線（F1〜F3）と第３の配線（T1〜T3）と
の交点、第１の配線（F1〜F3）間の部分と第２の配線
（S1〜S3）との交点及び第１の配線（F1〜F3）間の部分
と第３の配線（T1〜T3）との交点にそれぞれメモリセル
が形成される。これらのメモリセルは、半導体基板
（１）上に隙間なく配置されている。この場合、メモリ
セル間を分離するための分離領域は不要であり、従って
メモリセル形成領域として用いることができる面積はそ
の分だけ増大することになる。これによって、極めて集
積密度が高いマスクROMを実現することができる。
以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図〜第５図は本発明の一実施例によるマスクROM
を示す。ここで、第１図は平面図、第２図〜第５図はそ
れぞれ第１図のII−II線、III−III線、IV−IV線及びＶ
−Ｖ線に沿っての断面図である。
を示す。ここで、第１図は平面図、第２図〜第５図はそ
れぞれ第１図のII−II線、III−III線、IV−IV線及びＶ
−Ｖ線に沿っての断面図である。
第１図〜第５図に示すように、この実施例によるマス
クROMにおいては、例えばｐ型Si基板１上に例えばSiO2
膜のようなゲート絶縁膜２が形成され、このゲート絶縁
膜２上に第１の配線F1,F2,F3が互いに平行に形成されて
いる。これらの配線F1,F2,F3は、例えばリン（Ｐ）のよ
うな不純物がドープされた第１層目の多結晶Si膜により
形成される。
クROMにおいては、例えばｐ型Si基板１上に例えばSiO2
膜のようなゲート絶縁膜２が形成され、このゲート絶縁
膜２上に第１の配線F1,F2,F3が互いに平行に形成されて
いる。これらの配線F1,F2,F3は、例えばリン（Ｐ）のよ
うな不純物がドープされた第１層目の多結晶Si膜により
形成される。
これらの配線F1,F2,F3と直交して第２の配線S1,S2,S3
が形成されている。これらの配線S1,S2,S3は、例えばＰ
のような不純物がドープされた第２層目の多結晶Si膜に
より形成される。ここで、これらの配線S1,S2,S3は、配
線F1,F2,F3上に形成された例えばSiO2膜のような絶縁膜
３によりこれらの配線F1,F2,F3と絶縁されている。
が形成されている。これらの配線S1,S2,S3は、例えばＰ
のような不純物がドープされた第２層目の多結晶Si膜に
より形成される。ここで、これらの配線S1,S2,S3は、配
線F1,F2,F3上に形成された例えばSiO2膜のような絶縁膜
３によりこれらの配線F1,F2,F3と絶縁されている。
これらの配線S1,S2,S3間には、配線F1,F2,F3と直交し
て第３の配線T1,T2,T3が形成されている。これらの配線
T1,T2,T3は、例えばＰのような不純物がドープされた第
３層目の多結晶Si膜により形成される。ここで、これら
の配線T1,T2,T3は、配線S1,S2,S3上に形成された例えば
SiO2膜のような絶縁膜４によりこれらの配線S1,S2,S3と
絶縁されている。また、これらの配線T1,T2,T3は、配線
F1,F2,F3上に形成された絶縁膜４によりこれらの配線F
1,F2,F3と絶縁されている。
て第３の配線T1,T2,T3が形成されている。これらの配線
T1,T2,T3は、例えばＰのような不純物がドープされた第
３層目の多結晶Si膜により形成される。ここで、これら
の配線T1,T2,T3は、配線S1,S2,S3上に形成された例えば
SiO2膜のような絶縁膜４によりこれらの配線S1,S2,S3と
絶縁されている。また、これらの配線T1,T2,T3は、配線
F1,F2,F3上に形成された絶縁膜４によりこれらの配線F
1,F2,F3と絶縁されている。
この実施例によるマスクROMへのデータの書き込み
は、後述のようにイオン注入（チャネルドーピング）に
よりメモリトランジスタのしきい値電圧Vthを制御する
ことにより行われる。
は、後述のようにイオン注入（チャネルドーピング）に
よりメモリトランジスタのしきい値電圧Vthを制御する
ことにより行われる。
次に、上述のように構成されたこの実施例によるマス
クROMの製造方法について説明する。
クROMの製造方法について説明する。
第１図〜第５図に示すように、まずｐ型Si基板１上に
熱酸化法によりゲート絶縁膜２を形成する。次に、書き
込むべきROMデータに応じた形状のレジストパターン
（図示せず）をこのゲート絶縁膜２上にリソグラフィー
により形成した後、このレジストパターンをマスクとし
てメモリトランジスタのVth調節用のチャネルドーピン
グを行い、ROMデータを書き込む。符号５はこのように
してゲート絶縁膜２との界面近傍のｐ型Si基板１中に形
成されたVth調節層を示す。この後、レジストパターン
を除去する。
熱酸化法によりゲート絶縁膜２を形成する。次に、書き
込むべきROMデータに応じた形状のレジストパターン
（図示せず）をこのゲート絶縁膜２上にリソグラフィー
により形成した後、このレジストパターンをマスクとし
てメモリトランジスタのVth調節用のチャネルドーピン
グを行い、ROMデータを書き込む。符号５はこのように
してゲート絶縁膜２との界面近傍のｐ型Si基板１中に形
成されたVth調節層を示す。この後、レジストパターン
を除去する。
次に、CVD法により全面に第１層目の多結晶Si膜を形
成し、この多結晶Si膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Si膜をエッチングによりパターニングし
て配線F1,F2,F3を形成する。この後、熱酸化法によりこ
れらの配線F1,F2,F3上に絶縁膜３を形成する。
成し、この多結晶Si膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Si膜をエッチングによりパターニングし
て配線F1,F2,F3を形成する。この後、熱酸化法によりこ
れらの配線F1,F2,F3上に絶縁膜３を形成する。
次に、CVD法により全面に第２層目の多結晶Si膜を形
成し、この多結晶Si膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Si膜をエッチングによりパターニングし
て配線S1,S2,S3を形成する。この後、熱酸化法によりこ
れらの配線S1,S2,S3上に絶縁膜４を形成する。
成し、この多結晶Si膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Si膜をエッチングによりパターニングし
て配線S1,S2,S3を形成する。この後、熱酸化法によりこ
れらの配線S1,S2,S3上に絶縁膜４を形成する。
次に、CVD法により全面に第３層目の多結晶Si膜を形
成し、この多結晶Si膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Si膜をエッチングによりパターニングし
て配線T1,T2,T3を形成する。これによって、目的とする
マスクROMが完成される。
成し、この多結晶Si膜に例えばＰのような不純物を熱拡
散法やイオン注入法などによりドープして低抵抗化した
後、この多結晶Si膜をエッチングによりパターニングし
て配線T1,T2,T3を形成する。これによって、目的とする
マスクROMが完成される。
次に、この実施例によるマスクROMのデータの読み出
し方法について説明する。
し方法について説明する。
まず、配線F1,F2,F3と配線S1,S2,S3との交点のメモリ
セルのデータを読み出す例として、配線F2と配線S1との
交点のメモリセルのデータを読み出す場合について説明
する。
セルのデータを読み出す例として、配線F2と配線S1との
交点のメモリセルのデータを読み出す場合について説明
する。
この場合には、配線F2をワード線として用い、この配
線F2を接地電位と電源電圧VDDとの間の所定電位とす
る。ここで、上述のチャネルドーピングによるVthの調
節により、Vth調節層５が形成されていないメモリトラ
ンジスタはワード線としての配線F2が上述の所定電位と
された時にオフし、Vth調節層５が形成されたメモリト
ランジスタはこの配線F2が電源電位VDDとされた時にオ
ンするようになっているものとする。また、この時に
は、配線S1と配線F2の両側の配線F1及びF3とはいずれも
電源電位VDDとする。これら以外の配線S2,S3,T1,T2,T3
は全て接地電位とする。すると、配線F1,F3の下のメモ
リトランジスタ及び配線S1をゲート電極とするメモリト
ランジスタは全てオンすることになる。そこで、これら
の配線F1,F3の下側におけるゲート絶縁膜２との界面近
傍のｐ型Si基板１中に形成されたチャネルをビット線と
して用い、これらのビット線間の導通の有無を見ること
により、配線F2と配線S1との交点のメモリセルのデータ
を読み出すことができる。配線F1,F2,F3と配線T1,T2,T3
との交点のメモリセルのデータも同様に読み出すことが
できる。
線F2を接地電位と電源電圧VDDとの間の所定電位とす
る。ここで、上述のチャネルドーピングによるVthの調
節により、Vth調節層５が形成されていないメモリトラ
ンジスタはワード線としての配線F2が上述の所定電位と
された時にオフし、Vth調節層５が形成されたメモリト
ランジスタはこの配線F2が電源電位VDDとされた時にオ
ンするようになっているものとする。また、この時に
は、配線S1と配線F2の両側の配線F1及びF3とはいずれも
電源電位VDDとする。これら以外の配線S2,S3,T1,T2,T3
は全て接地電位とする。すると、配線F1,F3の下のメモ
リトランジスタ及び配線S1をゲート電極とするメモリト
ランジスタは全てオンすることになる。そこで、これら
の配線F1,F3の下側におけるゲート絶縁膜２との界面近
傍のｐ型Si基板１中に形成されたチャネルをビット線と
して用い、これらのビット線間の導通の有無を見ること
により、配線F2と配線S1との交点のメモリセルのデータ
を読み出すことができる。配線F1,F2,F3と配線T1,T2,T3
との交点のメモリセルのデータも同様に読み出すことが
できる。
次に、配線F1,F2,F3間の部分と配線S1,S2,S3との交点
のメモリセルのデータを読み出す例として、配線F1,F2
間にあり、配線S1をワード線とするメモリトランジスタ
のデータを読み出す場合について説明する。
のメモリセルのデータを読み出す例として、配線F1,F2
間にあり、配線S1をワード線とするメモリトランジスタ
のデータを読み出す場合について説明する。
この場合には、配線F1,F2を電源電位VDDとするととも
に、配線S1を接地電位と電源電位VDDとの間の所定電位
とし、配線F1,F2の下側におけるゲート絶縁膜２との界
面近傍のｐ型Si基板１中に形成されたチャネルをビット
線としてこれらのビット線間の導通の有無を見ることに
より、このメモリセルのデータを読み出すことができ
る。
に、配線S1を接地電位と電源電位VDDとの間の所定電位
とし、配線F1,F2の下側におけるゲート絶縁膜２との界
面近傍のｐ型Si基板１中に形成されたチャネルをビット
線としてこれらのビット線間の導通の有無を見ることに
より、このメモリセルのデータを読み出すことができ
る。
配線F1,F2,F3間の部分と配線T1,T2,T3との交点のメモ
リセルのデータも上述と同様にして行うことができる。
リセルのデータも上述と同様にして行うことができる。
以上のように、この実施例によれば、配線F1,F2,F3と
配線S1,S2,S3との交点、配線F1,F2,F3と配線T1,T2,T3と
の交点、配線F1,F2,F3間の部分と配線S1,S2,S3との交点
及び配線F1,F2,F3間の部分と配線T1,T2,T3との交点にそ
れぞれメモリセルが形成され、これらのメモリセルはｐ
型Si基板１上に隙間なく配置された構造となる。しか
も、この場合にはメモリセル間の分離領域は不要であ
り、従ってメモリセル形成領域として用いることができ
る面積はその分だけ増大する。これによって、メモリセ
ルの集積密度を極めて高くすることができ、従って超高
集積のマスクROMを実現することができる。このような
マスクROMは、大容量メモリとして用いて好適なもので
ある。
配線S1,S2,S3との交点、配線F1,F2,F3と配線T1,T2,T3と
の交点、配線F1,F2,F3間の部分と配線S1,S2,S3との交点
及び配線F1,F2,F3間の部分と配線T1,T2,T3との交点にそ
れぞれメモリセルが形成され、これらのメモリセルはｐ
型Si基板１上に隙間なく配置された構造となる。しか
も、この場合にはメモリセル間の分離領域は不要であ
り、従ってメモリセル形成領域として用いることができ
る面積はその分だけ増大する。これによって、メモリセ
ルの集積密度を極めて高くすることができ、従って超高
集積のマスクROMを実現することができる。このような
マスクROMは、大容量メモリとして用いて好適なもので
ある。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、不純物がドープさ
れた多結晶Si膜により配線F1,F2,F3,S1,S2,S3,T1,T2,T3
を形成しているが、これらの配線F1,F2,F3,S1,S2,S3,T
1,T2,T3は、例えばＰのような不純物がドープされた多
結晶Si膜上に例えばタングステンシリサイド（WSi2）膜
のような高融点金属シリサイド膜を重ねたポリサイド膜
により形成することも可能である。
れた多結晶Si膜により配線F1,F2,F3,S1,S2,S3,T1,T2,T3
を形成しているが、これらの配線F1,F2,F3,S1,S2,S3,T
1,T2,T3は、例えばＰのような不純物がドープされた多
結晶Si膜上に例えばタングステンシリサイド（WSi2）膜
のような高融点金属シリサイド膜を重ねたポリサイド膜
により形成することも可能である。
なお、メモリセルの集積密度は下がるが、上述の第３
の配線T1,T2,T3を形成せず、第１の配線F1,F2,F3及び第
２の配線S1,S2,S3だけを用いてメモリセルを形成するこ
とも可能である。
の配線T1,T2,T3を形成せず、第１の配線F1,F2,F3及び第
２の配線S1,S2,S3だけを用いてメモリセルを形成するこ
とも可能である。
本発明は、以上説明したように構成されているので、
メモリセル間の分離領域が不要となり、従ってメモリセ
ル形成領域として用いることができる面積はその分だけ
増大する。これによって、集積密度が極めて高いマスク
ROMを実現することができる。
メモリセル間の分離領域が不要となり、従ってメモリセ
ル形成領域として用いることができる面積はその分だけ
増大する。これによって、集積密度が極めて高いマスク
ROMを実現することができる。
第１図は本発明の一実施例によるマスクROMを示す平面
図、第２図は第１図のII−II線に沿っての断面図、第３
図は第１図のIII−III線に沿っての断面図、第４図は第
１図のIV−IV線に沿っての断面図、第５図は第１図のＶ
−Ｖ線に沿っての断面図、第６図は従来のNAND型マスク
ROMの例を示す平面図である。 図面における主要な符号の説明 1:p型Si基板、 2:ゲート絶縁膜、 3,4:絶縁膜、 F1,F2,F3:第１の配線、 S1,S2,S3:第２の配線、 T1,T2,T3:第３の配線。
図、第２図は第１図のII−II線に沿っての断面図、第３
図は第１図のIII−III線に沿っての断面図、第４図は第
１図のIV−IV線に沿っての断面図、第５図は第１図のＶ
−Ｖ線に沿っての断面図、第６図は従来のNAND型マスク
ROMの例を示す平面図である。 図面における主要な符号の説明 1:p型Si基板、 2:ゲート絶縁膜、 3,4:絶縁膜、 F1,F2,F3:第１の配線、 S1,S2,S3:第２の配線、 T1,T2,T3:第３の配線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 - 27/115 H01L 21/8239 - 21/8247 H01L 21/321 H01L 21/768
Claims (1)
- 【請求項１】第１層目の導体膜から成る第１の配線が半
導体基板上に形成され、 第２層目の導体膜から成る第２の配線が上記第１の配線
と交差して形成され、 第３層目の導体膜から成る第３の配線が上記第２の配線
間に形成されているマスクROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231532A JP3003184B2 (ja) | 1990-08-31 | 1990-08-31 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231532A JP3003184B2 (ja) | 1990-08-31 | 1990-08-31 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112571A JPH04112571A (ja) | 1992-04-14 |
| JP3003184B2 true JP3003184B2 (ja) | 2000-01-24 |
Family
ID=16924968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231532A Expired - Fee Related JP3003184B2 (ja) | 1990-08-31 | 1990-08-31 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003184B2 (ja) |
-
1990
- 1990-08-31 JP JP2231532A patent/JP3003184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04112571A (ja) | 1992-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4755864A (en) | Semiconductor read only memory device with selectively present mask layer | |
| JP2825585B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US5691559A (en) | Semiconductor devices with load elements | |
| JP3097652B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6316658A (ja) | 半導体記憶装置 | |
| US6300180B1 (en) | Method for forming an integrated circuit having improved polysilicon resistor structures | |
| JPS59201461A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| US6486013B2 (en) | Method of manufacturing a semiconductor device having regions of different conductivity types isolated by field oxide | |
| JP3064999B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0466106B2 (ja) | ||
| JPS6130063A (ja) | 不揮発性半導体記憶装置 | |
| JP3940495B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| US4892841A (en) | Method of manufacturing a read only semiconductor memory device | |
| JP3003184B2 (ja) | マスクｒｏｍ | |
| US5027175A (en) | Integrated circuit semiconductor device having improved wiring structure | |
| JPH0855852A (ja) | 半導体装置及びその製造方法 | |
| JP3070099B2 (ja) | スタティックｒａｍ | |
| US5847434A (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| KR100312144B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US4486944A (en) | Method of making single poly memory cell | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07240476A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3446424B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP2956128B2 (ja) | 半導体集積回路装置 | |
| JP3216302B2 (ja) | 薄膜トランジスタを有する半導体メモリ装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |