JP2956128B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、降圧回
路を内蔵する半導体集積回路装置に適用して好適なもの
である。

〔発明の概要〕

本発明は、ｐ型半導体基板中に形成された第１のｎウ
エルに形成されたｐチャネルMOSトランジスタと第１の
ｎウエル中に形成された第１のｐウエルに形成されたｎ
チャネルMOSトランジスタとにより形成された相補型MOS
トランジスタと、ｐ型半導体基板中に形成された第２の
ｎウエルから成るコレクタ領域と第２のｎウエル中に形
成された第２のｐウエルから成るベース領域と第２のｐ
ウエル中に形成されたｎ型半導体領域から成るエミッタ
領域とにより形成されたnpn型バイポーラトランジスタ
を用いた降圧回路とを有する半導体集積回路装置におい
て、第２のｐウエルの深さを第１のｐウエルの深さより
も小さくすることによって、降圧回路を構成するnpn型
バイポーラトランジスタのベース領域とｐ型半導体基板
との間のパンチスルー耐性の向上を図ることができるよ
うにしたものである。

〔従来の技術〕

設計ルールがハーフミクロンのMOSLSIにおいては、ホ
ットキャリア耐性を高め、信頼性の向上を図るため、従
来より用いられている5Vよりも低い電源電圧を用いる必
要がある。このために、IC内部に降圧回路を設け、IC外
部から供給される5Vの電源電圧をこの降圧回路により降
圧するようにしている。このような降圧回路としては、
CMOSカレント・ミラー回路を用いたフィードバック回路
と基準電圧発生回路とにより構成されたものが一般的で
ある（例えば、日経マイクロデバイス、1990年２月号、
pp.115−122）。そして、温度依存性が小さく、精度が
高い降圧回路を構成するためには、基準電圧発生回路と
してはnpn型バイポーラトランジスタを用いたバンドギ
ャップ方式のものを用いるのが好ましい。

このような降圧回路を内蔵するMOSLSIにおいては、5V
系のMOSトランジスタと、外部から供給される5Vの電源
電圧を降圧回路により降圧することにより得られる例え
ば3.3Vの電源電圧を用いる3.3V系のMOSトランジスタ
と、この降圧回路で用いられるnpn型バイポーラトラン
ジスタとが混在している。その一例を第５図に示す。第
５図において、符号101はｐ型シリコン（Si）基板、10
2,103,104はｎウエル、105,106,107はｐウエル、108は
素子間分離用のフィールド絶縁膜を示す。ｐウエル105
中にはn⁺型のエミッタ領域109が形成されている。この
エミッタ領域109とｐウエル105とｎウエル102とにより
降圧回路用のnpn型バイポーラトランジスタT₁′が形成
されている。また、ｐウエル106中にはn⁺型のソース領
域110及びドレイン領域111が形成されている。ゲート電
極112とこれらのソース領域110及びドレイン領域111と
により5V系のｎチャネルMOSトランジスタT₂′が形成さ
れている。一方、ｎウエル103中にはp⁺型のソース領域1
13及びドレイン領域114が形成されている。ゲート電極1
15とこれらのソース領域113及びドレイン領域114とによ
り5V系のｐチャネルMOSトランジスタT₃′が形成されて
いる。そして、これらのｎチャネルMOSトランジスタ
T₂′及びｐチャネルMOSトランジスタT₃′により5V系の
相補型MOSトランジスタ（CMOS）が形成されている。さ
らに、ｐウエル107中にはn⁺型のソース領域116及びドレ
イン領域117が形成されている。ゲート電極118とこれら
のソース領域116及びドレイン領域117とにより3.3V系の
ｎチャネルMOSトランジスタT₄′が形成されている。一
方、ｎウエル104中にはp⁺型のソース領域119及びドレイ
ン領域120が形成されている。ゲート電極121とこれらの
ソース領域119及びドレイン領域120とにより3.3V系のｐ
チャネルMOSトランジスタT₅′が形成されている。そし
て、これらのｎチャネルMOSトランジスタT₄′及びｐチ
ャネルMOSトランジスタT₅′により3.3V系のCMOSが形成
されている。

第５図に示すMOSLSIの製造においては、ｎウエル102,
103,104はｐ型Si基板101中にｎ型不純物を高温で長時間
拡散させることにより形成し、ｐウエル105,106,107は
ｎウエル102,103,104中にｐ型不純物を高エネルギーで
イオン注入することにより形成している。この場合、こ
れらのｐウエル105,106,107は、レトログレード（retro
grade）ウエルとなる。

このように、ｐウエル105,106,107はｐ型不純物の高
エネルギーのイオン注入により同時に形成されることか
ら、これらのｐウエル105,106,107は同一の深さにな
る。

〔発明が解決しようとする課題〕

上述の第５図に示すような降圧回路を内蔵するMOSLSI
においては、降圧回路を構成するnpn型バイポーラトラ
ンジスタT₁′のベース領域を構成するｐウエル105は正
の電位にバイアスされ、しかもｎウエル102は上述のよ
うに高温長時間の不純物拡散で形成しているためにこの
ｎウエル102の底部の不純物濃度はかなり低くなる。こ
のため、このｐウエル105から成るベース領域とｐ型Si
基板101との間のパンチスルーが起きやすいという欠点
があった。

従って本発明の目的は、降圧回路を内蔵する半導体集
積回路装置において、降圧回路を構成するnpn型バイポ
ーラトランジスタのベース領域とｐ型半導体基板との間
のパンチスルー耐性の向上を図ることができる半導体集
積回路装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、ｐ型半導体基
板（１）中に形成された第１のｎウエル（3,4）に形成
されたｐチャネルMOSトランジスタ（T₃，T₅）と第１の
ｎウエル（3,4）中に形成された第１のｐウエル（6,7）
に形成されたｎチャネルMOSトランジスタ（T₂，T₄）と
により形成された相補型MOSトランジスタと、ｐ型半導
体基板（１）中に形成された第２のｎウエル（２）から
成るコレクタ領域と第２のｎウエル（２）中に形成され
た第２のｐウエル（５）から成るベース領域と第２のｐ
ウエル（５）中に形成されたｎ型半導体領域から成るエ
ミッタ領域（９）とにより形成されたnpn型バイポーラ
トランジスタ（T₁）を用いた降圧回路とを有する半導体
集積回路装置において、第２のｐウエル（５）の深さが
第１のｐウエル（6,7）の深さよりも小さい。

〔作用〕

上述のように構成された本発明の半導体集積回路装置
によれば、降圧回路を構成するpnp型バイポーラトラン
ジスタ（T₁）のベース領域を構成する第２のｐウエル
（５）の深さが第１のｐウエル（6,7）の深さよりも小
さいことから、この第１のｐウエル（6,7）とｐ型半導
体基板（１）との間の間隔を大きくすることができ、従
ってその分だけベース領域を構成する第１のｐウエル
（５）とｐ型半導体基板（１）との間のパンチスルーは
起きにくくなる。これによって、降圧回路を構成するnp
n型バイポーラトランジスタ（T₁）のベース領域とｐ型
半導体基板（１）との間のパンチスルー耐性の向上を図
ることができる。

〔実施例〕

以下、本発明の一実施例について図面を参照しながら
説明する。

第１図は本発明の一実施例による降圧回路内蔵MOSLSI
を示す。

第１図に示すように、この実施例による降圧回路内蔵
MOSLSIにおいては、例えばｐ型Si基板のようなｐ型半導
体基板１中にｎウエル2,3,4が形成され、これらのｎウ
エル2,3,4中にそれぞれｐウエル5,6,7が形成されてい
る。この場合、降圧回路を構成する後述のnpn型バイポ
ーラトランジスタT₁のベース領域となるｐウエル５の深
さは、後述の5V系のｎチャネルMOSトランジスタT₂が形
成されるｐウエル６及び3.3V系のｎチャネルMOSトラン
ジスタT₄が形成されるｐウエル７の深さに比べて小さく
なっている。符号８は素子間分離用の例えばSiO₂膜のよ
うなフィールド絶縁膜を示す。

ｐウエル５中には例えばn⁺型のエミッタ領域９が形成
されている。このエミッタ領域９とｐウエル５から成る
ベース領域とｎウエル２から成るコレクタ領域とにより
降圧回路用のnpn型バイポーラトランジスタT₁が形成さ
れている。また、ｐウエル６中にはn⁺型のソース領域10
及びドレイン領域11が形成されている。ゲート電極12と
これらのソース領域10及びドレイン領域11とにより5V系
のｎチャネルMOSトランジスタT₂が形成されている。一
方、ｎウエル３中にはp⁺型のソース領域13及びドレイン
領域14が形成されている。ゲート電極15とこれらのソー
ス領域13及びドレイン領域14とにより5V系のｐチャネル
MOSトランジスタT₃が形成されている。そして、これら
のｎチャネルMOSトランジスタT₂及びｐチャネルMOSトラ
ンジスタT₃により5V系のCMOSが形成されている。さら
に、ｐウエル７中にはn⁺型のソース領域16及びドレイン
領域17が形成されている。ゲート電極18とこれらのソー
ス領域16及びドレイン領域17とにより3.3V系のｎチャネ
ルMOSトランジスタT₄が形成されている。一方、ｎウエ
ル４中にはp⁺型のソース領域19及びドレイン領域20が形
成されている。ゲート電極21とこれらのソース領域19及
びドレイン領域20とにより3.3V系のｐチャネルMOSトラ
ンジスタT₅が形成されている。そして、これらのｎチャ
ネルMOSトランジスタT₄及びｐチャネルMOSトランジスタ
T₅により3.3V系のCMOSが形成されている。

次に、上述のように構成されたこの実施例による降圧
回路内蔵MOSLSIの製造方法について説明する。

第１図に示すように、まずｐ型半導体基板１中に例え
ばリン（Ｐ）のようなｎ型不純物を高温で長時間拡散さ
せることによりｎウエル2,3,4を形成する。次に、5V系
のｎチャネルMOSトランジスタT₂及び3.3V系のｎチャネ
ルMOSトランジスタT₄の形成部のｎウエル3,4中に例えば
ホウ素（Ｂ）のようなｐ型不純物を高エネルギーでイオ
ン注入することにより、これらのｎウエル3,4中にそれ
ぞれｐウエル6,7を形成する。次に、例えば熱酸化法に
よりフィールド絶縁膜８を形成して素子間分離を行う。
この後、このフィールド絶縁膜８で囲まれた活性領域の
表面に熱酸化法によりSiO₂膜のようなゲート絶縁膜（図
示せず）を形成する。

次に、5V系のｎチャネルMOSトランジスタT₂及び3.3V
系のｎチャネルMOSトランジスタT₄のパンチスルー耐性
の向上のために、これらのｎチャネルMOSトランジスタT
₂，T₄のチャネル領域の下部に例えばＢのようなｐ型不
純物をｐウエル6,7の形成時に用いたエネルギーよりも
低いエネルギー、例えば100keV程度のエネルギーでイオ
ン注入する。これによって、これらのｎチャネルMOSト
ランジスタT₂，T₄のチャネル領域の下部のｐウエル6,7
の不純物濃度が高くなり、これらのｎチャネルMOSトラ
ンジスタT₂，T₄のパンチスルー耐性が向上する。この実
施例においては、ｎチャネルMOSトランジスタT₂，T₄の
パンチスルー耐性の向上のために行うこのｐ型不純物の
イオン注入の際に、ｎウエル２中にも同時にｐ型不純物
をイオン注入することによってこのｎウエル２中にｐウ
エル５を形成する。このｐウエル５の深さは、ｐウエル
6,7の深さよりも小さくなる。

次に、ゲート電極12,15,18,21を形成した後、ｐウエ
ル5,6,7中に例えばヒ素（As）のようなｎ型不純物を高
濃度にイオン注入する。これによって、ｐウエル５中に
n⁺型のエミッタ領域９が形成されるとともに、ｐウエル
６中にはn⁺型のソース領域10及びドレイン領域11が形成
され、ｐウエル７中にはn⁺型のソース領域16及びドレイ
ン領域17が形成される。次に、ｎウエル3,4中に例えば
Ｂのようなｐ型不純物を高濃度にイオン注入する。これ
によって、ｎウエル３中にp⁺型のソース領域13及びドレ
イン領域14が形成されるとともに、ｎウエル４中にp⁺型
のソース領域19及びドレイン領域20が形成される。

以上のように、この実施例によれば、降圧回路を構成
するnpn型バイポーラトランジスタT₁のベース領域を構
成するｐウエル５を5V系のｎチャネルMOSトランジスタT
₂及び3.3V系のｎチャネルMOSトランジスタT₄用のｐウエ
ル6,7とは独立に形成することにより、このnpn型バイポ
ーラトランジスタのベース領域を構成するｐウエル５の
深さを5V系のｎチャネルMOSトランジスタT₂及び3.3V系
のｎチャネルMOSトランジスタT₄用のｐウエル6,7の深さ
よりも小さくしている。このため、このnpn型バイポー
ラトランジスタT₁のベース領域を構成するｐウエル５と
ｐ型半導体基板１との間の間隔を従来に比べて大きくす
ることができ、従ってその分だけこのｐウエル５とｐ型
半導体基板１との間のパンチスルーは起きにくくなる。
すなわち、この実施例によれば、このnpn型バイポーラ
トランジスタT₁のベース領域とｐ型半導体基板１との間
のパンチスルー耐性の向上を図ることができる。しか
も、この浅いｐウエル５は、5V系のｎチャネルMOSトラ
ンジスタT₂及び3.3V系のｎチャネルMOSトランジスタT₄
のパンチスルー耐性の向上のために行うｐ型不純物のイ
オン注入の際に同時に形成することができるので、工程
の増加はない。

この実施例による降圧回路内蔵MOSLSIは、例えばスタ
ティックRAMやダイナミックRAMに適用して好適なもので
ある。

ところで、スタティックRAMの一種に完全CMOS型スタ
ティックRAMがある。この完全CMOS型スタティックRAMの
メモリセルを第４図に示す。第４図に示すように、この
完全CMOS型スタティックRAMのメモリセルは、一対のド
ライバトランジスタQ₁，Q₂と一対の負荷用トランジスタ
Q₃，Q₄とにより構成されたフリップフロップと、セル外
とのデータのやりとりのため一対のアクセストランジス
タQ₅，Q₆とにより構成されている。WLはワード線、BL,
▲▼はビット線を示す。また、V_DDは電源電圧を表
す。近年、この完全CMOS型スタティックRAMのメモリセ
ルの負荷用トランジスタQ₃，Q₄は、ｐチャネルの薄膜ト
ランジスタ（TFT）により構成する試みがなされている
が、ドライバトランジスタQ₁，Q₂及びアクセストランジ
スタQ₅，Q₆はいずれも従来はバルクSiを用いて形成され
ていた。このため、メモリセル１個当たりの面積は少な
くともこれらのドライバトランジスタQ₁，Q₂及びアクセ
ストランジスタQ₅，Q₆の面積だけは必要であるので、メ
モリセルの面積縮小には限界があり、従って集積密度の
向上も困難であった。そこで、次にメモリセルの面積を
縮小し、高集積密度化を図ることができる完全CMOS型ス
タティックRAMについて説明する。

第２図は完全CMOS型スタティックRAMを示し、第３図
はそのIII−III線に沿っての断面図である。この完全CM
OS型スタティックRAMのメモリセルの等価回路は第４図
に示す通りである。なお、以下の説明は、第２図におい
て一点鎖線で囲まれた１メモリセルについて行う。

第２図及び第３図に示すように、この例による完全CM
OS型スタティックRAMにおいては、例えばｐ型Si基板の
ような半導体基板51の表面に例えばSiO₂膜のようなフィ
ールド絶縁膜52が選択的に形成され、これによって素子
間分離が行われている。このフィールド絶縁膜52の下側
には、例えばp⁺型のチャネルストッパー領域53が形成さ
れている。また、このフィールド絶縁膜52で囲まれた活
性領域の表面には、例えばSiO₂膜のようなゲート絶縁膜
54が形成されている。G₁，G₂はそれぞれドライバトラン
ジスタQ₁，Q₂のゲート電極を示す。これらのゲート電極
G₁，G₂は、例えばＰのようなｎ型不純物が高濃度にドー
プされた例えばn⁺型の第１層目の多結晶Si膜やこのn⁺型
の第１層目の多結晶Si膜上に例えばタングステンシリサ
イド（WSi₂）膜のような高融点金属シリサイド膜を重ね
たポリサイド膜などにより形成される。

一方、フィールド絶縁膜52で囲まれた活性領域中に
は、ソース領域またはドレイン領域を構成する例えばn⁺
型の拡散層55〜58が形成されている。そして、ゲート電
極G₁と拡散層55,56とによりｎチャネルMOSトランジスタ
から成るドライバトランジスタQ₁が形成されている。同
様に、ゲート電極G₂と拡散層57,58とによりｎチャネルM
OSトランジスタから成るドライバトランジスタQ₂が形成
されている。

C₁，C₂はベリッドコンタクト（buried contact）用の
コンタクトホールを示す。そして、ドライバトランジス
タQ₁のゲート電極G₁の一端はこのコンタクトホールC₁を
通じてドライバトランジスタQ₂の拡散層58にコンタクト
している。また、ドライバトランジスタQ₂のゲート電極
G₂は、コンタクトホールC₂を通じてドライバトランジス
タQ₁の拡散層56にコンタクトしている。

符号59は例えばリンシリケートガラス（PSG）膜やSiO
₂膜のような層間絶縁膜を示す。また、C₃，C₄はこの層
間絶縁膜59に形成されたベリッドコンタクト用のコンタ
クトホールを示す。符号60は電源電圧V_SS供給用の接地
電源線を示す。この接地電源線60は、例えばＰのような
ｎ型不純物が高濃度にドープされた例えばn⁺型の第２層
目の多結晶Si膜やこのn⁺型の第２層目の多結晶Si膜上に
高融点金属シリサイド膜を重ねたポリサイド膜などによ
り形成される。この接地電源線60は、コンタクトホール
C₃を通じてドライバトランジスタQ₁の拡散層55にコンタ
クトしているとともに、コンタクトホールC₄を通じてド
ライバトランジスタQ₂の拡散層57にコンタクトしてい
る。

符号61は例えばPSG膜やSiO₂膜のような層間絶縁膜を
示す。また、G₃，G₄はそれぞれ負荷用トランジスタQ₃，
Q₄のゲート電極を示す。これらのゲート電極G₃，G₄は、
例えばＰのようなｎ型不純物が高濃度にドープされた例
えばn⁺型の第３層目の多結晶Si膜により形成される。
C₅，C₆は層間絶縁膜59,61に形成されたベリッドコンタ
クト用のコンタクトホールを示す。そして、ゲート電極
G₃の一端は、このコンタクトホールC₅を通じてドライバ
トランジスタQ₁のゲート電極G₁にコンタクトしている。
また、ゲート電極G₄の一端は、コンタクトホールC₆を通
じてドライバトランジスタQ₂のゲート電極G₂にコンタク
トしている。

符号62は例えばSiO₂膜のようなゲート絶縁膜を示す。
C₇，C₈はこのゲート絶縁膜62に形成されたベリッドコン
タクト用のコンタクトホールを示す。また、符号63は電
源電圧V_DD供給用の電源線を示す。この電源線63は、例
えばＢのようなｐ型不純物が高濃度にドープされた例え
ばp⁺型の第４層目の多結晶Si膜により形成される。ま
た、符号64,65は例えば不純物がドープされていない第
４層目の多結晶Si膜を示し、これらの多結晶Si膜64,65
によりそれぞれ負荷用トランジスタQ₃，Q₄のチャネル領
域が構成されている。さらに、符号66,67は例えばＢの
ようなｐ型不純物が高濃度にドープされた例えばp⁺型の
多結晶Si膜を示す。そして、ゲート電極G₃と不純物がド
ープされていない第４層目の多結晶Si膜64とこの多結晶
Si膜64に隣接する部分の電源線63を構成するp⁺型の多結
晶Si膜及びp⁺型の多結晶Si膜66とにより、ｐチャネルTF
Tから成る負荷用トランジスタQ₃が形成されている。同
様に、ゲート電極G₄と不純物がドープされていない第４
層目の多結晶Si膜65とこの多結晶Si膜65に隣接する部分
の電源線63を構成する。p⁺型の多結晶Si膜及びp⁺型の多
結晶Si膜67とにより、ｐチャネルTFTから成る負荷用ト
ランジスタQ₄が形成されている。ここで、p⁺型の多結晶
Si膜67は、ベリッドコンタクト用のコンタクトホールC₇
を通じて負荷用トランジスタQ₃のゲート電極G₃にコンタ
クトしている。また、p⁺型の多結晶Si膜66は、ベリッド
コンタクト用のコンタクトホールC₈を通じて負荷用トラ
ンジスタQ₄のゲート電極G₄にコンタクトしている。

符号68は例えばPSG膜やSiO₂膜のような層間絶縁膜を
示す。C₉，C₁₀はこの層間絶縁膜68に形成されたベリッ
ドコンタクト用のコンタクトホールを示す。符号69,70
は例えばＰのようなｎ型不純物が高濃度にイオン注入さ
れた例えばn⁺型の第５層目の多結晶Si膜を示す。また、
符号71,72は例えば不純物がドープされていない例えば
第５層目の多結晶Si膜を示し、これらの多結晶Si膜71,7
2によりそれぞれアクセストランジスタQ₅，Q₆のチャネ
ル領域が構成されている。そして、後述のワード線WLと
不純物がドープされていない第５層目の多結晶Si膜71と
この多結晶Si膜71の両側の部分のn⁺型の多結晶Si膜69と
により、ｎチャネルTFTから成るアクセストランジスタQ
₅が形成されている。同様に、ワード線WLと不純物がド
ープされていない第５層目の多結晶Si膜72とこの多結晶
Si膜72の両側の部分のn⁺型の多結晶Si膜70とにより、ｎ
チャネルTFTから成るアクセストランジスタQ₆が形成さ
れている。ここで、n⁺型の多結晶Si膜69は、ベリッドコ
ンタクト用のコンタクトホールC₁₀を通じて負荷用トラ
ンジスタQ₃のゲート電極G₃にコンタクトしている。ま
た、n⁺型の多結晶Si膜70は、ベリッドコンタクト用のコ
ンタクトホールC₉を通じて負荷用トランジスタQ₄のゲー
ト電極G₄にコンタクトしている。

符号73は例えばSiO₂膜のようなゲート絶縁膜を示す。
また、WLはワード線を示す。このワード線WLは、例えば
Ｐのようなｎ型不純物が高濃度にドープされた例えばn⁺
型の第６層目の多結晶Si膜やこのn⁺型の第６層目の多結
晶Si膜上に高融点金属シリサイド膜を重ねたポリサイド
膜などにより形成される。

符号74は例えばPSG膜のような層間絶縁膜を示す。
C₁₁，C₁₂はこの層間絶縁膜74及び層間絶縁膜73に形成さ
れたコンタクトホールを示す。また、BL,BLは例えばア
ルミニウム（Al）配線により形成されたビット線を示
す。ここで、ビット線BLは、コンタクトホールC₁₁を通
じてアクセストランジスタQ₅のソース領域またはドレイ
ン領域を構成するn⁺型の多結晶Si膜69にコンタクトして
いる。また、ビット線▲▼は、コンタクトホールC
₁₂を通じてアクセストランジスタQ₆のソース領域または
ドレイン領域を構成するn⁺型の多結晶Si膜70にコンタク
トしている。

次に、上述のように構成された完全CMOS型スタティッ
クRAMの製造方法の一例について説明する。

第２図及び第３図に示すように、まず半導体基板51の
表面を選択的に熱酸化することによりフィールド絶縁膜
52を形成して素子間分離を行う。この際、あらかじめ半
導体基板51中に選択的にイオン注入されてあった例えば
Ｂのようなｐ型不純物が拡散して、このフィールド絶縁
膜52の下側に例えばp⁺型のチャネルストッパー領域53が
形成される。次に、フィールド絶縁膜52で囲まれた活性
領域の表面に熱酸化法によりゲート絶縁膜54を形成す
る。次に、このゲート絶縁膜54及びフィールド絶縁膜52
の所定部分をエッチング除去してコンタクトホールC₁，
C₂を形成する。次に、CVD法により全面に例えば第１層
目の多結晶Si膜を形成し、この多結晶Si膜に例えばＰの
ような不純物を熱拡散法やイオン注入法などにより高濃
度にドープして低抵抗化した後、この多結晶Si膜をエッ
チングにより所定形状にパターニングしてゲート電極
G₁，G₂を形成する。次に、これらのゲート電極G₁，G₂を
マスクとして半導体基板１中に例えばAsのようなｎ型不
純物を高濃度にイオン注入する。これによって、n⁺型の
拡散層55,56,57,58が形成される。

次に、CVD法により全面に層間絶縁膜59を形成した
後、この層間絶縁膜59及びゲート絶縁膜54の所定部分を
エッチング除去してコンタクトホールC₃，C₄を形成す
る。

次に、CVD法により全面に第２層目の多結晶Si膜を形
成し、この多結晶Si膜に例えばＰのような不純物を高濃
度にドープして低抵抗化した後、この多結晶Si膜をエッ
チングにより所定形状にパターニングして接地電源線60
を形成する。

次に、CVD法により全面に層間絶縁膜61を形成した
後、この層間絶縁膜61及び層間絶縁膜59の所定部分をエ
ッチング除去してコンタクトホールC₅，C₆を形成する。
次に、CVD法により全面に第３層目の多結晶Si膜を形成
し、この多結晶Si膜に例えばＰのような不純物を高濃度
にドープして低抵抗化した後、この多結晶Si膜をエッチ
ングにより所定形状にパターニングして負荷用トランジ
スタQ₃，Q₄のゲート電極G₃，G₄を形成する。

次に、例えばCVD法により全面にゲート絶縁膜62を形
成した後、このゲート絶縁膜62の所定部分をエッチング
除去してコンタクトホールC₇，C₈を形成する。なお、こ
のゲート絶縁膜62は、第３層目の多結晶Si膜により形成
されたゲート電極G₃，G₄を熱酸化することにより形成す
ることも可能である。次に、CVD法により全面に第４層
目の多結晶Si膜を形成した後、この多結晶Si膜のうちの
後に負荷用トランジスタQ₃，Q₄のチャネル領域となる部
分の表面を例えばレジストパターン（図示せず）で覆
い、このレジストパターンをマスクとしてこの多結晶Si
膜中に例えばＢのようなｐ型不純物を高濃度にイオン注
入する。この後、レジストパターンを除去する。次に、
この第４層目の多結晶Si膜をエッチングにより所定形状
にパターニングして、電源電圧V_DD供給用の配線63、p⁺
型の多結晶Si膜66,67及び負荷用トランジスタQ₃，Q₄の
チャネル領域を構成する不純物がドープされていない多
結晶Si膜64,65を形成する。

次に、CVD法により全面に層間絶縁膜68を形成した
後、この層間絶縁膜68の所定部分をエッチング除去して
コンタクトホールC₉，C₁₀を形成する。次に、CVD法によ
り全面に第５層目の多結晶Si膜を形成した後、この多結
晶Si膜をエッチングにより所定形状にパターニングす
る。次に、この第５層目の多結晶Si膜上に例えば熱酸化
法やCVD法によりゲート絶縁膜73を形成する。次に、CVD
法により全面に例えば第６層目の多結晶Si膜を形成し、
この多結晶Si膜に例えば熱拡散法やイオン注入法などに
より例えばＰのようなｎ型不純物を高濃度にドープして
低抵抗化した後、この多結晶Si膜をエッチングにより所
定形状にパターニングしてワード線WLを形成する。この
後、このワード線WLをマスクとして上述のパターニング
された第５層目の多結晶Si膜中に例えばAsのようなｎ型
不純物を高濃度にイオン注入する。これによって、例え
ばn⁺型の第５層目の多結晶Si膜69,70と不純物がドープ
されていない第５層目の多結晶Si膜71,72とが形成され
る。

次に、CVD法により全面に層間絶縁膜74を形成した
後、この層間絶縁膜74及び層間絶縁膜73の所定部分をエ
ッチング除去してコンタクトホールC₁₁，C₁₂を形成す
る。次に、例えばスパッタ法により全面にAl膜を形成し
た後、このAl膜をエッチングにより所定形状にパターニ
ングしてビット線BL,▲▼を形成し、目的とする完
全CMOS型スタティックRAMを完成させる。

以上のように、この例によれば、ドライバトランジス
タQ₁，Q₂上に第３層目の多結晶Si膜及び第４層目の多結
晶Si膜により形成されたｐチャネルTFTから成る負荷用
トランジスタQ₃，Q₄を形成し、さらにこれらの負荷用ト
ランジスタQ₃，Q₄上に第５層目の多結晶Si膜及び第６層
目の多結晶Si膜により形成されたｎチャネルTFTから成
るアクセストランジスタQ₅，Q₆を形成しているので、メ
モリセル１個当たりの面積はドライバトランジスタQ₁，
Q₂の面積だけで済み、従って従来に比べてメモリセルの
面積を大幅に縮小することができる。

なお、この例においては、負荷用トランジスタQ₃，Q₄
のゲート電極G₃，G₄を第３層目の多結晶Si膜により形成
しているが、これらのゲート電極G₃，G₄はドライバトラ
ンジスタQ₁，Q₂のゲート電極G₁，G₂で兼用することも可
能であり、さらには拡散層を利用することも可能であ
る。

以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例におけるｎチャネルMOSトラン
ジスタT₂，T₄及びｐチャネルMOSトランジスタT₃，T
₅は、ドレイン領域11,17,14,20に低不純物濃度部を設け
てドレイン電界を緩和するLDD（lightly doped drain）
構造とすることも可能である。

また、本発明は、一般に降圧回路を内蔵する各種の半
導体集積回路装置に適用することが可能である。

〔発明の効果〕

以上述べたように、本発明によれば、降圧回路を構成
するnpn型バイポーラトランジスタのベース領域を構成
する第２のｐウエルの深さがｎチャネルMOSトランジス
タが形成される第１のｐウエルの深さよりも小さいの
で、第２のｐウエルとｐ型半導体基板との間の間隔を大
きくすることができ、これによってnpn型バイポーラト
ランジスタのベース領域とｐ型半導体基板との間のパン
チスルー耐性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による降圧回路内蔵MOSLSIを
示す断面図、第２図は６層の多結晶Si膜を用いてメモリ
セルを構成した完全CMOS型スタティックRAMを示す平面
図、第３図は第２図のIII−III線に沿っての断面図、第
４図は完全CMOS型スタティックRAMのメモリセルの等価
回路を示す回路図、第５図は従来の降圧回路内蔵MOSLSI
を示す断面図である。 図面における主要な符号の説明 1:p型半導体基板、2,3,4:nウエル、5,6,7:pウエル、8:
フィールド絶縁膜、9:エミッタ領域、10,13,16,19:ソー
ス領域、11,14,17,20:ドレイン領域、12,15,18,21:ゲー
ト電極、T₁:npn型バイポーラトランジスタ、T₂，T₄:nチ
ャネルMOSトランジスタ、T₃，T₅:pチャネルMOSトランジ
スタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−244665（ＪＰ，Ａ) 特開 昭59−117150（ＪＰ，Ａ) 特開 昭63−305616（ＪＰ，Ａ) 日経マイクロデバイス、Ｎｏ．56 （1990−２）日経ＢＰ社 Ｐ．115−122 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/06 H01L 21/8248 H01L 21/8249 H01L 29/73 H01L 27/11

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｐ型半導体基板中に形成された第１のｎウ
   エルに形成されたｐチャネルMOSトランジスタと上記第
   １のｎウエル中に形成された第１のｐウエルに形成され
   たｎチャネルMOSトランジスタとにより形成された相補
   型MOSトランジスタと、上記ｐ型半導体基板中に形成さ
   れた第２のｎウエルから成るコレクタ領域と上記第２の
   ｎウエル中に形成された第２のｐウエルから成るベース
   領域と上記第２のｐウエル中に形成されたｎ型半導体領
   域から成るエミッタ領域とにより形成されたnpn型バイ
   ポーラトランジスタを用いた降圧回路とを有する半導体
   集積回路装置において、 上記第２のｐウエルの深さが上記第１のｐウエルの深さ
   よりも小さいことを特徴とする半導体集積回路装置。