JPH01248555A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01248555A JPH01248555A JP63077119A JP7711988A JPH01248555A JP H01248555 A JPH01248555 A JP H01248555A JP 63077119 A JP63077119 A JP 63077119A JP 7711988 A JP7711988 A JP 7711988A JP H01248555 A JPH01248555 A JP H01248555A
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- Japan
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- oxide film
- gate electrode
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- silicon layer
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＣＭＯＳ型半導体装置
に関する。
に関する。
従来、相補型ＭＯ３集積回路装置は、同一半導体基板内
に基板と逆の導電型の拡散層とウェル領域を形成し、そ
のウェル内に基板と同一導電型の拡散層を形成すること
により相補型ＭＯ３回路を形成し、ウェルでｐチャネル
トランジスタ領域とｎチャネルトランジスタ領域の分離
をしていた。
に基板と逆の導電型の拡散層とウェル領域を形成し、そ
のウェル内に基板と同一導電型の拡散層を形成すること
により相補型ＭＯ３回路を形成し、ウェルでｐチャネル
トランジスタ領域とｎチャネルトランジスタ領域の分離
をしていた。
第２図（ａ）、（ｂ）は従来のＣＭＯＳ型半導体装置の
一例の平面図及びＢ−Ｂ’線断面図である。
一例の平面図及びＢ−Ｂ’線断面図である。
ｎ型シリコン基板２１にｐウェル２を設け、フィールド
酸化膜３で素子領域を区画する。素子領域表面にゲート
酸化膜８を形成し、多結晶シリコンでゲート電極９，１
０を形成する。ｐウェル内にｎ型ソース・ドレイン領域
４、ｐ型ガードリング５を形成する。ウェル外の素子領
域にｐ型ソース・ドレイン領域６とｎ型ガードリング７
を形成する。層間絶縁膜１１で覆った後、コンタクト孔
をあけ、金属配線１２．１３，１４．１４を形成し、表
面を保護層１６で覆う。
酸化膜３で素子領域を区画する。素子領域表面にゲート
酸化膜８を形成し、多結晶シリコンでゲート電極９，１
０を形成する。ｐウェル内にｎ型ソース・ドレイン領域
４、ｐ型ガードリング５を形成する。ウェル外の素子領
域にｐ型ソース・ドレイン領域６とｎ型ガードリング７
を形成する。層間絶縁膜１１で覆った後、コンタクト孔
をあけ、金属配線１２．１３，１４．１４を形成し、表
面を保護層１６で覆う。
上述した従来のＣＭＯＳ型半導体装置は、基板内にウェ
ルを形成することによりｎチャネルトランジスタとｎチ
ャネルトランジスタを形成している。ｎチャネルトラン
ジスタとｎチャネルトランジスタ素子間は、ｐ−ｎ素子
の分離を十分離して形成して寄生トランジスタの生成及
びリークの発生を抑える必要がある。また、ウェルを用
いる相補型ＭＯＳトランジスタは寄生バイポーラトラン
ジスタによりラッチアップが起こるという問題がある。
ルを形成することによりｎチャネルトランジスタとｎチ
ャネルトランジスタを形成している。ｎチャネルトラン
ジスタとｎチャネルトランジスタ素子間は、ｐ−ｎ素子
の分離を十分離して形成して寄生トランジスタの生成及
びリークの発生を抑える必要がある。また、ウェルを用
いる相補型ＭＯＳトランジスタは寄生バイポーラトラン
ジスタによりラッチアップが起こるという問題がある。
これを防止する為には、寄生バイポーラトランジスタが
導通しないようにｎチャネルトランジスタ素子とｎチャ
ネルトランジスタ素子間の分離を広げたり、ガードリン
グの拡散層をトランジスタ領域の周りに設ける必要があ
った。このｐ −ｎ素子間分離とラッチアップを考慮し
たレイアウトにしなければならないことが集積化の障害
となるという欠点がある。特に、完全相補型ＭＯＳスタ
ティックＲＡＭのメモリセルの場合は、ｐ−ｎ分離の距
離がチップサイズに非常に影響してくる。
導通しないようにｎチャネルトランジスタ素子とｎチャ
ネルトランジスタ素子間の分離を広げたり、ガードリン
グの拡散層をトランジスタ領域の周りに設ける必要があ
った。このｐ −ｎ素子間分離とラッチアップを考慮し
たレイアウトにしなければならないことが集積化の障害
となるという欠点がある。特に、完全相補型ＭＯＳスタ
ティックＲＡＭのメモリセルの場合は、ｐ−ｎ分離の距
離がチップサイズに非常に影響してくる。
本発明の半導体装置は、−導電型半導体基板に設けられ
た逆導電型チャネルの電界効果トランジスタと、該トラ
ンジスタ以外の領域の前記半導体基板上に設けられた酸
化膜と、該酸化膜上に設けられた単結晶シリコン層と、
該単結晶シリコン層に形成された一導電型チャネルの電
界効果トランジスタとを含んで構成される。
た逆導電型チャネルの電界効果トランジスタと、該トラ
ンジスタ以外の領域の前記半導体基板上に設けられた酸
化膜と、該酸化膜上に設けられた単結晶シリコン層と、
該単結晶シリコン層に形成された一導電型チャネルの電
界効果トランジスタとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。
Ａ−Ａ’線断面図である。
ｐ型シリコン基板１の表面にフィールド酸化膜３を選択
形成して素子領域を区画し、素子領域にゲート酸化膜８
を形成する。次に、多結晶シリコン層を堆積し、選択エ
ッチしてｎチャネルトランジスタのゲート電極９を形成
する。ゲート電極９をマスクにしてイオン注入し、ｎ型
ソース・ドレイン領域４を形成する。次に、多結晶シリ
コンを堆積し、選択エッチしてフィールド酸化膜３の上
にのみ多結晶シリコン層を残す。これをレーザアニール
により単結晶化してシリコン層１７を形成する。シリコ
ン層１７上にｐチャネル用ゲート酸化膜１８及びゲート
電極１０を形成する。ゲート電極１０をマスクにしてホ
ウ素をイオン注入することによりＰ型ソース・ドレイン
領域６を形成する。そしてコンタクト孔をあけ金属配線
１２〜１５ｔ！一つける。
形成して素子領域を区画し、素子領域にゲート酸化膜８
を形成する。次に、多結晶シリコン層を堆積し、選択エ
ッチしてｎチャネルトランジスタのゲート電極９を形成
する。ゲート電極９をマスクにしてイオン注入し、ｎ型
ソース・ドレイン領域４を形成する。次に、多結晶シリ
コンを堆積し、選択エッチしてフィールド酸化膜３の上
にのみ多結晶シリコン層を残す。これをレーザアニール
により単結晶化してシリコン層１７を形成する。シリコ
ン層１７上にｐチャネル用ゲート酸化膜１８及びゲート
電極１０を形成する。ゲート電極１０をマスクにしてホ
ウ素をイオン注入することによりＰ型ソース・ドレイン
領域６を形成する。そしてコンタクト孔をあけ金属配線
１２〜１５ｔ！一つける。
この構造をとることによりｎチャネル領域とｎチャネル
領域は近接させることができ、かつ、両方の領域が完全
に絶縁されている為にラッチアップは発生しない。
領域は近接させることができ、かつ、両方の領域が完全
に絶縁されている為にラッチアップは発生しない。
以上説明したように、本発明は基板内に形成したｎチャ
ネルトラジスタに近接した酸化膜にｎ型シリコンを成長
させその内にｎチャネルトランジスタを形成することに
より、寄生バイポーラトランジスタの生成を防止でき、
ラッチアップが発生しなくなるようにすることができる
。また、ｐ−ｎ素子量分Ｕ距離も小さくでき、ラッチア
ップ防止用のガードリングの拡散層領域が必要なくなり
高集積化が可能となるという効果を有する。
ネルトラジスタに近接した酸化膜にｎ型シリコンを成長
させその内にｎチャネルトランジスタを形成することに
より、寄生バイポーラトランジスタの生成を防止でき、
ラッチアップが発生しなくなるようにすることができる
。また、ｐ−ｎ素子量分Ｕ距離も小さくでき、ラッチア
ップ防止用のガードリングの拡散層領域が必要なくなり
高集積化が可能となるという効果を有する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図（ａ）。 （ｂ）は従来のＣＭＯＳ型半導体装置の一例の平面図及
びＢ−Ｂ”線断面図である。 １・・・ｐ型シリコン基板、２・・・ｐウェル、３・・
・フィールド酸化膜、４・・・ｎ型ソース・ドレイン領
域、５・・・ｎ型ガードリング、６・・・ｎ型ソース・
ドレイン領域、７・・・ｎ型ガードリング、８・・・ゲ
ーＩ・絶縁膜、９．１０・・・ゲート電極、１１・・・
層間絶縁膜、１２．１３，１４．１５・・・配線、１６
・・・保護膜、１７・・・シリコン層、１８・・・ゲー
ト酸化膜、２１・・・ｎ型シリコン基板。
Ａ−Ａ’線断面図、第２図（ａ）。 （ｂ）は従来のＣＭＯＳ型半導体装置の一例の平面図及
びＢ−Ｂ”線断面図である。 １・・・ｐ型シリコン基板、２・・・ｐウェル、３・・
・フィールド酸化膜、４・・・ｎ型ソース・ドレイン領
域、５・・・ｎ型ガードリング、６・・・ｎ型ソース・
ドレイン領域、７・・・ｎ型ガードリング、８・・・ゲ
ーＩ・絶縁膜、９．１０・・・ゲート電極、１１・・・
層間絶縁膜、１２．１３，１４．１５・・・配線、１６
・・・保護膜、１７・・・シリコン層、１８・・・ゲー
ト酸化膜、２１・・・ｎ型シリコン基板。
Claims (1)
- 一導電型半導体基板に設けられた逆導電型チャネルの
電界効果トランジスタと、該トランジスタ以外の領域の
前記半導体基板上に設けられた酸化膜と、該酸化膜上に
設けられた単結晶シリコン層と、該単結晶シリコン層に
形成された一導電型チャネルの電界効果トランジスタと
を含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077119A JPH01248555A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63077119A JPH01248555A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248555A true JPH01248555A (ja) | 1989-10-04 |
Family
ID=13624905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63077119A Pending JPH01248555A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
| US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
-
1988
- 1988-03-29 JP JP63077119A patent/JPH01248555A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
| US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US6114728A (en) * | 1993-01-18 | 2000-09-05 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having a tapered top gate and a capacitor with metal oxide dielectric material |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
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