KR100418567B1 - 각기 다른 반도체층 상에 ｎｍｏｓ 트랜지스터 및ｐｍｏｓ 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법 - Google Patents
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Abstract
본 발명은 PMOS 트랜지스터와 NMOS 트랜지스터를 분리하기 위한 소자분리막 형성 공정을 생략할 수 있어 소자의 집적도를 향상시킬 수 있으며 소자의 특성 저하를 효과적으로 방지할 수 있도록 각기 다른 반도체층 상에 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비하는 2-입력 NOR 게이트 및 그 제조 방법에 관한 것으로서, 종래 단층의 반도체층 또는 반도체 기판 상에 형성되었던 NMOS 트랜지스터 및 PMOS 트랜지스터를 각기 다른 반도체층에 형성하여 NMOS 트랜지스터 및 PMOS 트랜지스터를 분리하기 위한 소자분리막 형성 공정을 생략할 수 있는데 그 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 각기 다른 반도체층 상에 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비하는 2-입력 노어 게이트 및 그 제조 방법에 관한 것이다.
집적 소자의 논리 블럭(logic block)은 대부분 다양한 방법으로 연결된 트랜지스터들로 이루어진다.
첨부된 도면 도1은 종래 기술에 따라 제1 입력(I/P A)에 연결된 제1 게이트를 공유하는 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1), 제2 입력(I/P B)에 연결된 제2 게이트를 공유하는 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)를 구비하는 2-입력 NOR 게이트의 회로도로서, 상기 제1 PMOS 트랜지스터(P1)의 제1 소오스/드레인 접합이 출력라인(O/P)에 연결되고, 상기 제2 PMOS 트랜지스터(P2)의 제1 소오스/드레인 접합이 전원공급 라인(Vdd)에 연결되며 상기 제1 PMOS 트랜지스터(P1) 및 상기 제2 PMOS 트랜지스터(P2) 각각의 제2 소오스/드레인 접합이 서로 연결되고, 상기 제1 NMOS 트랜지스터(N1) 및 상기 제2 NMOS 트랜지스터(N2) 각각의 제1 소오스/드레인 접합이 출력라인(O/P)에 공통으로 연결되고, 상기 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 제2 소오스/드레인 접합이 접지전원 라인(Vss)에 공통으로 연결되는 것을 보이고 있다.
도 2a는 도 1과 같은 2-입력 NOR 게이트를 기판 상에 구현하기 위한 레이아웃으로서, 동일 반도체층 또는 반도체 기판에 정의되는 p-활성영역(11A) 및 n-활성영역(11B), 제1 입력(I/P A)에 연결되어 상기 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)의 게이트를 이루는 제1 게이트(12), 제2 입력(I/P B)에 연결되어 상기 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)의 게이트를 이루는 제2 게이트(13), 상기 제1 PMOS 트랜지스터(P1) 및 제2 NMOS 트랜지스터(N2) 각각의 제1 소오스/드레인 접합과 연결되는 출력라인(O/P), 상기 반도체층 또는 반도체 기판과 상기 제2 PMOS 트랜지스터(P2)의 제1 소오스/드레인 접합(도시하지 않음)에 연결되는 전원공급 라인(Vdd), 상기 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 제2 소오스/드레인 접합에 연결되는 접지전원 라인(Vss)을 보이고 있다.
도 2b는 도 1a의 X-X' 선을 따른 단면도이다.
도 2a 및 도 2b에 보이는 바와 같이 2-입력 NOR 게이트 제조를 위한 종래 기술은, 단일 반도체층 또는 실리콘 기판(10)에 LOCOS(LOCal Oxidation of Silicon) 공정 등으로 소자분리막(도시하지 않음)을 형성하여 NMOS 트랜지스터와 PMOS 트랜지스터를 격리함으로써 펀치 쓰루(punch through)가 발생하는 것을 방지하여 래치-업(latch-up) 특성을 향상시킨다.
이하, 첨부된 도면 도 3a 내지 도 3d를 참조하여 종래 기술에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터를 동일 반도체층 상에 형성하는 방법을 설명한다.
먼저 도 3a에 도시된 바와 같이, 실리콘 기판(20) 상에 LOCOS 공정으로 필드산화막(22)을 형성하여 p-웰(21A) 영역과 n-웰(21B) 영역을 분리시킨다.
이어서, n-웰(21B) 영역 상에 제1 이온주입 마스크(도시하지 않음)를 형성하고 p-웰(21A) 영역 내에 p형 불순물을 이온주입한다. 이어서, 상기 제1 이온주입 마스크를 제거하고, p-웰(21A) 영역 상에 제2 이온주입 마스크(도시하지 않음)를 형성하고 n-웰(21B) 영역 내에 n형 불순물을 이온주입한 다음 상기 제2 이온주입 마스크를 제거한다. 이후 소정의 열처리 공정을 실시하여 p-웰(21A) 및 n-웰(21B)을 형성한다.
다음으로 도 3b에 도시된 바와 같이, p-웰(21A) 및 n-웰(21B)이 형성된 실리콘 기판(20) 상에 게이트 절연막(23)을 형성하고, 상기 게이트 절연막(23) 상에 게이트 형성을 위한 폴리실리콘막(24)을 형성한다. 이어서, p-웰(21A) 영역 상부의 폴리실리콘막(24) 상에 제3 이온주입 마스크(101)를 형성하고, 인(P) 등의 n형 불순물을 이온주입하여 n-웰(21B) 영역 상에 n형 폴리실리콘막(24A)을 형성한다.
이어서 제3 이온주입 마스크(101)를 제거한 후, 도 3c에 도시된 바와 같이 상기 n형 폴리실리콘막(24A) 상에 제4 이온주입 마스크(102)를 형성하고, p-웰(21A) 상의 폴리실리콘막에 붕소(B) 등의 p형 불순물을 이온주입하여 p-웰(21A) 영역 상에 p형 폴리실리콘막(24B)을 형성한다.
이어서 도 3d에 보이는 바와 같이, 상기 n형 및 p형 폴리실리콘막(24A, 24B)을 선택적으로 제거하여 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 게이트(24C, 24D)를 형성하고, PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 소오스 및 드레인(25, 26)을 형성하기 위한 이온주입 공정을 실시하여 CMOS 트랜지스터를 형성한다.
전술한 바와 같이 이루어지는 종래 2-입력 NOR 게이트 제조 방법은 PMOS 트랜지스터와 NMOS 트랜지스터를 분리하기 위한 소자분리막을 형성하여야 하기 때문에 소자의 면적을 증가시키는 단점이 있을 뿐만 아니라 공정상의 오류로 완전하게 격리가 이루어지지 않을 경우 소자의 특성을 저하시키게 되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 PMOS 트랜지스터와 NMOS 트랜지스터를 분리하기 위한 소자분리막 형성 공정을 생략할 수 있어 소자의 집적도를 향상시킬 수 있으며 소자의 특성 저하를 효과적으로 방지할 수 있도록, 각기 다른 반도체층 상에 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비하는 2-입력 NOR 게이트 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 2-입력 NOR 게이트의 구성을 보이는 회로도,
도 2a 내지 도 2b는 각각 종래 2-입력 NOR 게이트의 구조를 보이는 레이아웃 및 단면도,
도 3a 내지 도 3d는 종래 NMOS 트랜지스터 및 PMOS 트랜지스터 제조 공정 단면도,
도 4a 내지 도 4c는 본 발명의 실시예에 따른 2-입력 NOR 게이트의 다층 레이아웃,
도 5a 내지 도 5c는 각각 도 4a 내지 도 4c의 A-A'선, B-B'선 및 C-C'선을 따른 단면도.
* 도면의 주요부분에 대한 도면 부호의 설명
10, 20: 실리콘 기판 11A, 31: p-활성영역
11B, 38: n-활성영역 12, 13, 33A, 33B, 41A, 41B: 게이트
21A: p-웰 21B: n-웰
22: 필드산화막 23: 게이트 절연막
24: 폴리실리콘막 24A: n형 폴리실리콘막
24A: p형 폴리실리콘막 24C, 24D: 게이트
25, 26: 소오스·드레인 35, 43: BPSG막
36A, 36B, 36C, 36D: 플러그 37: 반도체층
37A, 37B: 37C, 37D: 연결패드 39: 절연막
101, 102: 이온주입 마스크
CT11, CT12, CT13, CT14, CT21, CT22, CT31, CT32, CT33: 콘택홀
N1, N2: NMOS 트랜지스터 P1, P2: PMOS 트랜지스터
I/P A, I/P B: 입력 O/P: 출력라인
Vdd: 공급전원 라인 Vss: 접지전원 라인
상기 목적을 달성하기 위한 본 발명은, 제1 도전형의 제1 반도체층; 상기 제1 반도체층 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성된 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트; 상기 제1 반도체층 내에 형성된 상기 제1 트랜지스터의 제1 접합 및 제2 접합; 상기 제1 반도체층 내에 형성된 상기 제2 트랜지스터의 제1 접합 및 제2 접합; 상기 제1 반도체층, 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트를 덮는 제1 층간절연막; 상기 제1 층간절연막 내에 형성된 제1 입력 연결 콘택홀을 통하여 상기 제1 트랜지스터의 게이트와 콘택되는 제1 연결부; 상기 제1 층간절연막 내에 형성된 제2 입력 연결 콘택홀을 통하여 상기 제2 트랜지스터의 게이트와 콘택되는 제2 연결부; 상기 제1 층간절연막 내에 형성된 제1 출력라인 연결 콘택홀을 통하여 상기 제1 트랜지스터의 상기 제1 접합과 콘택되는 제3 연결부; 상기 제1 층간절연막 내에 형성된 제1 공급라인 연결 콘택홀을 통하여 상기 제2 트랜지스터의 상기 제1 접합과 콘택되는 제4 연결부; 상기 제1 층간절연막 상에 형성된 제2 반도체층; 상기 제2 반도체층 상에 형성된 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 형성되며 상기 제1 연결부를 통하여 상기 제1 트랜지스터의 게이트와 연결되는 제3 트랜지스터의 게이트; 상기 제2 게이트 절연막 상에 형성되며 상기 제2 연결부를 통하여 상기 제2 트랜지스터의 게이트와 연결되는 제4 트랜지스터의 게이트; 상기 제2 반도체층 내에 형성된 상기 제3 트랜지스터의 제1 접합 및 제2 접합; 상기 제2 반도체층 내에 형성된 상기 제4 트랜지스터의 제1 접합 및 제2 접합; 상기 제2 반도체층, 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트를 덮는 제2 층간절연막; 상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결되는 제1 입력 라인; 및 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 연결되는 제2 입력 라인 을 포함하는 2-입력 NOR 게이트를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 제1 활성영역이 정의된 제1 반도체층에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트를 형성하는 단계; 상기 제1 반도체층에 상기 제1 트랜지스터의 제 접합 및 제2 접합 그리고 상기 제2 트랜지스터의 제1 접합 및 제2 접합을 형성하는 단계; 상기 제1 트랜지스터 및 상기 제2 트랜지스터 형성이 완료된 상기 반도체층 상부에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 선택적으로 식각하여 상기 제1 트랜지스터의 게이트를 노출시키는 제1 입력 연결 콘택홀, 상기 제2 트랜지스터의 게이트를 노출시키는 제2 입력 연결 콘택홀, 상기 제1 트랜지스터의 상기 제1 접합을 노출시키는 제1 출력라인 연결 콘택홀 및 상기 제2 트랜지스터의 상기 제1 접합을 노출시키는 제1 공급전원 라인 연결 콘택홀을 형성하는 단계; 상기 제1 입력 연결 콘택홀 내에 제1 플러그를 형성하고, 상기 제2 입력 연결 콘택홀 내에 제2 플러그를 형성하고, 상기 제1 출력라인 연결 콘택홀 내에 제3 플러그를 형성하고, 상기 제1 공급전원 라인 연결 콘택홀 내에 제4 플러그를 형성하는 단계; 상기 제1 플러그와 접하는 제1 연결패드, 상기 제2 플러그와 접하는 제2 연결패드, 상기 제3 플러그와 접하는 제3 연결패드, 상기 제4 플러그와 접하는 제4 연결패드 및 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 상에 제2 게이트 절연막을 형성하는 단계; 상기 제1 연결패드 및 상기 제1 입력 연결 콘택홀 내의 상기 제1 플러그를 통하여 상기 제1 트랜지스터의 게이트에 연결되는 제3 트랜지스터의 게이트와 상기 제2 입력 연결 콘택홀 내의 상기 제2 플러그를 통하여 상기 제2 트랜지스터의 게이트에 연결되는 제4 트랜지스터의 게이트를 형성하는 단계; 및 상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결되는 제1 입력 라인과 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 연결되는 제1 입력 라인을 형성하는 단계를 포함하는 2-입력 NOR 게이트 제조 방법을 제공한다.
본 발명은 종래 단층의 반도체층 또는 반도체 기판 상에 형성되었던 NMOS 트랜지스터 및 PMOS 트랜지스터를 각기 다른 반도체층에 형성하여 NMOS 트랜지스터 및 PMOS 트랜지스터를 분리하기 위한 소자분리막 형성 공정을 생략할 수 있는 2-입력 NOR 게이트 및 그 제조 방법을 제공하는데 특징이 있다.
이하, 도 1, 도 4a 내지 도 4c 그리고 도 5a 내지 도 5c를 참조하여 본 발명의 실시예에 따른 2-입력 NOR 게이트 및 그 제조 방법을 상세하게 설명한다.
도 4a는 n형의 반도체 기판 또는 n형의 웰로 이루어지는 제1 반도체층(도시하지 않음)에 정의되며 그 내부에 도 1에 보이는 상기 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터 각각의 소오스/드레인 접합(도시하지 않음)이 형성되는 제1 PMOS 트랜지스터 p-활성영역(31), 상기 p-활성영역(31)과 중첩되며 제1 입력(I/P A)과 연결되어 상기 제1 PMOS 트랜지스터(P1)의 게이트를 이루는 제1 게이트(33A), 상기 p-활성영역(31)과 중첩되며 제2 입력(I/P B)과 연결되어 상기 제2 PMOS 트랜지스터(P2)의 게이트를 이루는 제2 게이트(33B), 상기 제1 게이트(33A)와 제1 입력(I/P A)을 연결시키기 위한 제1 입력 연결 콘택홀(CT11), 상기 제2 게이트(33B)와 제2 입력(I/P B)을 연결시키기 위한 제2 입력 연결 콘택홀(CT12),출력 라인(O/P)과 상기 제1 PMOS 트랜지스터(P1)의 제1 소오스/드레인 접합(도시하지 않음)을 연결시키기 위한 제1 출력라인 연결 콘택홀(CT13), 공급전원 라인(Vdd)과 상기 제2 PMOS 트랜지스터(P2)의 제1 소오스/드레인 접합(도시하지 않음)을 연결시키기 위한 제1 공급전원 라인 연결 콘택홀(CT14)의 배치를 보이고 있다.
도 4b는 p형의 제2 반도체층에 정의되며 그 내부에 상기 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터 각각의 소오스/드레인 접합(도시하지 않음)이 형성되는 n-활성영역(38), 상기 n-활성영역(38)과 중첩되며 상기 제1 입력 연결 콘택홀(CT11)과 연결되는 제3 입력 연결 콘택홀(CT21)을 통하여 상기 제1 게이트(33A)와 연결되고 제5 입력 연결 콘택홀(CT31)을 통하여 제1 입력(I/P A)과 콘택되어 상기 제1 NMOS 트랜지스터(N1)의 게이트를 이루는 제3 게이트(41A), 상기 n-활성영역(38)과 중첩되며 상기 제2 입력 연결 콘택홀(CT12)과 연결되는 제4 입력 연결 콘택홀(CT22)를 통하여 상기 제2 게이트(33B)와 연결되고 제6 입력 연결 콘택홀(CT32)를 통하여 제2 입력(I/P B)과 연결되어 상기 제2 NMOS 트랜지스터(N2)의 게이트를 이루는 제4 게이트(41B), 상기 제1 출력라인 연결 콘택홀(CT13)과 연결되는 제2 출력라인 연결 콘택홀(CT33)을 통하여 상기 제1 PMOS 트랜지스터의 제1 소오스/드레인 접합(도시하지 않음)과 연결되고 제3 출력라인 연결 콘택홀(CT34)를 통하여 상기 제2 NMOS 트랜지스터의 제1 소오스/드레인 접합과 연결되는 출력 라인(O/P), 상기 제1 공급전원 라인 연결 콘택홀(CT14)과 연결되는 제2 공급전원 라인 연결 콘택홀(CT35)을 통하여 상기 제2 PMOS 트랜지스터(P2)의 제1 소오스/드레인 접합(도시하지 않음)과 연결되며 제3 공급전원 라인 연결 콘택홀(CT37)을 통하여 상기 제1 반도체층과 연결되는 공급전원 라인(Vdd), 상기 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 제2 소오스 드레인 접합(도시하지 않음), 그리고 상기 n-활성영역(38)과 연결되는 접지전원 라인(Vss)을 보이고 있다.
그리고, 도 4c는 도 4a와 도 4b 각각의 레이아웃을 중첩시켜 보이는 레이아웃이다.
상기 도 4a 내지 도 4c 그리고 도 5a 내지 도 5c에는 도시하지 않았지만, 본 발명에 따른 2-입력 NOR 게이트 소자는 상기 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2) 각각의 제2 소오스/드레인 접합을 서로 연결하기 위한 연결배선을 더 포함한다.
이하, 본 발명의 실시예에 따른 2-입력 NOR 게이트 제조 방법을 첨부된 도면 도 5a 내지 도 5c를 참조하여 설명한다. 도 5a는 도 4c의 A-A' 선을 따른 단면도이고, 도 5b는 도 4c의 B-B'선을 따른 단면도이며, 도 5c는 도 4c의 C-C'선을 따른 단면도이다.
먼저, n형의 반도체 기판 또는 n웰을 이루는 제1 반도체층(30)에 p-활성영역(31)을 정의하고, 제1 게이트 절연막(32)을 형성한 다음, 제1 폴리실리콘막을 증착 및 패터닝하여 상기 제1 게이트(33A)를 형성하면서 동시에 제2 게이트(33B)를 형성한다.
이어서, 이온주입 공정을 실시하여 상기 p-활성영역(31)에 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2) 각각의 제1 및 제2 소오스/드레인 접합(도시하지 않음)을 형성한다.
다음으로, 전체 구조 상에 제1 BPSG(borophosphosilicate glass)막(35)을 증착하고, 선택적으로 식각하여 상기 제1 게이트(33A)를 노출시키는 제1 입력 연결 콘택홀(CT11), 제2 게이트(33B)를 노출시키는 제2 입력 연결 콘택홀(CT12), 출력라인(O/P)와 연결되는 제1 PMOS 트랜지스터(P1)의 제1 소오스/드레인 접합을 노출시키는 제1 출력라인 연결 콘택홀(CT13), 공급전원 라인(Vdd)과 연결되는 제2 PMOS 트랜지스터의 제1 소오스/드레인 접합을 노출시키는 제1 공급전원 라인 연결 콘택홀(CT14)을 형성한다.
이어서, 1차 에피택셜 성장(epitaxial growing) 공정을 실시하여 제2 폴리실리콘막을 형성하고, 저항을 낮추기 위해 제2 폴리실리콘막에 이온을 주입한 다음, 제2 폴리실리콘막이 콘택홀 내부에만 남도록 하기 위하여 화학기계적 연마(chemical mechanical polishing) 공정을 실시하여 상기 제1 공급전원 라인 연결 콘택홀(CT14), 제2 입력 연결 콘택홀(CT12), 제1 출력라인 연결 콘택홀(CT13), 제1 공급전원 라인 연결 콘택홀(CT14) 각각의 내부에 제1 내지 제4 플러그(36A, 36B, 36C, 36D)를 형성한다.
다음으로, 2차 에피택셜 성장 공정을 실시하여 제1 BPSG막(35) 및 제1 내지 제4 플러그(36A, 36B, 36C, 36D) 상에 제3 폴리실리콘막을 형성한 다음, 제3 폴리실리콘막을 패터닝하여 상기 제1 플러그(36A)와 접하는 제1 연결 패드(37A), n-활성영역(38)으로서 역할하는 제2 반도체층(37), 상기 제2 플러그(36B)와 접하는 제2 연결패드(37B), 상기 제3 플러그(36C)와 접하는 제3 연결패드(37C), 상기 제4 플러그(36D)와 접하는 제4 연결패드(37D)을 형성한다.
이어서, 상기 제2 반도체층(37), 상기 제1 연결패드 내지 제4 연결패드(37A, 37B, 37C, 37D)를 절연시키기 위해 제1 BPSG막(35) 상에 절연막(39)을 형성한다.
다음으로, 제2 반도체층(37) 상에 제2 게이트 절연막(40)을 형성하고, 제4 폴리실리콘막을 증착 및 패터닝하여 상기 제1 연결패드(37A), 상기 제3 입력 연결 콘택홀(CT21) 내의 상기 제1 플러그(36A)를 통하여 상기 제1 게이트(33A)와 연결되는 제3 게이트(41A), 상기 제2 반도체층 상에 형성되며 상기 제2 연결 패드(37B), 상기 제4 입력 연결 콘택홀(CT22) 내의 제2 플러그(36B)를 통하여 상기 제2 게이트(33B)와 연결되는 제4 게이트(41B)를 형성한다.
이어서, 이온주입 공정을 실시하여 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 소오스/드레인 접합(도시하지 않음)을 형성한다.
다음으로, 전체 구조 상에 제2 BPSG막(43)을 증착하고 선택적으로 식각하여 상기 제3 게이트(41A)를 노출시키는 제5 입력 연결 콘택홀(CT31), 제4 게이트(41B)를 노출시키는 제6 입력 연결 콘택홀(CT32), 제3 연결패드(37C)를 노출시키는 제2 출력라인 연결 콘택홀(CT33), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터 각각의 제1 소오스/드레인 접합을 노출시키는 적어도 하나의 제3 출력라인 연결 콘택홀(CT34) 및 제3 출력라인 연결 콘택홀(CT34), 제2 공급전원 라인 연결 콘택홀(CT35), 상기 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 제2 소오스 드레인 접합(도시하지 않음) 그리고 상기 n-활성영역(38)을 노출시키는 적어도 하나의 접지전원 연결라인 콘택홀(CT36)을 형성한다. 그리고, 상기 제2 BPSG막(43), 절연막(39) 및 제1 BPSG막(35)을 선택적으로 식각하여 상기 제1 반도체층(30)을 노출시키는 제3 공급전원 라인 연결 콘택홀(CT37)을 형성한다.
다음으로, 금속막을 증착 및 패터닝하여 제2 공급전원 라인 연결콘택홀(CT35)을 통하여 제4 연결패드(37D)와 접하고, 제3 공급전원 라인 연결 콘택홀(CT37)을 통하여 제1 반도체층(30)과 접하는 공급전원 라인(Vdd), 접지전원 연결라인 콘택홀(CT36)을 통하여 상기 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 제2 소오스 드레인 접합 그리고 상기 n-활성영역(38)과 연결되는 접지전원 라인(Vss), 제5 입력 연결 콘택홀(CT31)을 통하여 제3 게이트(41A)와 연결되는 제1 입력라인(I/P A), 제6 입력 연결 콘택홀(CT32)을 통하여 제4 게이트(41B)와 연결되는 제2 입력라인(I/P B), 제2 출력라인 연결 콘택홀(CT33)을 통하여 상기 제3 연결패드(37C)와 접하고, 제3 출력라인 연결 콘택홀(CT34)을 통하여 상기 제2 반도체층(37)과 접하는 출력 라인(O/P)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 종래 단층의 반도체층 또는 반도체 기판 상에 형성되었던 CMOS 트랜지스터의 NMOS 트랜지스터 및 PMOS 트랜지스터를 각기 다른 반도체층에 형성함으로써 칩의 집적도를 향상시킬 수 있다. 또한, NMOS 트랜지스터 및 PMOS 트랜지스터를 분리하기 위한 소자분리막 형성 공정을 생략할 수 있어 공정의 단순화를 이룰 수 있고, 래치업, 펀치쓰루 등의 문제점을 해결할 수 있다.
Claims (15)
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- 제1 도전형의 제1 반도체층;상기 제1 반도체층 상에 형성된 제1 게이트 절연막;상기 제1 게이트 절연막 상에 형성된 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트;상기 제1 반도체층 내에 형성된 상기 제1 트랜지스터의 제1 접합 및 제2 접합;상기 제1 반도체층 내에 형성된 상기 제2 트랜지스터의 제1 접합 및 제2 접합;상기 제1 반도체층, 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 게이트를 덮는 제1 층간절연막;상기 제1 층간절연막 내에 형성된 제1 입력 연결 콘택홀을 통하여 상기 제1 트랜지스터의 게이트와 콘택되는 제1 연결부;상기 제1 층간절연막 내에 형성된 제2 입력 연결 콘택홀을 통하여 상기 제2 트랜지스터의 게이트와 콘택되는 제2 연결부;상기 제1 층간절연막 내에 형성된 제1 출력라인 연결 콘택홀을 통하여 상기 제1 트랜지스터의 상기 제1 접합과 콘택되는 제3 연결부;상기 제1 층간절연막 내에 형성된 제1 공급라인 연결 콘택홀을 통하여 상기 제2 트랜지스터의 상기 제1 접합과 콘택되는 제4 연결부;상기 제1 층간절연막 상에 형성된 제2 반도체층;상기 제2 반도체층 상에 형성된 제2 게이트 절연막;상기 제2 게이트 절연막 상에 형성되며 상기 제1 연결부를 통하여 상기 제1 트랜지스터의 게이트와 연결되는 제3 트랜지스터의 게이트;상기 제2 게이트 절연막 상에 형성되며 상기 제2 연결부를 통하여 상기 제2 트랜지스터의 게이트와 연결되는 제4 트랜지스터의 게이트;상기 제2 반도체층 내에 형성된 상기 제3 트랜지스터의 제1 접합 및 제2 접합;상기 제2 반도체층 내에 형성된 상기 제4 트랜지스터의 제1 접합 및 제2 접합;상기 제2 반도체층, 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트를 덮는 제2 층간절연막;상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결되는 제1 입력 라인 ; 및상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 연결되는 제2 입력 라인을 포함하는 2-입력 NOR 게이트.
- 제 4 항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고,상기 제3 트랜지스터 및 상기 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 2-입력 NOR 게이트.
- 제 5 항에 있어서,상기 제1 연결부는, 상기 제1 층간절연막 내에 형성되어 상기 제1 트랜지스터의 게이트를 노출시키는 제1 입력 연결 콘택홀 내에 형성된 제1 플러그 및 상기 제1 층간절연막 상에 형성되어 상기 제1 플러그와 접하는 제1 연결패드로 이루어지고,상기 제2 연결부는, 상기 제1 층간절연막 내에 형성되어 상기 제2 트랜지스터의 게이트를 노출시키는 제2 입력 연결 콘택홀 내에 형성된 제2 플러그 및 상기 제1 층간절연막 상에 형성되어 상기 제2 플러그와 접하는 제2 연결패드로 이루어지고,상기 제3 연결부는, 상기 제1 층간절연막 내에 형성되어 상기 제1 트랜지스터의 상기 제1 접합을 노출시키는 제1 출력라인 연결 콘택홀 내에 형성된 제3 플러그 및 상기 제1 층간절연막 상에 형성되어 상기 제3 플러그와 접하는 제3 연결패드로 이루어지고,상기 제4 연결부는, 상기 제1 층간절연막 내에 형성되어 상기 제2 트랜지스터의 상기 제1 접합을 노출시키는 제1 공급라인 연결 콘택홀 내에 형성된 제4 플러그 및 상기 제1 층간절연막 상에 형성되어 상기 제4 플러그와 접하는 제4 연결패드로 이루어지는 것을 특징으로 하는 2-입력 NOR 게이트.
- 제 6 항에 있어서,상기 제2 층간절연막 내에 형성되어 상기 제3 트랜지스터의 게이트를 노출시키는 제5 입력 콘택홀;상기 제2 층간절연막 내에 형성되어 상기 제4 트랜지스터의 게이트를 노출시키는 제6 입력 콘택홀;상기 제3 연결부를 노출시키는 제2 출력라인 연결 콘택홀;상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 제1 접합을 노출시키는 적어도 하나의 제3 출력라인 연결 콘택홀;상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 제2 접합과 상기 제2 반도체층을 노출시키는 적어도 하나의 접지전원 연결라인 연결 콘택홀; 및상기 제2 층간절연막 및 상기 제1 층간절연막을 통하여 상기 제1 반도체층을 노출시키는 제3 공급전원 라인 연결 콘택홀을 더 포함하는 것을 특징으로 하는 2-입력 NOR 게이트.
- 제 7 항에 있어서,상기 제2 공급전원 라인 연결 콘택홀을 통하여 상기 제4 연결패드와 접하고,상기 제3 공급전원 라인 연결 콘택홀을 통하여 상기 제1 반도체층과 접하는 공급전원 라인;상기 접지전원 라인 연결 콘택홀을 통하여 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 상기 제2 접합과 상기 제2 반도체층에 연결되는 접지전원 라인; 및상기 제2 출력라인 연결 콘택홀을 통하여 상기 제3 연결패드와 접하고 상기 제3 출력라인 연결 콘택홀을 통하여 상기 제2 반도체층과 접하는 출력 라인을 더 포함하는 것을 특징으로 하는 2-입력 NOR 게이트.
- 제 8 항에 있어서,상기 제1 연결패드, 상기 제2 연결패드, 상기 제3 연결패드 및 상기 제4 연결패드 그리고 상기 제2 반도체층 각각을 절연시키기 위한 절연막을 더 포함하는 것을 특징으로 하는 2-입력 NOR 게이트.
- 제1 활성영역이 정의된 제1 반도체층에 제1 게이트 절연막을 형성하는 단계;상기 제1 게이트 절연막 상에 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트를 형성하는 단계;상기 제1 반도체층에 상기 제1 트랜지스터의 제 접합 및 제2 접합 그리고 상기 제2 트랜지스터의 제1 접합 및 제2 접합을 형성하는 단계;상기 제1 트랜지스터 및 상기 제2 트랜지스터 형성이 완료된 상기 반도체층 상부에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막을 선택적으로 식각하여 상기 제1 트랜지스터의 게이트를 노출시키는 제1 입력 연결 콘택홀, 상기 제2 트랜지스터의 게이트를 노출시키는 제2 입력 연결 콘택홀, 상기 제1 트랜지스터의 상기 제1 접합을 노출시키는 제1 출력라인 연결 콘택홀 및 상기 제2 트랜지스터의 상기 제1 접합을 노출시키는 제1 공급전원 라인 연결 콘택홀을 형성하는 단계;상기 제1 입력 연결 콘택홀 내에 제1 플러그를 형성하고, 상기 제2 입력 연결 콘택홀 내에 제2 플러그를 형성하고, 상기 제1 출력라인 연결 콘택홀 내에 제3 플러그를 형성하고, 상기 제1 공급전원 라인 연결 콘택홀 내에 제4 플러그를 형성하는 단계;상기 제1 플러그와 접하는 제1 연결패드, 상기 제2 플러그와 접하는 제2 연결패드, 상기 제3 플러그와 접하는 제3 연결패드, 상기 제4 플러그와 접하는 제4 연결패드 및 제2 반도체층을 형성하는 단계;상기 제2 반도체층 상에 제2 게이트 절연막을 형성하는 단계;상기 제1 연결패드 및 상기 제1 입력 연결 콘택홀 내의 상기 제1 플러그를 통하여 상기 제1 트랜지스터의 게이트에 연결되는 제3 트랜지스터의 게이트와 상기 제2 입력 연결 콘택홀 내의 상기 제2 플러그를 통하여 상기 제2 트랜지스터의 게이트에 연결되는 제4 트랜지스터의 게이트를 형성하는 단계; 및상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트에 연결되는 제1 입력 라인과 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트에 연결되는 제1 입력 라인을 형성하는 단계를 포함하는 2-입력 NOR 게이트 제조 방법.
- 제 10 항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터를 각각 PMOS 트랜지스터로 형성하고,상기 제2 트랜지스터 및 상기 제4 트랜지스터를 각각 NMOS 트랜지스터로 형성하는 것을 특징으로 하는 2-입력 NOR 게이트 제조 방법.
- 제 11 항에 있어서,상기 제3 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트를 형성이 완료된 전체 구조 상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 선택적으로 식각하여 상기 제3 트랜지스터의 게이트를 노출시키는 제5 입력 연결 콘택홀, 상기 제4 트랜지스터의 게이트를 노출시키는 제6 입력 콘택홀, 상기 제3 연결패드를 노출시키는 제2 출력라인 연결 콘택홀, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 제1 접합을 노출시키는 적어도하나의 제3 출력라인 연결 콘택홀, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 제2 접합과 상기 제2 반도체층을 노출시키는 적어도 하나의 접지전원 연결라인 연결 콘택홀을 형성하고, 상기 제2 층간절연막 및 상기 제1 층간절연막을 통하여 상기 제1 반도체층을 노출시키는 제3 공급전원 라인 연결 콘택홀 형성하는 단계; 및상기 제2 공급전원 라인 연결 라인 연결 콘택홀을 통하여 상기 제4 연결패드와 접하고 상기 제3 공급전원 라인 연결 콘택홀을 통하여 상기 제1 반도체층과 접하는 공급전원 라인, 상기 접지전원 라인 연결 콘택홀을 통하여 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 상기 제2 접합과 상기 제2 반도체층에 연결되는 접지전원 라인 및 상기 제2 출력라인 연결 콘택홀을 통하여 상기 제3 연결패드와 접하고 상기 제3 출력라인 연결 콘택홀을 통하여 상기 제2 반도체층과 접하는 출력 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 2-입력 NOR 게이트 제조 방법.
- 제 12 항에 있어서,상기 제1 입력라인, 상기 제2 입력라인, 상기 공급전원 라인, 접지전원 라인 및 상기 출력 라인을 동시에 형성하는 것을 특징으로 하는 2-입력 NOR 게이트 제조 방법.
- 제 11 항에 있어서,상기 제1 플러그 내지 상기 제4 플러그를 형성하는 단계는,에피택셜 폴리실리콘막을 형성하는 단계;상기 에피택셜 폴리실리콘막 내에 이온을 주입하는 단계; 및상기 에피택셜 폴리실리콘막을 화학기계적 연마하는 단계를 포함하는 것을 특징으로 하는 2-입력 NOR 게이트 제조 방법.
- 제 11 항에 있어서,상기 제1 연결패드 내지 상기 제4 연결패드와 상기 제2 반도체층을 형성하는 단계에서,상기 제1 플러그 내지 상기 제4 플러그 형성이 완료된 전체구조 상에 폴리실리콘막을 선택적으로 식각하여 상기 제1 연결패드 내지 상기 제4 연결패드와 상기 제2 반도체층을 형성하는 것을 특징으로 하는 2-입력 NOR 게이트 제조 방법.상기 에피택셜 폴리실리콘막 내에 이온을 주입하는 단계; 및상기 에피택셜 폴리실리콘막을 화학기계적 연마하는 단계를 포함하는 것을 특징으로 하는 2-입력 NOR 게이트 제조 방법.
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