KR20070054791A - 모스 트랜지스터 및 시모스 인버터 및 그 제조방법 - Google Patents

모스 트랜지스터 및 시모스 인버터 및 그 제조방법 Download PDF

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KR20070054791A
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Abstract

본 발명은 추가 공정없이 공정을 단순화하면서 소자의 높이를 낮출 수 있는 MOS 트랜지스터 및 그 제조방법을 제공하고, 이를 이용하여 CMOS 인버터의 형성면적을 감소시켜 전체 크기를 감소시킬 수 있는 CMOS 인버터 및 그 제조방법을 제공하기 위한 것으로 이를 위해 본 발명은 기판 내에 형성된 트렌치와, 상기 트렌치의 상하부가 매립되도록 형성된 소자 분리막과, 상기 소자 분리막 사이의 상기 트렌치가 매립되도록 형성된 게이트 전극과, 상기 공통 게이트 전극과 상기 트렌치의 내측벽 사이에 형성된 게이트 산화막과, 상기 소자 분리막의 일측으로 노출된 상기 기판 내에 형성된 접합영역을 포함하는 모스 트랜지스터와, 기판 내에 형성된 트렌치와, 상기 트렌치를 경계로 상기 기판 내에 형성된 제1 및 제2 도전형 웰과, 상기 트렌치의 상하부가 매립되도록 형성된 소자 분리막과, 상기 소자 분리막 사이의 상기 트렌치가 매립되도록 형성된 공통 게이트 전극과, 상기 공통 게이트 전극과 상기 트렌치의 내측벽 사이에 형성된 게이트 산화막과, 상기 소자 분리막의 양측으로 노출된 상기 기판 내에 형성된 제1 및 제2 도전형 접합영역을 포함하는 시모스 인버터를 제공한다.
MOS 트랜지스터, CMOS 인버터, 트렌치, 공통 게이트

Description

모스 트랜지스터 및 시모스 인버터 및 그 제조방법{MOS TRANSISTOR AND CMOS INVERTER, AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일반적인 CMOS 인버터의 회로도.
도 2는 도 1에 도시된 CMOS 인버터의 평면도.
도 3은 본 발명의 실시예에 따른 CMOS 인버터의 평면도.
도 4는 도 3에 도시된 I-I' 절취선을 따라 도시한 정사시도.
도 5a 내지 도 5f는 도 4에 도시된 CMOS 인버터의 제조방법을 도시한 공정 사시도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판
111 : 트렌치
112 : 게이트 산화막
113 : 소자 분리막
114 : 공통 게이트 전극
115a, 115b : 소스 및 드레인 영역
본 발명은 반도체 기술에 관한 것으로, 특히 MOS 트랜지스터 및 그 제조방법 및 이를 이용한 CMOS 인버터 및 그 제조방법에 관한 것이다.
최대 대규모 집적회로(Very Large Scale Integrated circuit; VLSI)는 그 집적도가 비약적으로 향상되었기 때문에 집적회로 설계에 있어서는 자주 사용되는 표준적인 기능회로 블록을 표준 셀로 등록해 두고, 등록된 표준 셀을 이용하여 복잡한 논리회로를 설계하여 집적회로 전체의 레이아웃(layout) 설계를 실행하는 것이 보편적이다.
표준 셀은 낸드 게이트(NAND GATE) 회로 또는 노아 게이트(NOR GATE) 회로와 같은 논리(logic) 게이트의 조합으로 구성되지만, 그 논리 게이트의 기본 셀이 바로 인버터(inverter)이다. 이러한 인버터 중에서도 CMOS 인버터는 소비 전력이 작다는 이점을 가지고 있어 표준 셀에서는 CMOS 인버터가 기본 셀로서 널리 이용되고 있다.
도 1은 PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS)로 이루어지는 CMOS 인버터의 회로도로서, PMOS 및 NMOS 트랜지스터(PMOS, NMOS)의 각 게이트는 입력신호(Vin)를 공통으로 입력받고, 공통으로 접속된 PMOS 트랜지스터(PMOS)의 드레인 및 NMOS 트랜지스터(NMOS)의 드레인으로 입력신호(Vin)를 반전시킨 출력신호(Vout)를 출력한다.
도 1에 도시된 CMOS 인버터의 레이아웃을 도 2에 도시하였다. 도 2는 종래기술에 따른 CMOS 인버터의 평면 구조를 도시한 도면으로서, 전원전압 VDD를 공급하는 전원배선(11)은 PMOS 트랜지스터(PMOS)의 소스에 제1 컨택(12)을 개재하여 접속되어 있고, 접지전압 VSS을 공급하는 접지배선((13)은 NMOS 트랜지스터(NMOS)의 소스에 제2 컨택(14)을 개재하여 접속되어 있다. CMOS 인버터로부터 출력신호(Vout)을 출력하는 출력신호선(15)은 PMOS 트랜지스터(PMOS)의 드레인에 제3 컨택(16)을 개재하여 접속되어 있고, NMOS 트랜지스터(NMOS)의 드레인에 제4 컨택(17)을 개재하여 접속되어 있다. CMOS 인버터에 입력신호(Vin)을 입력하는 입력신호선(18)은 PMOS 트랜지스터(PMOS)의 게이트 전극(19)에 제5 컨택(20)을 개재하여 접속되어 있고, NMOS 트랜지스터(NMOS)의 게이트 전극(21)에 제6 컨택(22)을 개재하여 접속되어 있다.
그러나, 이러한 종래기술에 따른 CMOS 인버터는 PMOS 및 NMOS 트랜지스터를 각각 독립적으로 형성하기 위해 일정 면적이 필요하고, 또한 PMOS 및 NMOS 트랜지스터 간의 소자 분리를 위하여 추가로 STI(Shallow Trench Isolation) 공정을 통해 트렌치 구조를 갖는 소자 분리막을 형성함에 따라 그 만큼 면적이 증대되어 전체 크기가 증가된다. 그리고, 입력신호가 입력되는 입력단으로 사용되어야 하는 PMOS 및 NMOS 트랜지스터의 게이트 전극을 공통으로 접속하기 위한 배선 공정이 추가로 요구되어 진다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 추가 공정없이 공정을 단순화하면서 소자의 높이를 낮출 수 있는 MOS 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 추가 공정없이 공정을 단순화하면서 CMOS 인버터의 형성면적을 감소시켜 전체 크기를 감소시킬 수 있는 CMOS 인버터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 형성된 트렌치와, 상기 트렌치의 상하부가 매립되도록 형성된 소자 분리막과, 상기 소자 분리막 사이의 상기 트렌치가 매립되도록 형성된 게이트 전극과, 상기 공통 게이트 전극과 상기 트렌치의 내측벽 사이에 형성된 게이트 산화막과, 상기 소자 분리막의 일측으로 노출된 상기 기판 내에 형성된 접합영역을 포함하는 모스 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 형성된 트렌치와, 상기 트렌치를 경계로 상기 기판 내에 형성된 제1 및 제2 도전형 웰과, 상기 트렌치의 상하부가 매립되도록 형성된 소자 분리막과, 상기 소자 분리막 사이의 상기 트렌치가 매립되도록 형성된 공통 게이트 전극과, 상기 공통 게이트 전극과 상기 트렌치의 내측벽 사이에 형성된 게이트 산화막과, 상기 소자 분리막의 양측으로 노출된 상기 기판 내에 형성된 제1 및 제2 도전형 접합영역을 포함 하는 시모스 인버터를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치의 내측벽에 게이트 산화막을 형성하는 단계와, 상기 트렌치의 상하부가 매립되도록 소자 분리막을 형성하는 단계와, 상기 소자 분리막 사이의 상기 트렌치가 매립되도록 게이트 전극을 형성하는 단계와, 상기 소자 분리막의 일측으로 노출된 상기 기판 내에 접합영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치의 내측벽에 게이트 산화막을 형성하는 단계와, 상기 트렌치의 상하부가 매립되도록 소자 분리막을 형성하는 단계와, 상기 소자 분리막 사이의 상기 트렌치가 매립되도록 공통 게이트 전극을 형성하는 단계와, 상기 소자 분리막의 양측으로 노출된 상기 기판 내에 제1 및 제2 도전형 접합영역을 형성하는 단계를 포함하는 시모스 인버터의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 실시예에 따른 CMOS 인버터의 평면도이고, 도 4는 도 3에 도시된 I-I' 절취선을 따라 도시한 정사시도이다. 다만, 도 4는 설명의 편의를 위해 전원전압 VDD, 접지전압 VSS, 입력신호(Vin) 및 출력신호(Vout)가 입출력되기 위하여 외부 신호선(미도시)과 연결되는 컨택들(116a 내지 116d)은 도시하지 않았다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 CMOS 인버터는 PMOS 및 NMOS 트랜지스터가 트렌치(trench) 구조로 기판(110) 내에 매립되어 형성된 공통 게이트 전극(114)을 공유하고, 소스 및 드레인 영역(115a, 115b)이 소자 분리막(113)을 경계로 서로 분리되며, 공통 게이트 전극(114)의 신장방향으로 p채널 또는 n채널이 형성된 구조를 갖는다.
공통 게이트 전극(114)은 트렌치 구조로 기판(110) 내부에 매립되며, 트렌치 내부면에 형성된 게이트 절연막(112)을 통해 기판(110)과 분리된다. 또한, 소자 분리막(113)은 공통 게이트 전극(114)이 매립되어 형성되는 트렌치와 연통된 트렌치 내부에 매립되어 형성되고, PMOS 트랜지스터의 p-채널을 형성하기 위한 N-웰(N-Well)과 NMOS 트랜지스터의 n-채널을 형성하기 위한 P-웰(P-Well)을 서로 분리시킨다. 그리고, 소자 분리막(113)을 경계로 좌우측에는 각각 PMOS 및 NMOS 트랜지스터 의 소스 및 드레인 영역(115a, 115b)이 형성되어, 각 PMOS 및 NMOS 트랜지스터의 채널(ch)은 트렌치의 내측벽에 공통 게이트 전극(114)이 신장된 방향으로 형성된다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 CMOS 인버터는 다음과 같은 이점을 얻을 수 있다.
먼저, PMOS 및 NMOS 트랜지스터의 게이트 전극을 공동으로 사용함으로써 종래기술에 비해 게이트 전극의 개수를 1개 감소시켜 전체적인 소자의 크기를 감소시킬 수 있다.
또한, 소자 분리막(113)을 공통 게이트 전극의 상하부에 각각 형성하여 PMOS 및 NMOS 트랜지스터를 분리시킴으로써 종래기술에 비해 소자 분리막의 크기를 감소시킬 수 있다.
또한, 공통 게이트 전극(114)을 트렌치 구조로 매립시켜 형성함으로써 소자의 높이를 낮출 수 있다.
또한, 공통 게이트 전극(114)을 형성함으로써 종래기술에서와 같이 PMOS 및 NMOS 트랜지스터의 게이트 전극을 연결하기 위한 배선공정이 필요 없어 공정을 단순화할 수 있다.
이하, 도 5a 내지 도 5f를 참조하여 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 CMOS 인버터의 제조방법을 설명하기로 한다. 여기서, 도 5a 내지 도 5f는 공정 단면도이다.
먼저, 도 5a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실 시하여 기판(110) 내에 트렌치(trench, 111)를 형성한다. 이때, 트렌치(111)는 상하방향으로 연통된 구조로 형성되며, 상하측부는 후속 공정을 통해 소자 분리막이 형성될 영역을 정의하고, 그 사이의 중앙부에는 게이트 전극이 형성될 영역을 정의한다.
이어서, 도 5b에 도시된 바와 같이, 산화공정을 실시하여 트렌치(111)의 내부면을 따라 게이트 산화막(112)을 형성한다. 이때, 게이트 산화막(112)은 SiO2막으로 형성한다.
이어서, 도 5c에 도시된 바와 같이, 포토공정 및 식각공정을 실시하여 공통 게이트 전극이 형성될 영역(즉, 채널영역)을 제외한 부위에 형성된 게이트 산화막(112)을 선택적으로 제거한다. 여기서, 게이트 산화막(112)은 제거 안 할 수도 있다.
이어서, 도 5d에 도시된 바와 같이, 공통 게이트 전극이 형성될 영역을 제외한 부위가 선택적으로 매립되도록 트렌치(111) 내부에 소자 분리막용 절연막, 예컨대 매립 특성이 우수한 HDP(High Density Plasma)막을 증착한 후 CMP(Chemical Mechanical Poloshing) 공정으로 평탄화하여 상하측부에 소자 분리막(113)을 형성한다.
이어서, 도 5e에 도시된 바와 같이, 소자 분리막(113) 사이의 트렌치(111)가 매립되도록 도전막, 예컨대 폴리 실리콘막을 증착한 후 CMP 공정으로 평탄화하여 공통 게이트 전극(114)을 형성한다. 이때, 폴리 실리콘막은 언도프트(un-doped) 또 는 도프트(doped) 폴리 실리콘막으로 형성한다. 예컨대, LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4(언도프트) 또는 SiH4와 PH3(도프트)를 이용하여 형성한다.
이어서, 도 5f에 도시된 바와 같이, 트렌치(111)를 경계로 좌우로 분리된 기판(110) 내에 각각 웰(well) 이온주입공정을 실시하여 N-웰(N-Well) 및 P-웰(P-Well)을 형성한다.
이어서, 소자 분리막(113)을 경계로 좌우측의 N-웰(N-Well) 및 P-웰(P-W) 내에 각각 소스 및 드레인 영역(115a, 115b)을 형성한다. 예컨대, N-웰(N-Well) 내에는 P+ 소스 및 드레인 영역(115a)을 형성하고, P-웰(P-Well) 내에는 N+ 소스 및 드레인 영역(115b)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 소스 및 드레인 영역(115a, 115b)까지 완료된 기판(110) 상부를 덮도록 층간 절연막(Inter Layer Dielectric layer, ILD)(미도시)을 증착한다. 이때, 층간 절연막은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), SOG(Spin On Glass)와 같은 절연막 중 선택된 어느 하나의 절연막을 이용하여 형성한다.
이어서, 층간 절연막을 식각하여 공통 게이트 전극(114), 소스 및 드레인 영역(115a, 115b)이 각각 노출되는 컨택홀(미도시)을 형성한 후 컨택홀이 매립되도록 도전성 물질을 증착하여 컨택 플러그(116a 내지 116d)를 형성한다. 이때, PMOS 트 랜지스터의 소스 영역(115a)과 연결된 컨택 플러그(116a)는 전원전압단자(VDD)와 연결되고, PMOS 트랜지스터의 드레인 영역(115a)과 NMOS 트랜지스터의 소스 영역(115b)과 연결된 컨택 플러그(116c)는 출력신호가 출력되는 출력단자(Vout)와 연결되며, 공통 게이트 전극(114)과 연결된 컨택 플러그(116d)는 입력신호가 입력되는 입력단자(Vin)와 연결된다.
상기에서는 설명의 편의를 위해 CMOS 인버터 및 그 제조방법에 대해서만 설명되었으나, 그는 일례로서, MOS 트랜지스터 및 그 제조방법에도 그대로 적용할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
먼저, PMOS 및 NMOS 트랜지스터의 게이트 전극을 공동으로 사용함으로써 종래기술에 비해 게이트 전극의 개수를 1개 감소시켜 전체적인 소자의 크기를 감소시킬 수 있다.
또한, 소자 분리막을 공통 게이트 전극의 상하부에 각각 형성하여 PMOS 및 NMOS 트랜지스터를 분리시킴으로써 종래기술에 비해 소자 분리막의 크기를 감소시킬 수 있다.
또한, 공통 게이트 전극을 트렌치 구조로 매립시켜 형성함으로써 소자의 높이를 낮출 수 있다.
또한, 공통 게이트 전극을 형성함으로써 종래기술에서와 같이 PMOS 및 NMOS 트랜지스터의 게이트 전극을 연결하기 위한 배선공정이 필요 없어 공정을 단순화할 수 있다.

Claims (9)

  1. 기판 내에 형성된 트렌치;
    상기 트렌치의 상하부가 매립되도록 형성된 소자 분리막;
    상기 소자 분리막 사이의 상기 트렌치가 매립되도록 형성된 게이트 전극;
    상기 공통 게이트 전극과 상기 트렌치의 내측벽 사이에 형성된 게이트 산화막; 및
    상기 소자 분리막의 일측으로 노출된 상기 기판 내에 형성된 접합영역
    을 포함하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 트렌치의 내측벽을 따라 채널영역이 형성된 모스 트랜지스터.
  3. 기판 내에 형성된 트렌치;
    상기 트렌치를 경계로 상기 기판 내에 형성된 제1 및 제2 도전형 웰;
    상기 트렌치의 상하부가 매립되도록 형성된 소자 분리막;
    상기 소자 분리막 사이의 상기 트렌치가 매립되도록 형성된 공통 게이트 전극;
    상기 공통 게이트 전극과 상기 트렌치의 내측벽 사이에 형성된 게이트 산화막; 및
    상기 소자 분리막의 양측으로 노출된 상기 기판 내에 형성된 제1 및 제2 도전형 접합영역
    을 포함하는 시모스 인버터.
  4. 제 3 항에 있어서,
    상기 트렌치의 내측벽을 따라 채널영역이 형성된 시모스 인버터.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 및 제2 도전형 접합영역 중 상기 소자 분리막을 경계로 서로 분리된 서로 다른 도전형 접합영역 중 어느 하나는 컨택을 통해 서로 접속된 시모스 인버터.
  6. 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 내측벽에 게이트 산화막을 형성하는 단계;
    상기 트렌치의 상하부가 매립되도록 소자 분리막을 형성하는 단계;
    상기 소자 분리막 사이의 상기 트렌치가 매립되도록 게이트 전극을 형성하는 단계; 및
    상기 소자 분리막의 일측으로 노출된 상기 기판 내에 접합영역을 형성하는 단계
    를 포함하는 모스 트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극을 형성한 후 상기 기판 내에 웰을 형성하는 단계를 더 포함하는 모스 트랜지스터의 제조방법.
  8. 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 내측벽에 게이트 산화막을 형성하는 단계;
    상기 트렌치의 상하부가 매립되도록 소자 분리막을 형성하는 단계;
    상기 소자 분리막 사이의 상기 트렌치가 매립되도록 공통 게이트 전극을 형성하는 단계; 및
    상기 소자 분리막의 양측으로 노출된 상기 기판 내에 제1 및 제2 도전형 접합영역을 형성하는 단계
    를 포함하는 시모스 인버터의 제조방법.
  9. 제 8 항에 있어서,
    상기 공통 게이트 전극을 형성한 후 상기 소자 분리막의 양측으로 노출된 상기 기판 내에 제1 및 제2 도전형 웰을 형성하는 단계를 더 포함하는 모스 트랜지스터의 제조방법.
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