JPH06163843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06163843A JPH06163843A JP4308496A JP30849692A JPH06163843A JP H06163843 A JPH06163843 A JP H06163843A JP 4308496 A JP4308496 A JP 4308496A JP 30849692 A JP30849692 A JP 30849692A JP H06163843 A JPH06163843 A JP H06163843A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- trench
- isolation
- semiconductor device
- insulating film
- Prior art date
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- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 隣接するトランジスタ同志を分離するための
アイソレーションの占有する面積を小さくすることによ
る、チップ面積の小型化の実現。 【構成】 隣接したトランジスタを段差をもって形成
し、上記段差壁側面に絶縁膜を設けることによってアイ
ソレーションとし、上記隣接したトランジスタ同志の素
子分離を行なう。 【効果】 隣接したトランジスタ間を分離するためのア
イソレーションの占める面積を大幅に低減することがで
き、チップ面積を大幅に縮小することができる。
アイソレーションの占有する面積を小さくすることによ
る、チップ面積の小型化の実現。 【構成】 隣接したトランジスタを段差をもって形成
し、上記段差壁側面に絶縁膜を設けることによってアイ
ソレーションとし、上記隣接したトランジスタ同志の素
子分離を行なう。 【効果】 隣接したトランジスタ間を分離するためのア
イソレーションの占める面積を大幅に低減することがで
き、チップ面積を大幅に縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の素子分離
技術に関するものであり、特に半導体装置の高集積化に
有効な技術である。
技術に関するものであり、特に半導体装置の高集積化に
有効な技術である。
【０００２】
【従来の技術】図２に従来の半導体装置の断面構造の模
式図を示す。シリコン（以下Ｓｉと記す）基板１にＮ型
埋込拡散層２及びＰ型埋込拡散層３が形成されている。
そして、素子分離のためのアイソレーションとして、Ｌ
ＯＣＯＳ酸化膜１２が形成される。このことによって、
ポリシリコン等（以下ｐｏｌｙ−Ｓｉと記す）の導電層
によって形成されるゲート電極５、絶縁膜によって形成
されるサイドウォール７及び不純物拡散層６からなるト
ランジスタ８同志が分離される。さらに、上記トランジ
スタ８と配線層とを絶縁するために、スピンオングラス
（以下ＳＯＧと記す）等の絶縁膜によって層間絶縁膜９
が形成される。そして、配線層１１及び上記トランジス
タ８とを電気的に接続するためにコンタクトホール１０
が形成される。そして、最後に、上記配線層１１上にシ
ラン等によって保護膜を形成する。このように、従来の
アイソレーションはＬＯＣＯＳ酸化膜であったために、
素子分離領域が非常に大きくなり、近年の半導体装置の
微細化ヘの障害となっている。
式図を示す。シリコン（以下Ｓｉと記す）基板１にＮ型
埋込拡散層２及びＰ型埋込拡散層３が形成されている。
そして、素子分離のためのアイソレーションとして、Ｌ
ＯＣＯＳ酸化膜１２が形成される。このことによって、
ポリシリコン等（以下ｐｏｌｙ−Ｓｉと記す）の導電層
によって形成されるゲート電極５、絶縁膜によって形成
されるサイドウォール７及び不純物拡散層６からなるト
ランジスタ８同志が分離される。さらに、上記トランジ
スタ８と配線層とを絶縁するために、スピンオングラス
（以下ＳＯＧと記す）等の絶縁膜によって層間絶縁膜９
が形成される。そして、配線層１１及び上記トランジス
タ８とを電気的に接続するためにコンタクトホール１０
が形成される。そして、最後に、上記配線層１１上にシ
ラン等によって保護膜を形成する。このように、従来の
アイソレーションはＬＯＣＯＳ酸化膜であったために、
素子分離領域が非常に大きくなり、近年の半導体装置の
微細化ヘの障害となっている。
【０００３】図３にインバータ回路の等価回路図を、図
４に従来の半導体装置をインバータ回路に応用したとき
の平面レイアウト図を示す。図３に示すようにインバー
タ回路はＰＭＯＳトランジスタＱ１とＮＭＯＳトランジ
スタＱ２から構成され、上記ＰＭＯＳトランジスタのソ
ースには電源電圧ＶCCが入力され、上記ＮＭＯＳトラン
ジスタＱ２のソースは接地されている。そして、上記Ｐ
ＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の
両方のゲートには信号が入力され、上記インバータ回路
を介して入力信号に対する反転信号が出力される。次
に、図４に示す上記インバータ回路の平面レイアウト図
について説明する。図には示していないがＳｉ基板上に
ＬＯＣＯＳ酸化膜の窓がレイアウトされ、上記ＬＯＣＯ
Ｓ酸化膜の窓上にｐｏｌｙ−Ｓｉ等の導電層によってゲ
ート電極５がレイアウトされる。そして、上記ゲート電
極５をマスクとして不純物拡散層６をレイアウトするこ
とによってＰＭＯＳトランジスタＱ１及びＮＭＯＳトラ
ンジスタＱ２が形成される。また、上記ＰＭＯＳトラン
ジスタＱ１上に電源線Ｖccがレイアウトされ、コンタク
トホール１０ａによって上記ＰＭＯＳトランジスタＱ１
に電源を供給している。そして、上記ＮＭＯＳトランジ
スタＱ２上に接地電源線ＶSSおよびそのコンタクトホー
ル１０ｂがレイアウトされ、ＮＭＯＳトランジスタＱ２
のソースを接地している。そして、上記ＰＭＯＳトラン
ジスタＱ１及びＮＭＯＳトランジスタＱ２上に上記ゲー
ト電極５と並行に配線層１１およびＰＭＯＳトランジス
タＱ１上にはコンタクトホール１０ｃ，ＮＭＯＳトラン
ジスタＱ２上にはコンタクトホール１０ｅがレイアウト
されている。さらに、配線層１１は上記ＰＭＯＳトラン
ジスタＱ１とＮＭＯＳトランジスタＱ２上のゲート電極
５上の上記ＰＭＯＳトランジスタＱ１上のコンタクトホ
ール１０ｄ，上記ＮＭＯＳトランジスタＱ２上のコンタ
クトホール１０ｆを接続してレイアウトされている。そ
して、上記ゲート電極５に電圧を印加するようにし、上
記配線層１１から電圧を取り出せるようにレイアウトさ
れている。また、上記ＰＭＯＳトランジスタＱ１とＮＭ
ＯＳトランジスタＱ２の間にはアイソレーションとして
のＬＯＣＯＳ酸化膜がレイアウトされている。このよう
に、従来の半導体装置においては、ＬＯＣＯＳ酸化膜の
占める面積が大きいので、半導体装置の高集積化、高機
能化を追及するためにチップ面積の増大を招いている。
このようなレイアウトにおいては、素子分離のための領
域が大きく、近年の半導体装置の高集積化に対応するこ
とが不可能であるという問題点がある。
４に従来の半導体装置をインバータ回路に応用したとき
の平面レイアウト図を示す。図３に示すようにインバー
タ回路はＰＭＯＳトランジスタＱ１とＮＭＯＳトランジ
スタＱ２から構成され、上記ＰＭＯＳトランジスタのソ
ースには電源電圧ＶCCが入力され、上記ＮＭＯＳトラン
ジスタＱ２のソースは接地されている。そして、上記Ｐ
ＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の
両方のゲートには信号が入力され、上記インバータ回路
を介して入力信号に対する反転信号が出力される。次
に、図４に示す上記インバータ回路の平面レイアウト図
について説明する。図には示していないがＳｉ基板上に
ＬＯＣＯＳ酸化膜の窓がレイアウトされ、上記ＬＯＣＯ
Ｓ酸化膜の窓上にｐｏｌｙ−Ｓｉ等の導電層によってゲ
ート電極５がレイアウトされる。そして、上記ゲート電
極５をマスクとして不純物拡散層６をレイアウトするこ
とによってＰＭＯＳトランジスタＱ１及びＮＭＯＳトラ
ンジスタＱ２が形成される。また、上記ＰＭＯＳトラン
ジスタＱ１上に電源線Ｖccがレイアウトされ、コンタク
トホール１０ａによって上記ＰＭＯＳトランジスタＱ１
に電源を供給している。そして、上記ＮＭＯＳトランジ
スタＱ２上に接地電源線ＶSSおよびそのコンタクトホー
ル１０ｂがレイアウトされ、ＮＭＯＳトランジスタＱ２
のソースを接地している。そして、上記ＰＭＯＳトラン
ジスタＱ１及びＮＭＯＳトランジスタＱ２上に上記ゲー
ト電極５と並行に配線層１１およびＰＭＯＳトランジス
タＱ１上にはコンタクトホール１０ｃ，ＮＭＯＳトラン
ジスタＱ２上にはコンタクトホール１０ｅがレイアウト
されている。さらに、配線層１１は上記ＰＭＯＳトラン
ジスタＱ１とＮＭＯＳトランジスタＱ２上のゲート電極
５上の上記ＰＭＯＳトランジスタＱ１上のコンタクトホ
ール１０ｄ，上記ＮＭＯＳトランジスタＱ２上のコンタ
クトホール１０ｆを接続してレイアウトされている。そ
して、上記ゲート電極５に電圧を印加するようにし、上
記配線層１１から電圧を取り出せるようにレイアウトさ
れている。また、上記ＰＭＯＳトランジスタＱ１とＮＭ
ＯＳトランジスタＱ２の間にはアイソレーションとして
のＬＯＣＯＳ酸化膜がレイアウトされている。このよう
に、従来の半導体装置においては、ＬＯＣＯＳ酸化膜の
占める面積が大きいので、半導体装置の高集積化、高機
能化を追及するためにチップ面積の増大を招いている。
このようなレイアウトにおいては、素子分離のための領
域が大きく、近年の半導体装置の高集積化に対応するこ
とが不可能であるという問題点がある。
【０００４】
【発明が解決しようとする課題】本発明は、上記問題点
を解決するために、隣接するトランジスタ同志を分離す
るためのアイソレーションの占有する面積を小さくする
ことによる、チップ面積の小型化の実現を目的とする。
を解決するために、隣接するトランジスタ同志を分離す
るためのアイソレーションの占有する面積を小さくする
ことによる、チップ面積の小型化の実現を目的とする。
【０００５】
【課題を解決するための手段】隣接したトランジスタを
段差をもって形成し、上記段差壁側面に絶縁膜を設ける
ことによってアイソレーションとし、上記隣接したトラ
ンジスタ同志の素子分離を行なう。
段差をもって形成し、上記段差壁側面に絶縁膜を設ける
ことによってアイソレーションとし、上記隣接したトラ
ンジスタ同志の素子分離を行なう。
【０００６】
【作用】隣接したトランジスタ同志のアイソレーション
の占有する面積がが大幅に低減でき、チップサイズの小
型化が実現できる。
の占有する面積がが大幅に低減でき、チップサイズの小
型化が実現できる。
【０００７】
【実施例】図１に、本発明のアイソレーションで素子分
離したデバイスの断面構造の模式図を示す。Ｓｉ基板１
上にトレンチが形成され、Ｎ型埋込拡散層２およびＰ型
埋込拡散層３が形成されている。そして、上記トレンチ
内部および上記トレンチ外部にゲート電極５およびその
サイドウォール７、不純物拡散層６が形成されることに
よってトランジスタ８が形成されている。また、上記段
差側面壁にはアイソレーション領域としてＳｉ酸化膜
（以下ＳｉＯ2と記す）等のような絶縁膜４が形成さ
れ、隣接したトランジスタ同志のそれぞれの素子分離を
行なっている。さらに上記トランジスタ８上にはＳＯＧ
等の絶縁膜によって層間絶縁膜９が形成され、配線層１
１と上記トランジスタ８とを電気的に接続するためのコ
ンタクトホール１０が形成されている。さらに、上記配
線層１１上には、シラン等によって保護膜１３が形成さ
れている。このため、アイソレーションの占有する面積
が大幅に低減され、特に同じ大きさのトランジスタが繰
返し配置されているゲートアレイ等においては、従来技
術である図２に示したようなＬＯＣＯＳ酸化膜によるア
イソレーションを用いた半導体チップと本発明のアイソ
レーションを用いた半導体チップとを比較して、チップ
面積が約５０％に低減できる。また、上記トレンチの深
さは、ＣＭＯＳトランジスタの場合、ラッチアップなど
を考慮して、３〜５ミクロンあるいはそれ以上の深さと
しなければならないが、メモリセル、ＵＩＳＯ等でトレ
ンチを使っている場合、それらと同じにした方が工程削
減で有利である。
離したデバイスの断面構造の模式図を示す。Ｓｉ基板１
上にトレンチが形成され、Ｎ型埋込拡散層２およびＰ型
埋込拡散層３が形成されている。そして、上記トレンチ
内部および上記トレンチ外部にゲート電極５およびその
サイドウォール７、不純物拡散層６が形成されることに
よってトランジスタ８が形成されている。また、上記段
差側面壁にはアイソレーション領域としてＳｉ酸化膜
（以下ＳｉＯ2と記す）等のような絶縁膜４が形成さ
れ、隣接したトランジスタ同志のそれぞれの素子分離を
行なっている。さらに上記トランジスタ８上にはＳＯＧ
等の絶縁膜によって層間絶縁膜９が形成され、配線層１
１と上記トランジスタ８とを電気的に接続するためのコ
ンタクトホール１０が形成されている。さらに、上記配
線層１１上には、シラン等によって保護膜１３が形成さ
れている。このため、アイソレーションの占有する面積
が大幅に低減され、特に同じ大きさのトランジスタが繰
返し配置されているゲートアレイ等においては、従来技
術である図２に示したようなＬＯＣＯＳ酸化膜によるア
イソレーションを用いた半導体チップと本発明のアイソ
レーションを用いた半導体チップとを比較して、チップ
面積が約５０％に低減できる。また、上記トレンチの深
さは、ＣＭＯＳトランジスタの場合、ラッチアップなど
を考慮して、３〜５ミクロンあるいはそれ以上の深さと
しなければならないが、メモリセル、ＵＩＳＯ等でトレ
ンチを使っている場合、それらと同じにした方が工程削
減で有利である。
【０００８】図５に本発明のアイソレーションで素子分
離を行ったデバイスの形成のためのプロセスフローの概
略を示す。まず、図５（ａ）の工程において、ホトリソ
グラフィーとドライエッチングを用いて、Ｓｉ基板上１
にトレンチを形成する。そして、図５（ｂ）の工程にお
いて、インプラによってＮ型埋込拡散層２及びトレンチ
にはＰ型埋込拡散層３を形成する。そして、ホトリソグ
ラフィー、ドライエッチングを行ない、上記トレンチ側
面以外に窒化シリコンを堆積し、トレンチ側面の厚い酸
化膜を形成する。さらに、図５（ｃ）の工程において、
上記ゲート電極５における下地酸化膜を化学的気相法
（以下ＣＶＤ法と記す）によって形成した後、ＣＶＤ法
によってｐｏｌｙ−Ｓｉ等の導電層を重ねて形成する。
そして、ホトリソグラフィー、ドライエッチングを行う
ことによってゲート電極５を形成し、インプラにより不
純物拡散層６を形成することによってトランジスタ８を
形成する。ここで、上記トレンチ内及びトレンチ外のト
ランジスタを形成する工程は、別工程にて行っている。
そして、ホトリソグラフィー、ドライエッチングによ
り、トレンチをＳＯＧ等の層間絶縁膜によって埋めこ
む。図５（ｄ）の工程において、ホトリソグラフィー、
ドライエッチングによりトレンチ内に形成されたトラン
ジスタ８と次工程で形成する配線層を電気的に接続する
ためのコンタクトホール１０を形成し、ＣＶＤ法によっ
てメタル層等により上記コンタクトホール１０を埋め込
む。さらに、ホトリソグラフィー、ドライエッチングに
より、エッチバックすることによって、段差をなくし平
坦化する。図５（ｅ）の工程以後は従来の手法で、上記
ＳＯＧのような層間絶縁膜をＣＶＤ法によって形成し、
ホトリソグラフィー、ドライエッチングによりコンタク
トホール１０を形成する。さらにＣＶＤ法によって、上
記コンタクトホールにメタルを埋め込むとともに、ホト
リソグラフィー、ドライエッチングによって配線層１１
を形成し、最後にＣＶＤ法によってシラン等によって保
護膜を形成することによって完了する。
離を行ったデバイスの形成のためのプロセスフローの概
略を示す。まず、図５（ａ）の工程において、ホトリソ
グラフィーとドライエッチングを用いて、Ｓｉ基板上１
にトレンチを形成する。そして、図５（ｂ）の工程にお
いて、インプラによってＮ型埋込拡散層２及びトレンチ
にはＰ型埋込拡散層３を形成する。そして、ホトリソグ
ラフィー、ドライエッチングを行ない、上記トレンチ側
面以外に窒化シリコンを堆積し、トレンチ側面の厚い酸
化膜を形成する。さらに、図５（ｃ）の工程において、
上記ゲート電極５における下地酸化膜を化学的気相法
（以下ＣＶＤ法と記す）によって形成した後、ＣＶＤ法
によってｐｏｌｙ−Ｓｉ等の導電層を重ねて形成する。
そして、ホトリソグラフィー、ドライエッチングを行う
ことによってゲート電極５を形成し、インプラにより不
純物拡散層６を形成することによってトランジスタ８を
形成する。ここで、上記トレンチ内及びトレンチ外のト
ランジスタを形成する工程は、別工程にて行っている。
そして、ホトリソグラフィー、ドライエッチングによ
り、トレンチをＳＯＧ等の層間絶縁膜によって埋めこ
む。図５（ｄ）の工程において、ホトリソグラフィー、
ドライエッチングによりトレンチ内に形成されたトラン
ジスタ８と次工程で形成する配線層を電気的に接続する
ためのコンタクトホール１０を形成し、ＣＶＤ法によっ
てメタル層等により上記コンタクトホール１０を埋め込
む。さらに、ホトリソグラフィー、ドライエッチングに
より、エッチバックすることによって、段差をなくし平
坦化する。図５（ｅ）の工程以後は従来の手法で、上記
ＳＯＧのような層間絶縁膜をＣＶＤ法によって形成し、
ホトリソグラフィー、ドライエッチングによりコンタク
トホール１０を形成する。さらにＣＶＤ法によって、上
記コンタクトホールにメタルを埋め込むとともに、ホト
リソグラフィー、ドライエッチングによって配線層１１
を形成し、最後にＣＶＤ法によってシラン等によって保
護膜を形成することによって完了する。
【０００９】図６に本発明のデバイスをＣＭＯＳインバ
ータに適応したときの平面的なレイアウト図を示す。Ｓ
ｉ基板上にトレンチ領域がレイアウトされ、素子分離を
行うためのアイソレーション領域としてＳｉＯ2等によ
って絶縁膜が形成される。このため、隣接したＣＭＯＳ
インバータにおいて、トレンチが互い違いにレイアウト
される。また、ｐｏｌｙ−Ｓｉ等の導電層によってゲー
ト電極５がレイアウトされる。そして、上記ゲート電極
５をマスクとして不純物拡散層６をレイアウトすること
によってＰＭＯＳトランジスタＱ１及びＮＭＯＳトラン
ジスタＱ２が形成される。また、上記ＰＭＯＳトランジ
スタＱ１上に電源線Ｖccがレイアウトされ、コンタクト
ホール１０ａによって上記ＰＭＯＳトランジスタＱ１に
電源を供給している。そして、ＮＭＯＳトランジスタＱ
２上に接地電源線ＶSSおよびそのコンタクトホール１０
ｂがレイアウトされ、ＮＭＯＳトランジスタＱ２のソー
スを接地している。そして、上記ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ２上に上記ゲート電極
５と並行に配線層１１およびＰＭＯＳトランジスタＱ１
上にはコンタクトホール１０ｃ，ＮＭＯＳトランジスタ
Ｑ２上にはコンタクトホール１０ｅがレイアウトされて
いる。また、配線層１１は上記ＰＭＯＳトランジスタＱ
１とＮＭＯＳトランジスタＱ２上のゲート電極５上にレ
イアウトされている。そして、上記ゲート電極５に電圧
を印加するようにし、上記配線層１１から電圧を取り出
せるようにレイアウトされている。図７に図６における
Ａ１−Ａ２で切断したときのＣＭＯＳインバータの断面
構造の要部概略図を示す。ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのゲート電極５が配線層１１によって
接続されている。そして、アイソレーションとしてＳｉ
Ｏ2膜４が形成されている。このように、ＣＭＯＳイン
バータにおけるＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのアイソレーション４の領域が大幅に低減出来、
チップ面積が大幅に低減できる。図８に図６におけるＢ
１−Ｂ２で切断したときのＣＭＯＳインバータの断面構
造の要部概略図を示す。異なるＣＭＯＳインバータにお
けるＮＭＯＳトランジスタが隣接して形成されている
が、配線層１１は拡散層２と接続されている。そして、
隣接したＣＭＯＳインバータのアイソレーションとして
ＳｉＯ2膜４が形成されている。このように、異なるＣ
ＭＯＳインバータのアイソレーション４の領域も大幅に
低減出来、チップ面積が大幅に低減できる。また、本実
施例として、ＭＯＳトランジスタについて記載したが、
バイポーラトランジスタ等他のデバイスにも、素子を立
体的に配置してアイソレートすることは可能である。
ータに適応したときの平面的なレイアウト図を示す。Ｓ
ｉ基板上にトレンチ領域がレイアウトされ、素子分離を
行うためのアイソレーション領域としてＳｉＯ2等によ
って絶縁膜が形成される。このため、隣接したＣＭＯＳ
インバータにおいて、トレンチが互い違いにレイアウト
される。また、ｐｏｌｙ−Ｓｉ等の導電層によってゲー
ト電極５がレイアウトされる。そして、上記ゲート電極
５をマスクとして不純物拡散層６をレイアウトすること
によってＰＭＯＳトランジスタＱ１及びＮＭＯＳトラン
ジスタＱ２が形成される。また、上記ＰＭＯＳトランジ
スタＱ１上に電源線Ｖccがレイアウトされ、コンタクト
ホール１０ａによって上記ＰＭＯＳトランジスタＱ１に
電源を供給している。そして、ＮＭＯＳトランジスタＱ
２上に接地電源線ＶSSおよびそのコンタクトホール１０
ｂがレイアウトされ、ＮＭＯＳトランジスタＱ２のソー
スを接地している。そして、上記ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ２上に上記ゲート電極
５と並行に配線層１１およびＰＭＯＳトランジスタＱ１
上にはコンタクトホール１０ｃ，ＮＭＯＳトランジスタ
Ｑ２上にはコンタクトホール１０ｅがレイアウトされて
いる。また、配線層１１は上記ＰＭＯＳトランジスタＱ
１とＮＭＯＳトランジスタＱ２上のゲート電極５上にレ
イアウトされている。そして、上記ゲート電極５に電圧
を印加するようにし、上記配線層１１から電圧を取り出
せるようにレイアウトされている。図７に図６における
Ａ１−Ａ２で切断したときのＣＭＯＳインバータの断面
構造の要部概略図を示す。ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタのゲート電極５が配線層１１によって
接続されている。そして、アイソレーションとしてＳｉ
Ｏ2膜４が形成されている。このように、ＣＭＯＳイン
バータにおけるＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのアイソレーション４の領域が大幅に低減出来、
チップ面積が大幅に低減できる。図８に図６におけるＢ
１−Ｂ２で切断したときのＣＭＯＳインバータの断面構
造の要部概略図を示す。異なるＣＭＯＳインバータにお
けるＮＭＯＳトランジスタが隣接して形成されている
が、配線層１１は拡散層２と接続されている。そして、
隣接したＣＭＯＳインバータのアイソレーションとして
ＳｉＯ2膜４が形成されている。このように、異なるＣ
ＭＯＳインバータのアイソレーション４の領域も大幅に
低減出来、チップ面積が大幅に低減できる。また、本実
施例として、ＭＯＳトランジスタについて記載したが、
バイポーラトランジスタ等他のデバイスにも、素子を立
体的に配置してアイソレートすることは可能である。
【００１０】
【発明の効果】隣接したトランジスタ間を分離するため
のアイソレーションの占める面積を大幅に低減すること
ができ、チップ面積を大幅に縮小することができる。
のアイソレーションの占める面積を大幅に低減すること
ができ、チップ面積を大幅に縮小することができる。
【図１】本発明のアイソレーションを用いたＭＯＳデバ
イスの断面構造の模式図。
イスの断面構造の模式図。
【図２】ＬＯＣＯＳ酸化膜によるアイソレーションを用
いた従来のＭＯＳデバイスの断面構造の模式図。
いた従来のＭＯＳデバイスの断面構造の模式図。
【図３】ＣＭＯＳインバータの等価回路図。
【図４】従来のデバイスをＣＭＯＳインバータに応用し
た平面レイアウトの概略図。
た平面レイアウトの概略図。
【図５】本発明のアイソレーションを用いたＭＯＳデバ
イスを形成するためのプロセスフロー。
イスを形成するためのプロセスフロー。
【図６】本発明のデバイスをＣＭＯＳインバータに応用
した平面レイアウトの概略図。
した平面レイアウトの概略図。
【図７】ＣＭＯＳインバータの断面構造の要部概略図。
【図８】隣接したＣＭＯＳインバータの断面構造の要部
概略図。
概略図。
１・・・・Ｓｉ基板、２・・・・Ｎ型埋込拡散層、３・・・・Ｐ型埋
込拡散層、４・・・・アイソレーション、５・・・・ゲート電
極、６・・・・不純物拡散層、７・・・・サイドウォール、８・・
・・ＭＯＳトランジスタ、９・・・・層間絶縁膜、１０ａ，１
０ｂ，１０ｃ，１０ｄ，１０ｅ・・・・コンタクトホール、
１１・・・・配線層、１２・・・・ＬＯＣＯＳ酸化膜、１３・・・・
保護膜
込拡散層、４・・・・アイソレーション、５・・・・ゲート電
極、６・・・・不純物拡散層、７・・・・サイドウォール、８・・
・・ＭＯＳトランジスタ、９・・・・層間絶縁膜、１０ａ，１
０ｂ，１０ｃ，１０ｄ，１０ｅ・・・・コンタクトホール、
１１・・・・配線層、１２・・・・ＬＯＣＯＳ酸化膜、１３・・・・
保護膜
Claims (3)
- 【請求項１】シリコン基板上に複数のトレンチを形成す
る工程と、該複数のトレンチ内部にそれぞれトランジス
タを形成する工程と、上記トレンチ外部のシリコン基板
上にトランジスタを形成する工程と、上記トレンチ側面
に絶縁膜を形成する工程と、上記トレンチ内部に絶縁材
料を埋め込む工程と、上記絶縁材料に接続孔を形成し導
電層と上記トランジスタを接続する工程と、上記トレン
チ外のトランジスタ上に絶縁層を形成する工程と、上記
絶縁層に接続孔を形成する工程と、上記接続孔を導電層
によって埋め込み上記絶縁層上に導電層を形成する工程
と、上記導電層上に保護膜を形成する工程とによって形
成されることを特徴とする半導体装置の製造方法。 - 【請求項２】１つのトレンチ内部には１つのトランジス
タを形成し、隣あったトレンチ同志に挟まれた１つのト
レンチ外部のシリコン基板上には１つのトランジスタを
形成することを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - 【請求項３】上記トレンチ側面の絶縁膜をシリコン酸化
膜とすることを特徴とする特許請求の範囲第１項記載の
半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308496A JPH06163843A (ja) | 1992-11-18 | 1992-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP4308496A JPH06163843A (ja) | 1992-11-18 | 1992-11-18 | 半導体装置の製造方法 |
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| JPH06163843A true JPH06163843A (ja) | 1994-06-10 |
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Family Applications (1)
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| JP4308496A Pending JPH06163843A (ja) | 1992-11-18 | 1992-11-18 | 半導体装置の製造方法 |
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| JP (1) | JPH06163843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281562B1 (en) | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| DE102009051341B4 (de) * | 2008-12-29 | 2021-04-29 | Micron Technology, Inc. | Phasenwechselspeicher und Vorrichtungen umfassend eine solche |
| CN113169223A (zh) * | 2018-11-23 | 2021-07-23 | 株式会社电装 | 半导体装置 |
-
1992
- 1992-11-18 JP JP4308496A patent/JPH06163843A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102009051341B8 (de) * | 2008-12-29 | 2021-06-17 | Micron Technology, Inc. | Phasenwechselspeicher und Vorrichtungen umfassend eine solche |
| CN113169223A (zh) * | 2018-11-23 | 2021-07-23 | 株式会社电装 | 半导体装置 |
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