JP2002217420A - Ｓｏｉトランジスタのフローティングボデー効果を除去するためのｓｏｉ半導体集積回路及びその製造方法 - Google Patents
Ｓｏｉトランジスタのフローティングボデー効果を除去するためのｓｏｉ半導体集積回路及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ＳＯＩトランジスタのフローティングボディ
効果を除去するＳＯＩ半導体装置及び製造方法を提供す
る。 【解決手段】 トレンチ形成及びトレンチへの絶縁膜の
埋め込みによりＳＯＩトランジスタを分離する方法にお
いて、下地絶縁膜に達するまでトレンチを形成する完全
分離領域と、下地絶縁膜まで達しないでＳＯＩ層を残す
ようトレンチを形成する部分分離領域１５７ａとを形成
する。ゲート絶縁膜１５９を介してトランジスタ活性領
域１５５ｂの上部を横切るゲート電極の両端は部分分離
領域上に配置される。ソース、ドレイン領域の周辺は、
ゲート電極近傍を除いて、完全分離領域１５７ｂで囲ま
れる。部分分離領域の外部近傍で、しかもゲート電極の
延長上に位置する領域にボディコンタクト領域１５５ａ
を設ける。ＳＯＩ活性領域は部分分離領域下の半導体領
域を通して、外部のボディコンタクトと電気的に接続さ
れ、フローティングボディ効果を除去できる。
効果を除去するＳＯＩ半導体装置及び製造方法を提供す
る。 【解決手段】 トレンチ形成及びトレンチへの絶縁膜の
埋め込みによりＳＯＩトランジスタを分離する方法にお
いて、下地絶縁膜に達するまでトレンチを形成する完全
分離領域と、下地絶縁膜まで達しないでＳＯＩ層を残す
ようトレンチを形成する部分分離領域１５７ａとを形成
する。ゲート絶縁膜１５９を介してトランジスタ活性領
域１５５ｂの上部を横切るゲート電極の両端は部分分離
領域上に配置される。ソース、ドレイン領域の周辺は、
ゲート電極近傍を除いて、完全分離領域１５７ｂで囲ま
れる。部分分離領域の外部近傍で、しかもゲート電極の
延長上に位置する領域にボディコンタクト領域１５５ａ
を設ける。ＳＯＩ活性領域は部分分離領域下の半導体領
域を通して、外部のボディコンタクトと電気的に接続さ
れ、フローティングボディ効果を除去できる。
Description
【０００１】
【発明の属する技術分野】本発明はSOI(SOI:silicon on
insulator)技術に係り、より詳細には、SOIトランジス
タのフローティングボデー効果を除去するためのSOI半
導体集積回路及びその製造方法に関する。
insulator)技術に係り、より詳細には、SOIトランジス
タのフローティングボデー効果を除去するためのSOI半
導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】半導体製造産業において、半導体集積回
路の動作速度を改善させるために、寄生キャパシタンス
及び抵抗成分を減少させるための努力が行なわれてい
る。SOIトランジスタは接合キャパシタンスが小さく、
素子分離特性が優れているという長所のために、低電力
及び高速であり、バルクトランジスタに比べて優秀であ
ると言われている。これに加えて、SOI素子は高集積度
だけでなくソフトエラー(soft error)に対する優秀な耐
性、低消耗電力及び優秀なラッチアップ（latch-up）耐
性のような多くの長所を有する。SOI素子の特徴にもか
かわらず、SOI集積回路は製造工程及び素子設計に関す
る技術的な問題点のために商業的な成功がなされていな
い。
路の動作速度を改善させるために、寄生キャパシタンス
及び抵抗成分を減少させるための努力が行なわれてい
る。SOIトランジスタは接合キャパシタンスが小さく、
素子分離特性が優れているという長所のために、低電力
及び高速であり、バルクトランジスタに比べて優秀であ
ると言われている。これに加えて、SOI素子は高集積度
だけでなくソフトエラー(soft error)に対する優秀な耐
性、低消耗電力及び優秀なラッチアップ（latch-up）耐
性のような多くの長所を有する。SOI素子の特徴にもか
かわらず、SOI集積回路は製造工程及び素子設計に関す
る技術的な問題点のために商業的な成功がなされていな
い。
【０００３】図１は従来のSOIトランジスタを示す概略
的な平面図である。図２は図１のＩ-Ｉ’線による断面
図であり、図３は図１のII-II’線による断面図であ
る。
的な平面図である。図２は図１のＩ-Ｉ’線による断面
図であり、図３は図１のII-II’線による断面図であ
る。
【０００４】図１乃至図３を参照すると、SOI基板は、
支持基板１、支持基板１上の埋立絶縁層３及び埋立絶縁
層３上の第１導電型の半導体層５を含む。半導体層５を
エッチングして、半導体層５の厚さより薄い部分トレン
チ領域を形成する。従って、部分トレンチ領域の下に半
導体残余物層が残存する。部分トレンチ領域はトランジ
スタ活性領域５b及びトランジスタ活性領域５bから外れ
たボデー(body)コンタクト活性領域５aを画定する。部
分トレンチ領域は素子分離層７で充填される。絶縁され
たゲートパターン１１がトランジスタ活性領域５bの上
部を横切る。絶縁されたゲートパターン１１はゲート絶
縁層９によってトランジスタ活性領域５bと電気的に絶
縁される。ゲートパターン１１の両側に位置したトラン
ジスタ活性領域５bに第２導電型のソース/ドレイン領域
１６を形成する。ソース/ドレイン領域１６はLDD(LDD:l
ightly doped drain)構造で形成され得る。このようなL
DD構造のソース/ドレイン領域は低濃度領域１２と高濃
度領域１５とを含み、ゲートパターン１１の側壁に形成
されたスペーサ１３を使用して実現できる。ソース/ド
レイン領域１６は寄生キャパシタンスを減少させるため
に埋立絶縁層３と接触するように形成する。ボデーコン
タクト活性領域５aに第１導電型の不純物を注入してウ
ェルコンタクト領域１７を形成する。
支持基板１、支持基板１上の埋立絶縁層３及び埋立絶縁
層３上の第１導電型の半導体層５を含む。半導体層５を
エッチングして、半導体層５の厚さより薄い部分トレン
チ領域を形成する。従って、部分トレンチ領域の下に半
導体残余物層が残存する。部分トレンチ領域はトランジ
スタ活性領域５b及びトランジスタ活性領域５bから外れ
たボデー(body)コンタクト活性領域５aを画定する。部
分トレンチ領域は素子分離層７で充填される。絶縁され
たゲートパターン１１がトランジスタ活性領域５bの上
部を横切る。絶縁されたゲートパターン１１はゲート絶
縁層９によってトランジスタ活性領域５bと電気的に絶
縁される。ゲートパターン１１の両側に位置したトラン
ジスタ活性領域５bに第２導電型のソース/ドレイン領域
１６を形成する。ソース/ドレイン領域１６はLDD(LDD:l
ightly doped drain)構造で形成され得る。このようなL
DD構造のソース/ドレイン領域は低濃度領域１２と高濃
度領域１５とを含み、ゲートパターン１１の側壁に形成
されたスペーサ１３を使用して実現できる。ソース/ド
レイン領域１６は寄生キャパシタンスを減少させるため
に埋立絶縁層３と接触するように形成する。ボデーコン
タクト活性領域５aに第１導電型の不純物を注入してウ
ェルコンタクト領域１７を形成する。
【０００５】前述のように、従来のSOI技術は寄生接合
キャパシタンスにおいて、改善された特性を提供する。
しかし、ソース/ドレイン領域の下部側壁が、図３に示
すように、素子分離層の下の半導体残余物層と接触する
ので、依然として、側壁寄生キャパシタンスが存在す
る。これに加えて、半導体残余物層がトランジスタ活性
領域を囲むので、ラッチアップ耐性（latch-up immunit
y）が減少する。従って、SOI技術を改善する必要性が要
求される。
キャパシタンスにおいて、改善された特性を提供する。
しかし、ソース/ドレイン領域の下部側壁が、図３に示
すように、素子分離層の下の半導体残余物層と接触する
ので、依然として、側壁寄生キャパシタンスが存在す
る。これに加えて、半導体残余物層がトランジスタ活性
領域を囲むので、ラッチアップ耐性（latch-up immunit
y）が減少する。従って、SOI技術を改善する必要性が要
求される。
【０００６】
【発明が解決しようとする課題】本発明は、SOI集積回
路において、フローティングボデー効果を除去するため
の技術を提供することを目的とする。
路において、フローティングボデー効果を除去するため
の技術を提供することを目的とする。
【０００７】さらに、本発明は、SOI集積回路におい
て、寄生接合キャパシタンスを減少させ、ラッチアップ
耐性を改善させるための技術を提供することを目的とす
る。
て、寄生接合キャパシタンスを減少させ、ラッチアップ
耐性を改善させるための技術を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明によるSOI集積回路は、支持基板、支持基
板上の埋立絶縁層及び埋立絶縁層上の第１導電型の半導
体層を含むSOI基板上に形成される。本発明によるSOI集
積回路は、少なくとも１つのトランジスタ活性領域とト
ランジスタ活性領域から外れた少なくとも１つのボデー
コンタクト活性領域とを備える。トランジスタ活性領域
及びボデーコンタクト活性領域は半導体層の一部分で形
成される。トランジスタ活性領域及びボデーコンタクト
活性領域の間の埋立絶縁層は半導体残余物層によって覆
われる。半導体残余物層はトランジスタ活性領域及びボ
デーコンタクト活性領域より薄い。結果的に、トランジ
スタ活性領域及びボデーコンタクト活性領域の間に部分
トレンチ領域が存在する。部分トレンチ領域は部分トレ
ンチ素子分離層で充填される。トランジスタ活性領域及
び部分トレンチ素子分離層の間に完全トレンチ素子分離
層（full trenchisolation layer）が介在する。 完全
トレンチ素子分離層は埋立絶縁層と接触する。従って、
完全トレンチ素子分離層はトランジスタ活性領域の側壁
を囲む。半導体残余物層の側壁の一部分からトランジス
タ活性領域に向かってボデー延長部が延長される。ボデ
ー延長部はトランジスタ活性領域を半導体残余物層と連
結させ、部分トレンチ素子分離層によって覆われる。絶
縁されたゲートパターンがトランジスタ活性領域の上部
を横切る。ボデー延長部は少なくともゲートパターンの
一段と重畳される。
めに、本発明によるSOI集積回路は、支持基板、支持基
板上の埋立絶縁層及び埋立絶縁層上の第１導電型の半導
体層を含むSOI基板上に形成される。本発明によるSOI集
積回路は、少なくとも１つのトランジスタ活性領域とト
ランジスタ活性領域から外れた少なくとも１つのボデー
コンタクト活性領域とを備える。トランジスタ活性領域
及びボデーコンタクト活性領域は半導体層の一部分で形
成される。トランジスタ活性領域及びボデーコンタクト
活性領域の間の埋立絶縁層は半導体残余物層によって覆
われる。半導体残余物層はトランジスタ活性領域及びボ
デーコンタクト活性領域より薄い。結果的に、トランジ
スタ活性領域及びボデーコンタクト活性領域の間に部分
トレンチ領域が存在する。部分トレンチ領域は部分トレ
ンチ素子分離層で充填される。トランジスタ活性領域及
び部分トレンチ素子分離層の間に完全トレンチ素子分離
層（full trenchisolation layer）が介在する。 完全
トレンチ素子分離層は埋立絶縁層と接触する。従って、
完全トレンチ素子分離層はトランジスタ活性領域の側壁
を囲む。半導体残余物層の側壁の一部分からトランジス
タ活性領域に向かってボデー延長部が延長される。ボデ
ー延長部はトランジスタ活性領域を半導体残余物層と連
結させ、部分トレンチ素子分離層によって覆われる。絶
縁されたゲートパターンがトランジスタ活性領域の上部
を横切る。ボデー延長部は少なくともゲートパターンの
一段と重畳される。
【０００９】本発明は、ゲートパターンの両側に位置し
たトランジスタ活性領域に形成されたソース/ドレイン
領域を含む。望ましくは、ソース/ドレイン領域は埋立
絶縁層と接触する。従って、ソース/ドレイン領域は完
全トレンチ素子分離層及び埋立絶縁層によって囲まれ
る。
たトランジスタ活性領域に形成されたソース/ドレイン
領域を含む。望ましくは、ソース/ドレイン領域は埋立
絶縁層と接触する。従って、ソース/ドレイン領域は完
全トレンチ素子分離層及び埋立絶縁層によって囲まれ
る。
【００１０】本発明によると、埋立絶縁層と接触する完
全トレンチ素子分離層がソース/ドレイン領域を完全に
囲む。従って、ラッチアップ耐性を向上させることは勿
論、寄生接合キャパシタンスを最小化させ得る。
全トレンチ素子分離層がソース/ドレイン領域を完全に
囲む。従って、ラッチアップ耐性を向上させることは勿
論、寄生接合キャパシタンスを最小化させ得る。
【００１１】また、本発明は、支持基板、支持基板上の
埋立絶縁層及び埋立絶縁層上の第１導電型の半導体層で
構成されたSOI基板上にSOI集積回路を製造する方法を提
供する。この方法によると、半導体層の所定領域をエッ
チングして少なくとも１つのトランジスタ活性領域及び
トランジスタ活性領域から外れた少なくとも１つのボデ
ーコンタクト活性領域を画定する部分トレンチ領域を形
成すると共に、部分トレンチ領域の下に半導体層より薄
い半導体残余物層を残す。埋立絶縁層が露出されるま
で、半導体残余物層の一部分を選択的にエッチングし
て、トランジスタ活性領域を囲む完全トレンチ領域を形
成すると共に、トランジスタ活性領域を半導体残余物層
に連結させる第１導電型のボデー延長部を残す。部分ト
レンチ領域及び完全トレンチ領域内に各々部分トレンチ
素子分離層及び完全トレンチ素子分離層を形成する。ト
ランジスタ活性領域の上部を横切り、ボデー延長部上の
部分トレンチ素子分離層と重畳された絶縁されたゲート
パターンを形成する。
埋立絶縁層及び埋立絶縁層上の第１導電型の半導体層で
構成されたSOI基板上にSOI集積回路を製造する方法を提
供する。この方法によると、半導体層の所定領域をエッ
チングして少なくとも１つのトランジスタ活性領域及び
トランジスタ活性領域から外れた少なくとも１つのボデ
ーコンタクト活性領域を画定する部分トレンチ領域を形
成すると共に、部分トレンチ領域の下に半導体層より薄
い半導体残余物層を残す。埋立絶縁層が露出されるま
で、半導体残余物層の一部分を選択的にエッチングし
て、トランジスタ活性領域を囲む完全トレンチ領域を形
成すると共に、トランジスタ活性領域を半導体残余物層
に連結させる第１導電型のボデー延長部を残す。部分ト
レンチ領域及び完全トレンチ領域内に各々部分トレンチ
素子分離層及び完全トレンチ素子分離層を形成する。ト
ランジスタ活性領域の上部を横切り、ボデー延長部上の
部分トレンチ素子分離層と重畳された絶縁されたゲート
パターンを形成する。
【００１２】これに加えて、本発明はゲートパターンの
両側のトランジスタ活性領域に第２導電型のソース/ド
レイン領域を形成する。ソース/ドレイン領域は埋立絶
縁層と接触するように形成する。
両側のトランジスタ活性領域に第２導電型のソース/ド
レイン領域を形成する。ソース/ドレイン領域は埋立絶
縁層と接触するように形成する。
【００１３】
【発明の実施の形態】以下、本発明の望ましい実施形態
を添付した図面を参照して詳細に説明する。
を添付した図面を参照して詳細に説明する。
【００１４】以下、本発明はNMOSトランジスタ又はPMOS
トランジスタを含むSOI回路を例にして説明されるが、
本発明はNMOSトランジスタ又はPMOSトランジスタで構成
されたCMOS(CMOS:complementary MOS)回路を有するSOI
集積回路にも適用され得る。
トランジスタを含むSOI回路を例にして説明されるが、
本発明はNMOSトランジスタ又はPMOSトランジスタで構成
されたCMOS(CMOS:complementary MOS)回路を有するSOI
集積回路にも適用され得る。
【００１５】図４は本発明によるSOI集積回路を示す平
面図である。また、図５は、図４のIII-III’線による
断面図であり、図６は、図４のIV-IV’線による断面図
である。
面図である。また、図５は、図４のIII-III’線による
断面図であり、図６は、図４のIV-IV’線による断面図
である。
【００１６】図４、図５及び図６を参照すると、第１導
電型の半導体層の所定領域に部分トレンチ素子分離層１
５７aが形成される。第１導電型はp型又はn型である。
半導体層、即ち、シリコン層は埋立絶縁層１５３上に積
層され、埋立絶縁層１５３は支持基板１５１上に位置す
る。部分トレンチ素子分離層１５７aはトランジスタ活
性領域１５５b及びトランジスタ活性領域１５５bから外
れたボデーコンタクト活性領域１５５aを画定する。部
分トレンチ素子分離層１５７a及び埋立絶縁層１５３の
間に半導体残余物層１５５’が介在する。半導体残余物
層１５５’はボデーコンタクト活性領域１５５a及びト
ランジスタ活性領域１５５bより薄い。部分トレンチ素
子分離層１５７a及びトランジスタ活性領域１５５bの間
に完全トレンチ素子分離層１５７bが介在する。完全ト
レンチ素子分離層１５７bは埋立絶縁層１５３と接触す
る。トランジスタ活性領域１５５bは半導体残余物層１
５５’の側壁の一部分からトランジスタ活性領域１６６
bに向かって延長されたボデー延長部１５５’’を介し
て半導体残余物層１５５’と連結される。ボデー延長部
１５５’’は部分トレンチ素子分離層１５７aによって
覆われる。結果的に、トランジスタ活性領域１５５bの
側壁の大部分は完全トレンチ素子分離層１５７bによっ
て囲まれる。部分トレンチ素子分離層１５７a及び完全
トレンチ素子分離層１５７bは素子分離層１５７を構成
する。
電型の半導体層の所定領域に部分トレンチ素子分離層１
５７aが形成される。第１導電型はp型又はn型である。
半導体層、即ち、シリコン層は埋立絶縁層１５３上に積
層され、埋立絶縁層１５３は支持基板１５１上に位置す
る。部分トレンチ素子分離層１５７aはトランジスタ活
性領域１５５b及びトランジスタ活性領域１５５bから外
れたボデーコンタクト活性領域１５５aを画定する。部
分トレンチ素子分離層１５７a及び埋立絶縁層１５３の
間に半導体残余物層１５５’が介在する。半導体残余物
層１５５’はボデーコンタクト活性領域１５５a及びト
ランジスタ活性領域１５５bより薄い。部分トレンチ素
子分離層１５７a及びトランジスタ活性領域１５５bの間
に完全トレンチ素子分離層１５７bが介在する。完全ト
レンチ素子分離層１５７bは埋立絶縁層１５３と接触す
る。トランジスタ活性領域１５５bは半導体残余物層１
５５’の側壁の一部分からトランジスタ活性領域１６６
bに向かって延長されたボデー延長部１５５’’を介し
て半導体残余物層１５５’と連結される。ボデー延長部
１５５’’は部分トレンチ素子分離層１５７aによって
覆われる。結果的に、トランジスタ活性領域１５５bの
側壁の大部分は完全トレンチ素子分離層１５７bによっ
て囲まれる。部分トレンチ素子分離層１５７a及び完全
トレンチ素子分離層１５７bは素子分離層１５７を構成
する。
【００１７】絶縁されたゲートパターン１６１aがトラ
ンジスタ活性領域１５５bの上部を横切るように配置さ
れ、ゲートパターン１６１aはボデー延長部１５５’’
上の部分トレンチ素子分離層１５７aと重畳される。ゲ
ートパターン１６１a及びトランジスタ活性領域１５５b
の間にはゲート絶縁層１５９が介在する。一方、完全ト
レンチ素子分離層１５７bは、図４に示すように、互い
に分離された第１完全トレンチ素子分離層及び第２完全
トレンチ素子分離層を含むこともできる。第１及び第２
完全トレンチ素子分離層はゲートパターン１６１aに対
して対称関係を維持する。第１及び第２完全トレンチ素
子分離層はこれらの端がゲートパターン１６１aと重畳
するようにゲートパターン１６１aに向かって延長され
得る（図４の１５７’参照）。このような場合、ボデー
延長部１５５’’の幅はゲートパターン１６１aの幅よ
り狭くなる。
ンジスタ活性領域１５５bの上部を横切るように配置さ
れ、ゲートパターン１６１aはボデー延長部１５５’’
上の部分トレンチ素子分離層１５７aと重畳される。ゲ
ートパターン１６１a及びトランジスタ活性領域１５５b
の間にはゲート絶縁層１５９が介在する。一方、完全ト
レンチ素子分離層１５７bは、図４に示すように、互い
に分離された第１完全トレンチ素子分離層及び第２完全
トレンチ素子分離層を含むこともできる。第１及び第２
完全トレンチ素子分離層はゲートパターン１６１aに対
して対称関係を維持する。第１及び第２完全トレンチ素
子分離層はこれらの端がゲートパターン１６１aと重畳
するようにゲートパターン１６１aに向かって延長され
得る（図４の１５７’参照）。このような場合、ボデー
延長部１５５’’の幅はゲートパターン１６１aの幅よ
り狭くなる。
【００１８】ゲートパターン１６１aの両側に位置した
トランジスタ活性領域１５５bにソース/ドレイン領域１
６６が形成される。ソース/ドレイン領域１６６は第１
導電型と反対の第２導電型を有する。望ましくは、ソー
ス/ドレイン領域１６６は埋立絶縁層１５３と接触す
る。ソース/ドレイン領域１６６は低濃度領域１６２及
び高濃度領域１６５で構成されたLDD構造を有すること
ができる。このようなLDD型のソース/ドレイン領域１６
６は、ゲートパターン１６１aの側壁に形成されたスペ
ーサ１６３を使用して実現できる。結果的に、ソース/
ドレイン領域１６６の側壁の大部分（又は全体）は完全
トレンチ素子分離層（１５７b又は１５７b’）によって
囲まれる。又、ソース/ドレイン領域１６６の底は埋立
絶縁層１５３と接触する。従って、ソース/ドレイン領
域１６６の接合キャパシタンスが顕著に減少する。これ
に加えて、SOIトランジスタの間に完全トレンチ素子分
離層（１５７b又は１５７b’）が存在するので、ラッチ
アップ耐性が向上する。ボデーコンタクト活性領域１５
５aには第１導電型のウェルコンタクト領域１６７が形
成される。従って、ウェルコンタクト領域１６７は半導
体残余物層１５５’及びボデー延長部１５５’’を介し
てソース/ドレイン領域１６６の間のトランジスタ活性
領域１５５b、即ち、ボデー領域と電気的に連結され
る。
トランジスタ活性領域１５５bにソース/ドレイン領域１
６６が形成される。ソース/ドレイン領域１６６は第１
導電型と反対の第２導電型を有する。望ましくは、ソー
ス/ドレイン領域１６６は埋立絶縁層１５３と接触す
る。ソース/ドレイン領域１６６は低濃度領域１６２及
び高濃度領域１６５で構成されたLDD構造を有すること
ができる。このようなLDD型のソース/ドレイン領域１６
６は、ゲートパターン１６１aの側壁に形成されたスペ
ーサ１６３を使用して実現できる。結果的に、ソース/
ドレイン領域１６６の側壁の大部分（又は全体）は完全
トレンチ素子分離層（１５７b又は１５７b’）によって
囲まれる。又、ソース/ドレイン領域１６６の底は埋立
絶縁層１５３と接触する。従って、ソース/ドレイン領
域１６６の接合キャパシタンスが顕著に減少する。これ
に加えて、SOIトランジスタの間に完全トレンチ素子分
離層（１５７b又は１５７b’）が存在するので、ラッチ
アップ耐性が向上する。ボデーコンタクト活性領域１５
５aには第１導電型のウェルコンタクト領域１６７が形
成される。従って、ウェルコンタクト領域１６７は半導
体残余物層１５５’及びボデー延長部１５５’’を介し
てソース/ドレイン領域１６６の間のトランジスタ活性
領域１５５b、即ち、ボデー領域と電気的に連結され
る。
【００１９】図７(A)、図７(B)、図８(A)、図８(B)、図
９(A)、図９(B)、図１０(A)、図１０(B)、図１１(A)、
図１１(B)、図１２(A)及び図１２(B)は、本発明によるS
OI集積回路の製造方法を説明するための工程別素子断面
図である。ここで、図７(A)、図８(A)、図９(A)、図１
０(A)、図１１(A)及び図１２(A)は、図４のIII-III’線
による断面図であり、図７(B)、図８(B)、図９(B)、図
１０(B)、図１１(B)及び図１２(B)は、図４IV-IV’線に
よる断面図である。
９(A)、図９(B)、図１０(A)、図１０(B)、図１１(A)、
図１１(B)、図１２(A)及び図１２(B)は、本発明によるS
OI集積回路の製造方法を説明するための工程別素子断面
図である。ここで、図７(A)、図８(A)、図９(A)、図１
０(A)、図１１(A)及び図１２(A)は、図４のIII-III’線
による断面図であり、図７(B)、図８(B)、図９(B)、図
１０(B)、図１１(B)及び図１２(B)は、図４IV-IV’線に
よる断面図である。
【００２０】図７(A)及び図７(B)を参照すると、支持基
板１５１、支持基板１５１上に積層された埋立絶縁層１
５３及び埋立絶縁層１５３上に積層された第１導電型の
半導体層で構成されたSOI基板上に第１トレンチマスク
パターンMK1を形成する。半導体層はシリコン層である
こともできるし、半導体層上に第１トレンチマスクパタ
ーンMK1を形成する。第１トレンチマスクパターンMK1は
少なくとも２つの分離されたマスクパターンで構成され
る。第１トレンチマスクパターンMK1をエッチングマス
クとして使用して半導体層をエッチングして部分トレン
チ領域Ｔ１を形成すると共に、ボデーコンタクト活性領
域１５５a及びボデーコンタクト活性領域１５５aから外
れたトランジスタ活性領域１５５bを画定する。部分ト
レンチ領域Ｔ１の深さは半導体層の厚さより浅い。従っ
て、部分トレンチ領域Ｔ１の下に半導体層より薄い半導
体残余物層（１５５’）が残存する。第１トレンチマス
クパターンMK1は半導体層上に第１トレンチマスク層を
蒸着し、第１トレンチマスク層をパターニングして形成
する。第１トレンチマスク層はパッド酸化膜及びパッド
窒化膜を順次に形成して形成できる。
板１５１、支持基板１５１上に積層された埋立絶縁層１
５３及び埋立絶縁層１５３上に積層された第１導電型の
半導体層で構成されたSOI基板上に第１トレンチマスク
パターンMK1を形成する。半導体層はシリコン層である
こともできるし、半導体層上に第１トレンチマスクパタ
ーンMK1を形成する。第１トレンチマスクパターンMK1は
少なくとも２つの分離されたマスクパターンで構成され
る。第１トレンチマスクパターンMK1をエッチングマス
クとして使用して半導体層をエッチングして部分トレン
チ領域Ｔ１を形成すると共に、ボデーコンタクト活性領
域１５５a及びボデーコンタクト活性領域１５５aから外
れたトランジスタ活性領域１５５bを画定する。部分ト
レンチ領域Ｔ１の深さは半導体層の厚さより浅い。従っ
て、部分トレンチ領域Ｔ１の下に半導体層より薄い半導
体残余物層（１５５’）が残存する。第１トレンチマス
クパターンMK1は半導体層上に第１トレンチマスク層を
蒸着し、第１トレンチマスク層をパターニングして形成
する。第１トレンチマスク層はパッド酸化膜及びパッド
窒化膜を順次に形成して形成できる。
【００２１】図８(A)及び図８(B)を参照すると、部分ト
レンチ領域Ｔ１及び第１トレンチマスクパターンMK1を
含む基板の全面に第２トレンチマスク層を形成する。第
２トレンチマスク層はフォトレジスタ膜で形成するのが
望ましい。第２トレンチマスク層を普通の写真工程でパ
ターニングして、トランジスタ活性領域１５５b周辺の
半導体残余物層１５５’を露出させる第２トレンチマス
クパターンMK２を形成する。ここで、トランジスタ活性
領域１５５b上の第１トレンチマスクパターンMK１は第
２トレンチマスクパターンMK２によって露出されるよう
にすることもできる。しかし、トランジスタ活性領域１
５５b周辺の半導体残余物層１５５’の一部分は第２ト
レンチマスクパターンMK２によって覆わなければならな
い。第１及び第２トレンチマスクパターンMK１、MK２を
エッチングマスクとして使用して、埋立絶縁層１５３が
露出される時まで露出された半導体残余物層１５５’を
エッチングする。その結果、トランジスタ活性領域１５
５bの周辺に完全トレンチ領域Ｔ２が形成され、トラン
ジスタ活性領域１５５b及びボデーコンタクト活性領域
１５５aの間にボデー延長部１５５’’が画定される。
これによって、トランジスタ活性領域１５５bはボデー
延長部１５５’’及び半導体残余物層１５５’を介して
ボデーコンタクト領域１５５aと電気的に連結される。
完全トレンチ領域Ｔ２は２つの分離された完全トレンチ
領域で構成され得る。このような場合、ボデー延長部１
５５’’は２つの分離された完全トレンチ領域の間に位
置する。
レンチ領域Ｔ１及び第１トレンチマスクパターンMK1を
含む基板の全面に第２トレンチマスク層を形成する。第
２トレンチマスク層はフォトレジスタ膜で形成するのが
望ましい。第２トレンチマスク層を普通の写真工程でパ
ターニングして、トランジスタ活性領域１５５b周辺の
半導体残余物層１５５’を露出させる第２トレンチマス
クパターンMK２を形成する。ここで、トランジスタ活性
領域１５５b上の第１トレンチマスクパターンMK１は第
２トレンチマスクパターンMK２によって露出されるよう
にすることもできる。しかし、トランジスタ活性領域１
５５b周辺の半導体残余物層１５５’の一部分は第２ト
レンチマスクパターンMK２によって覆わなければならな
い。第１及び第２トレンチマスクパターンMK１、MK２を
エッチングマスクとして使用して、埋立絶縁層１５３が
露出される時まで露出された半導体残余物層１５５’を
エッチングする。その結果、トランジスタ活性領域１５
５bの周辺に完全トレンチ領域Ｔ２が形成され、トラン
ジスタ活性領域１５５b及びボデーコンタクト活性領域
１５５aの間にボデー延長部１５５’’が画定される。
これによって、トランジスタ活性領域１５５bはボデー
延長部１５５’’及び半導体残余物層１５５’を介して
ボデーコンタクト領域１５５aと電気的に連結される。
完全トレンチ領域Ｔ２は２つの分離された完全トレンチ
領域で構成され得る。このような場合、ボデー延長部１
５５’’は２つの分離された完全トレンチ領域の間に位
置する。
【００２２】図９(A)及び図９(B)を参照すると、第２ト
レンチマスクパターンMK２を選択的に除去する。次に、
第２トレンチマスクパターンMK２が除去された結果物全
面に絶縁層を形成する。第１トレンチマスクパターンMK
１の上部面が露出されるまで、絶縁層を平坦化させて部
分トレンチ領域Ｔ１及び完全トレンチ領域Ｔ２を充填す
る素子分離層１５７を形成する。絶縁層の平坦化は化学
機械的研磨（CMP:chemical mechanical polishing）工
程又はエッチバック(etch-back)工程を使用して実施で
きる。素子分離層１５７は部分トレンチ領域Ｔ１を充填
する部分トレンチ素子分離層１５７a及び完全トレンチ
領域Ｔ２を充填する完全トレンチ素子分離層１５７ｂで
構成される。ボデー延長部１５５’’及び半導体残余物
層１５５’は部分トレンチ素子分離層１５７aによって
覆われる。一方、２つの分離された完全トレンチ領域Ｔ
２は互いに近づくように延長された形態に形成されるこ
ともできる。このような場合、ボデー延長部１５５’’
の幅は相対的に狭くなり、延長された完全トレンチ素子
分離層１５７ｂ’が形成される（図４参照）。
レンチマスクパターンMK２を選択的に除去する。次に、
第２トレンチマスクパターンMK２が除去された結果物全
面に絶縁層を形成する。第１トレンチマスクパターンMK
１の上部面が露出されるまで、絶縁層を平坦化させて部
分トレンチ領域Ｔ１及び完全トレンチ領域Ｔ２を充填す
る素子分離層１５７を形成する。絶縁層の平坦化は化学
機械的研磨（CMP:chemical mechanical polishing）工
程又はエッチバック(etch-back)工程を使用して実施で
きる。素子分離層１５７は部分トレンチ領域Ｔ１を充填
する部分トレンチ素子分離層１５７a及び完全トレンチ
領域Ｔ２を充填する完全トレンチ素子分離層１５７ｂで
構成される。ボデー延長部１５５’’及び半導体残余物
層１５５’は部分トレンチ素子分離層１５７aによって
覆われる。一方、２つの分離された完全トレンチ領域Ｔ
２は互いに近づくように延長された形態に形成されるこ
ともできる。このような場合、ボデー延長部１５５’’
の幅は相対的に狭くなり、延長された完全トレンチ素子
分離層１５７ｂ’が形成される（図４参照）。
【００２３】図１０(A)及び図１０(B)を参照すると、第
１トレンチマスクパターンMK１を除去して、ボデーコン
タクト活性領域１５５a及びトランジスタ活性領域１５
５bを露出させる。露出されたボデーコンタクト活性領
域１５５a及び露出されたトランジスタ活性領域１５５b
上にゲート絶縁層１５９を形成する。次に、ゲート絶縁
層１５９を有する結果物全面に導電層１６１を形成す
る。
１トレンチマスクパターンMK１を除去して、ボデーコン
タクト活性領域１５５a及びトランジスタ活性領域１５
５bを露出させる。露出されたボデーコンタクト活性領
域１５５a及び露出されたトランジスタ活性領域１５５b
上にゲート絶縁層１５９を形成する。次に、ゲート絶縁
層１５９を有する結果物全面に導電層１６１を形成す
る。
【００２４】図１１(A)及び図１１(B)を参照すると、導
電層１６１をパターニングしてトランジスタ活性領域１
５５bの上部を横切る絶縁されたゲートパターン１６１a
を形成する。ゲートパターン１６１aの両端はボデー延
長部１５５’’上の部分トレンチ素子分離層１５７aと
重畳される。これに加えて、ゲートパターン１６１a
は、図４に示されたように、完全トレンチ素子分離層１
５７ｂ’と重畳されることもできる。ゲートパターン１
６１aをイオン注入マスクとして使用してトランジスタ
活性領域１５５bに１×１０12ion atoms/cm2乃至１×１
０14ion atoms/cm2の低注入量で第２導電型の不純物を
注入する。その結果、ゲートパターン１６１aの両側に
第２導電型の低濃度領域１６２が形成される。次に、ゲ
ートパターン１６１aの側壁にスペーサ１６３を形成す
る。
電層１６１をパターニングしてトランジスタ活性領域１
５５bの上部を横切る絶縁されたゲートパターン１６１a
を形成する。ゲートパターン１６１aの両端はボデー延
長部１５５’’上の部分トレンチ素子分離層１５７aと
重畳される。これに加えて、ゲートパターン１６１a
は、図４に示されたように、完全トレンチ素子分離層１
５７ｂ’と重畳されることもできる。ゲートパターン１
６１aをイオン注入マスクとして使用してトランジスタ
活性領域１５５bに１×１０12ion atoms/cm2乃至１×１
０14ion atoms/cm2の低注入量で第２導電型の不純物を
注入する。その結果、ゲートパターン１６１aの両側に
第２導電型の低濃度領域１６２が形成される。次に、ゲ
ートパターン１６１aの側壁にスペーサ１６３を形成す
る。
【００２５】スペーサ１６３を有する基板上にソース/
ドレインイオン注入マスクMK３を形成する。ソース/ド
レインイオン注入マスクMK３はトランジスタ活性領域１
５５bを露出させる開口部を有する。望ましくは、開口
部の端は、図１１(B)に示すように、完全トレンチ素子
分離層（１５７又は１５７’）上に位置する。ゲートパ
ターン１６１a、スペーサ１６３及びソース/ドレインイ
オン注入マスクMK３をイオン注入マスクとして使用し
て、低濃度領域１６２に１×１０14ion atoms/cm2乃至
５×１０15ion atoms/cm2の高注入量で第２導電型の不
純物を注入する。その結果、ゲートパターン１６１aの
両側に第２導電型の高濃度領域１６５が形成される。低
濃度領域１６２及び高濃度領域１６５はLDD型のソース/
ドレイン領域１６６を構成する。ソース/ドレイン領域
１６６の底は埋立絶縁層１５３と接触する。ソース/ド
レイン領域１６６の側壁の大部分（又は全体）は完全ト
レンチ素子分離層（１５７ｂ又は１５７ｂ’）と接触す
る。従って、ソース/ドレイン接合キャパシタンスを顕
著に減少させることが出来る。
ドレインイオン注入マスクMK３を形成する。ソース/ド
レインイオン注入マスクMK３はトランジスタ活性領域１
５５bを露出させる開口部を有する。望ましくは、開口
部の端は、図１１(B)に示すように、完全トレンチ素子
分離層（１５７又は１５７’）上に位置する。ゲートパ
ターン１６１a、スペーサ１６３及びソース/ドレインイ
オン注入マスクMK３をイオン注入マスクとして使用し
て、低濃度領域１６２に１×１０14ion atoms/cm2乃至
５×１０15ion atoms/cm2の高注入量で第２導電型の不
純物を注入する。その結果、ゲートパターン１６１aの
両側に第２導電型の高濃度領域１６５が形成される。低
濃度領域１６２及び高濃度領域１６５はLDD型のソース/
ドレイン領域１６６を構成する。ソース/ドレイン領域
１６６の底は埋立絶縁層１５３と接触する。ソース/ド
レイン領域１６６の側壁の大部分（又は全体）は完全ト
レンチ素子分離層（１５７ｂ又は１５７ｂ’）と接触す
る。従って、ソース/ドレイン接合キャパシタンスを顕
著に減少させることが出来る。
【００２６】図１２(A)及び図１２(B)を参照すると、ソ
ース/ドレインイオン注入マスクMK３を除去する。ソー
ス/ドレインイオン注入マスクMK３が除去された結果物
上にウェルコンタクトイオン注入マスクMK４を形成す
る。ウェルコンタクトイオン注入マスクMK４はボデーコ
ンタクト活性領域１５５aを露出させる。ウェルコンタ
クトイオン注入マスクMK４をイオン注入マスクとして使
用して、ボデーコンタクト活性領域１５５aに第１導電
型の不純物を注入する。その結果、ボデーコンタクト活
性領域１５５aに第１導電型のウェルコンタクト領域１
６７が形成される。結果的に、ウェルコンタクト領域１
６７は半導体残余物層１５５’及びボデー延長部１５
５’’を介してソース/ドレイン領域１６６の間のトラ
ンジスタ活性領域、即ち、ボデー領域と電気的に連結さ
れる。
ース/ドレインイオン注入マスクMK３を除去する。ソー
ス/ドレインイオン注入マスクMK３が除去された結果物
上にウェルコンタクトイオン注入マスクMK４を形成す
る。ウェルコンタクトイオン注入マスクMK４はボデーコ
ンタクト活性領域１５５aを露出させる。ウェルコンタ
クトイオン注入マスクMK４をイオン注入マスクとして使
用して、ボデーコンタクト活性領域１５５aに第１導電
型の不純物を注入する。その結果、ボデーコンタクト活
性領域１５５aに第１導電型のウェルコンタクト領域１
６７が形成される。結果的に、ウェルコンタクト領域１
６７は半導体残余物層１５５’及びボデー延長部１５
５’’を介してソース/ドレイン領域１６６の間のトラ
ンジスタ活性領域、即ち、ボデー領域と電気的に連結さ
れる。
【００２７】本発明は前述の実施形態を参照して説明さ
れたが、前述の実施形態に限らず、当業者の技術的な水
準及び本発明の思想の範囲内で、様々に変形できる。
れたが、前述の実施形態に限らず、当業者の技術的な水
準及び本発明の思想の範囲内で、様々に変形できる。
【００２８】
【発明の効果】前述のように、本発明は接合キャパシタ
ンスを顕著に減少させ得る。また、本発明はソース/ド
レイン領域の側壁を完全に囲む完全トレンチ素子分離層
が存在するので、ラッチアップ耐性を向上させ得る。
ンスを顕著に減少させ得る。また、本発明はソース/ド
レイン領域の側壁を完全に囲む完全トレンチ素子分離層
が存在するので、ラッチアップ耐性を向上させ得る。
【図１】従来のSOIトランジスタを示す平面図である。
【図２】図１のＩ-Ｉ’線による従来のSOIトランジスタ
を説明するための断面図である。
を説明するための断面図である。
【図３】図１のII-II’線による従来のSOIトランジスタ
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明によるSOI集積回路の平面図である。
【図５】図４のIII-III’線による本発明のSOI集積回路
を説明するための断面図である。
を説明するための断面図である。
【図６】図４のIV-IV’線による本発明のSOI集積回路を
説明するための断面図である。
説明するための断面図である。
【図７】(A)は、図４のIII-III’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図、(B)は、図４のIV-IV’線によって本発明の実施
形態によるSOI集積回路の製造方法を説明するための断
面図である。
施形態によるSOI集積回路の製造方法を説明するための
断面図、(B)は、図４のIV-IV’線によって本発明の実施
形態によるSOI集積回路の製造方法を説明するための断
面図である。
【図８】(A)は、図４のIII-III’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図、(B)は、図４のIV-IV’線によって本発明の実施
形態によるSOI集積回路の製造方法を説明するための断
面図である。
施形態によるSOI集積回路の製造方法を説明するための
断面図、(B)は、図４のIV-IV’線によって本発明の実施
形態によるSOI集積回路の製造方法を説明するための断
面図である。
【図９】(A)は、図４のIII-III’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図、(B)は、図４のIV-IV’線によって本発明の実施
形態によるSOI集積回路の製造方法を説明するための断
面図である。
施形態によるSOI集積回路の製造方法を説明するための
断面図、(B)は、図４のIV-IV’線によって本発明の実施
形態によるSOI集積回路の製造方法を説明するための断
面図である。
【図１０】(A)は、図４のIII-III’線によって本発明の
実施形態によるSOI集積回路の製造方法を説明するため
の断面図、(B)は、図４のIV-IV’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図である。
実施形態によるSOI集積回路の製造方法を説明するため
の断面図、(B)は、図４のIV-IV’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図である。
【図１１】(A)は、図４のIII-III’線によって本発明の
実施形態によるSOI集積回路の製造方法を説明するため
の断面図、(B)は、図４のIV-IV’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図である。
実施形態によるSOI集積回路の製造方法を説明するため
の断面図、(B)は、図４のIV-IV’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図である。
【図１２】(A)は、図４のIII-III’線によって本発明の
実施形態によるSOI集積回路の製造方法を説明するため
の断面図、(B)は、図４のIV-IV’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図である。
実施形態によるSOI集積回路の製造方法を説明するため
の断面図、(B)は、図４のIV-IV’線によって本発明の実
施形態によるSOI集積回路の製造方法を説明するための
断面図である。
１５１…支持基板 １５３…埋立絶縁層 １５５ａ…ボデーコンタクト活性領域 １５５ｂ…トランジスタ活性領域 １５７ａ…部分トレンチ素子分離層 １５７ｂ…完全トレンチ素子分離層 １５９…ゲート絶縁層 １６１ａ…ゲートパターン １６３…スペーサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA01 AA35 AA43 BA03 BA05 CA01 CA17 DA22 DA33 DA43 DA78 5F110 AA15 BB04 CC02 DD05 DD13 EE31 GG60 HJ04 HJ13 HM15 NN62
Claims (16)
- 【請求項１】 支持基板、前記支持基板上に積層された
埋立絶縁層及び前記埋立絶縁層上に積層された第１導電
型の半導体層で構成されたSOI（SOI:siliconon insulat
or）基板上に形成されたSOI半導体集積回路において、 前記半導体層の所定領域に形成されたトランジスタ活性
領域と、 前記トランジスタ活性領域から外れて、前記半導体層の
一部分に形成された少なくとも１つのボデーコンタクト
活性領域と、 前記トランジスタ活性領域及び前記ボデーコンタクト活
性領域の間の前記埋立絶縁層上に配置され、前記半導体
層より薄い半導体残余物層と、 前記半導体残余物層上に配置され、前記トランジスタ活
性領域及び前記ボデーコンタクト活性領域の上部側壁を
囲む部分トレンチ素子分離層と、 前記部分トレンチ素子分離層及び前記トランジスタ活性
領域の間に介在し、前記埋立絶縁層と接触する完全トレ
ンチ素子分離層と、 前記半導体残余物の所定の側壁から前記トランジスタ活
性領域に向かって延長され、前記トランジスタ活性領域
を前記半導体残余物層に電気的に連結させ、前記部分ト
レンチ素子分離層によって覆われるボデー延長部と、 前記トランジスタ活性領域の上部を横切り、前記ボデー
延長部上で前記部分トレンチ素子分離層と重畳された絶
縁されたゲートパターンとを含むことを特徴とするSOI
半導体集積回路。 - 【請求項２】 前記第１導電型はp型又はn型であること
を特徴とする請求項１に記載のSOI半導体集積回路。 - 【請求項３】 前記半導体層はシリコン層であることを
特徴とする請求項１に記載のSOI半導体集積回路。 - 【請求項４】 前記完全トレンチ素子分離層は互いに分
離された第１完全トレンチ素子分離層及び第２完全トレ
ンチ素子分離層で構成されることを特徴とする請求項１
に記載のSOI半導体集積回路。 - 【請求項５】 前記第１及び第２完全トレンチ素子分離
層は前記ゲートパターンに対して互いに対称であること
を特徴とする請求項４に記載のSOI半導体集積回路。 - 【請求項６】 前記ゲートパターンの両側に位置した前
記トランジスタ活性領域に形成されたソース/ドレイン
領域を含み、前記ソース/ドレイン領域は前記第１導電
型と反対の第２導電型であり、前記埋立絶縁層と接触す
ることを特徴とする請求項１に記載のSOI半導体集積回
路。 - 【請求項７】 前記完全トレンチ素子分離層は前記ソー
ス/ドレインを囲むことを特徴とする請求項６に記載のS
OI半導体集積回路。 - 【請求項８】 前記ボデーコンタクト活性領域に形成さ
れたウェルコンタクト領域を含み、前記ウェルコンタク
ト領域は前記第１導電型であることを特徴とする請求項
１に記載のSOI半導体集積回路。 - 【請求項９】 支持基板、前記支持基板上に積層された
埋立絶縁層及び前記埋立絶縁層上に積層された第１導電
型の半導体層で構成されたSOI基板上にSOI半導体集積回
路を製造する方法において、 前記半導体層の一部分をエッチングしてトランジスタ活
性領域及び前記トランジスタ活性領域から外れた少なく
とも１つのボデーコンタクト活性領域を画定する部分ト
レンチ領域を形成すると共に、前記トランジスタ活性領
域及び前記ボデーコンタクト活性領域の間に前記半導体
層より薄い半導体残余物層を残す段階と、 前記半導体残余物層の所定領域をエッチングして前記ト
ランジスタ活性領域周辺の前記埋立絶縁層を露出させる
完全トレンチ領域を形成すると共に、前記半導体残余物
層の側壁の一部分から前記トランジスタ活性領域に向か
って延長され、前記トランジスタ活性領域を前記半導体
残余物層と連結させるボデー延長部を画定する段階と、 前記部分トレンチ領域及び前記完全トレンチ領域内に各
々部分トレンチ素子分離層及び完全トレンチ素子分離層
を形成する段階と、 前記トランジスタ活性領域の上部を横切り、前記ボデー
延長部と重畳された絶縁されたゲートパターンを形成す
る段階とを含むことを特徴とするSOI半導体集積回路の
製造方法。 - 【請求項１０】 前記部分トレンチ領域を形成する段階
は、 前記半導体層上に少なくとも２つの分離されたマスクパ
ターンで構成された第１トレンチマスクパターンを形成
する段階と、 第１トレンチマスクパターンをエッチングマスクとして
使用して前記半導体層を前記半導体層の厚さより薄い所
定の厚さほどエッチングする段階とを含むことを特徴と
する請求項９に記載のSOI半導体集積回路の製造方法。 - 【請求項１１】 前記第１トレンチマスクパターンを形
成する段階は、 前記半導体層上に第１トレンチマスク層を形成する段階
と、 前記第１トレンチマスク層をパターニングする段階とを
含むことを特徴とする請求項１０に記載のSOI半導体集
積回路の製造方法。 - 【請求項１２】 前記第１トレンチマスク層は前記半導
体層上にパッド酸化層及びパッド窒化層を順次に積層し
て形成することを特徴とする請求項１１に記載のSOI半
導体集積回路の製造方法。 - 【請求項１３】 前記完全トレンチ領域を形成すると共
に、前記ボデー延長部を画定する段階は、 前記トランジスタ活性領域周辺の前記半導体残余物層の
一部分を露出させ、前記トランジスタ活性領域の側壁か
ら延長された前記半導体残余物層の他の部分を覆う第２
トレンチマスクパターンを形成する段階と、 前記第１及び第２トレンチマスクパターンをエッチング
マスクとして使用して前記埋立絶縁層が露出されるまで
前記露出された半導体残余物層をエッチングする段階
と、 前記第２トレンチマスクパターンを除去する段階とを含
むことを特徴とする請求項１０に記載のSOI半導体集積
回路の製造方法。 - 【請求項１４】 前記完全トレンチ素子分離層及び部分
トレンチ素子分離層を形成する段階は、 前記第２トレンチマスクパターンが除去された結果物の
全面に前記部分トレンチ領域及び前記完全トレンチ領域
を充填する絶縁層を形成する段階と、 前記第１トレンチマスクパターンの上部面が露出される
時まで前記絶縁層を平坦化させる段階と、 前記第１トレンチマスクパターンを除去して前記トラン
ジスタ活性領域及び前記ボデーコンタクト活性領域を露
出させる段階とを含むことを特徴とする請求項１３に記
載のSOI半導体集積回路の製造方法。 - 【請求項１５】 前記ゲートパターンの両側に位置した
前記トランジスタ活性領域及にソース/ドレイン領域を
形成する段階を含み、前記ソース/ドレイン領域は前記
第１導電型と反対の第２導電型の不純物にドーピングさ
れ、前記埋立絶縁層と接触することを特徴とする請求項
９に記載のSOI半導体集積回路の製造方法。 - 【請求項１６】 前記ボデーコンタクト活性領域にウェ
ルコンタクト領域を形成する段階を含み、前記ウェルコ
ンタクト領域は前記第１導電型の不純物にドーピングさ
れることを特徴とする請求項１５に記載のSOI半導体集
積回路の製造方法。
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