JP3942192B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
本発明は、半導体集積回路装置およびその製造技術に関し、特に、SOI(Silicon On Insulator)基板を用いる半導体集積回路装置の保護素子技術に適用して有効な技術に関するものである。
背景技術
SOI技術は、絶縁層上に形成された薄い半導体層上に所定の半導体集積回路装置を形成する技術であり、例えば次のような優れた効果を有している。
すなわち、素子分離部をSOI形成用の絶縁層まで達するように形成することで完全な素子分離構造を実現できる。また、pn接合分離構造で現れる寄生MOSトランジスタや寄生バイポーラトランジスタ等の能動的な寄生効果がないため、ラッチアップ現象等を防止できる。さらに、素子分離部の占有面積が小さいので素子集積度を向上させることができる等である。
ところで、本発明者の検討したSOI基板は、強度を確保するための半導体基板上に絶縁層を介して薄い半導体層を設けた構造となっており、その半導体層には所定の半導体集積回路装置を構成する素子が形成されている。
その素子には、半導体集積回路装置の内部回路を構成するための素子の他、半導体集積回路装置の入出力回路(入力回路、出力回路および入出力双方向の回路を含む)やそれを保護する保護回路用の素子等がある。
このような素子形成用の半導体層上には、絶縁層を介して素子間等を結線するための配線が形成されている。すなわち、SOI基板は、素子形成用の半導体層がその上下の絶縁層に挟まれる構造となっている。
なお、SOI基板については、例えば啓学出版株式会社、1990年12月15日発行、「図説超LSI工学」P322〜P325に記載があり、SOI基板の構造および種々の製造方法について説明されている。
ところが、上記発明者が検討したSOI技術においては、以下の問題があることを本発明者は見い出した。
第1に、SOI基板では、保護回路用の素子が形成された半導体層の上下が絶縁層で挟まれている関係上、その素子がブレークダウンした際に生じる熱を薄い半導体層に沿って横方向にしか逃がすことができず、その熱によって保護回路用の素子が劣化あるいは破損してしまう問題がある。
第2に、SOI基板では、保護回路用の素子が形成された半導体層に静電気等による大電流が流れた場合、その半導体層の上下が絶縁層で挟まれている関係上、その大電流を薄い半導体層に沿って横方向にしか逃がすことができず、その大電流が保護回路用の素子に集中する結果、保護回路用の素子が劣化あるいは破損してしまう問題がある。
本発明の目的は、SOI基板を用いた半導体集積回路装置において、保護回路用の素子で発生した熱の放熱性を向上させることのできる技術を提供することにある。
本発明の他の目的は、SOI基板を用いた半導体集積回路装置において、保護回路用の素子の静電破壊耐性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本発明の半導体集積回路装置は、支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するSOI基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けてなる半導体集積回路装置であって、前記半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設けたものである。
上記した本発明の半導体集積回路装置によれば、保護回路用の素子がブレークダウンした際に生じた熱を、絶縁層除去領域を通じて支持用の半導体基板側にも逃がすことができるので、保護回路用の素子で発生した熱の放熱性を向上させることが可能となる。
また、静電気等により生じた電荷を、絶縁層除去領域を通じて支持用の半導体基板側にも逃がすことができ、保護回路用の素子に電荷が集中するのを防ぐことができるので、保護回路用の素子の静電破壊耐性を向上させることが可能となる。
また、SOI基板の絶縁層を部分的に除去しただけで、他の領域には絶縁層が残されているので、拡散容量や配線・基板間容量の増大を招くことなく、上述の作用を得ることが可能となる。
さらに、SOI基板の絶縁層を部分的に除去しただけで、他の領域には絶縁層が残されているので、上層の半導体層に大幅な段差が生じることもない。したがって、段差に起因する配線断線等のような不良の発生を防止することが可能となる。
また、本発明の半導体集積回路装置は、前記保護回路用の素子の所定の半導体領域を前記絶縁層に接するように設け、前記半導体集積回路を構成する素子の所定の半導体領域を前記絶縁層に接するように設けたものである。
上記した半導体集積回路装置によれば、半導体集積回路装置における全体的な拡散容量を下げることができるので、半導体集積回路装置の動作速度を向上させることが可能となる。
【図面の簡単な説明】
図1は、本発明の一実施の形態である半導体集積回路装置の要部断面図、図2は、本発明の一実施の形態である半導体集積回路装置の要部断面図、図3は、図1の半導体集積回路装置の要部平面図、図4は、半導体集積回路装置を構成する半導体チップの平面図、図5は、半導体集積回路装置を構成する半導体チップの平面図、図6は、半導体集積回路装置の入力保護回路の回路図、図7は、半導体集積回路装置の出力保護回路の回路図、図8は、半導体集積回路装置の製造工程中における要部断面図、図9は、図8に続く半導体集積回路装置の製造工程中における要部断面図、図10は、図9に続く半導体集積回路装置の製造工程中における要部断面図、図11は、図10に続く半導体集積回路装置の製造工程中における要部断面図、図12は、図11に続く半導体集積回路装置の製造工程中における要部断面図、図13は、図12に続く半導体集積回路装置の製造工程中における要部断面図、図14は、図13に続く半導体集積回路装置の製造工程中における要部断面図、図15は、図14に続く半導体集積回路装置の製造工程中における要部断面図、図16は、図15に続く半導体集積回路装置の製造工程中における要部断面図、図17は、本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図、図18は、図17に続く半導体集積回路装置の製造工程中における要部断面図、図19は、図18に続く半導体集積回路装置の製造工程中における要部断面図、図20は、図19に続く半導体集積回路装置の製造工程中における要部断面図、図21は、図20に続く半導体集積回路装置の製造工程中における要部断面図、図22は、図21に続く半導体集積回路装置の製造工程中における要部断面図、図23は、本発明の他の実施の形態である半導体集積回路装置の入力保護回路の回路図、図24は、本発明の他の実施の形態である半導体集積回路装置の出力保護回路の回路図、図25は、図23の半導体集積回路装置の要部断面図、図26は、本発明の他の実施の形態である半導体集積回路装置の要部平面図、図27は、図26のXXVII−XXVII線の断面図、図28は、本発明の他の実施の形態である半導体集積回路装置の内部回路領域の要部断面図、図29は本発明の他の実施の形態である半導体集積回路装置の保護回路の回路図、図30は図29の保護回路を含む半導体集積回路装置の要部断面図である。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態1の半導体集積回路装置を構成する半導体チップの平面図を図4に示す。半導体チップ1は、例えば平面四角形状の半導体小片からなり、その中央には、内部回路領域Aが配置され、その外周には周辺回路領域Bが配置されている。
内部回路領域Aには、例えばマイクロプロセッサ等のような所定の論理回路(半導体集積回路)が形成されている。周辺回路領域Bには、例えば入力バッファ回路、出力バッファ回路または入出力双方向の回路等のような入出力回路、その保護回路および電源回路等が形成されている。
また、半導体チップ1の主面上には、CCB(Controlled Collapse Bonding)バンプ電極(外部端子)2が複数規則的に配置されている。CCBバンプ電極2は、例えば鉛(Pb)−錫(Sn)合金からなり、配線を通じて半導体チップ1に形成された素子と電気的に接続されている。なお、内部回路領域A内には、主として電源電圧供給用のCCBバンプ電極2が配置され、周辺回路領域B内には、信号用のCCBバンプ電極2が配置されている。
ただし、内部回路領域Aおよび周辺回路領域Bの配置状態は、図4に限定されるものではなく種々変更可能であり、例えば図5に示すようにしても良い。すなわち、図5の上下方向に延びる長方形状の内部回路領域Aおよび周辺回路領域Bを図5の横方向に沿って交互に配置しても良い。なお、この場合、内部回路領域A内には、例えば低電位側の電源電圧供給用のCCBバンプ電極2が配置され、周辺回路領域B内には、例えば高電位側の電源電圧供給用のCCBバンプ電極2および信号用のCCBバンプ電極2が交互に配置されている。
次に、周辺回路領域Bに形成された入力保護回路および出力保護回路の回路図をそれぞれ図6および図7に示す。なお、図6および図7において、電流Iは、静電気電流等が流れる方向を示している。
図6に示す入力保護回路3は、周辺回路や内部回路等を静電気等から保護するための回路であり、例えば2つのダイオードD1,D2と抵抗Rとを有している。
ダイオード(第1のpn接合ダイオード)D1は、電源用配線VCCと入力用のCCBバンプ電極2との間に逆方向となるように電気的に接続されている。電源用配線VCCは、高電位の電源配線であり、例えば0V程度に設定されている。
ダイオード(第2のpn接合ダイオード)D2は、入力用のCCBバンプ電極2と電源用配線VEEとの間に逆方向となるように電気的に接続されている。電源用配線VEEは、低電位の電源配線であり、例えば−2V程度に設定されている。
抵抗Rは、入力用のCCBバンプ電極2と内部回路との間に電気的に接続されており、例えば100Ω程度に設定されている。
図7に示す出力保護回路4は、周辺回路や内部回路等を静電気等から保護するための回路であり、例えば2つのダイオードD3,D4を有している。
ダイオード(第1のpn接合ダイオード)D3は、電源用配線VCCと出力用のCCBバンプ電極2との間に逆方向となるように電気的に接続されている。また、ダイオード(第2のpn接合ダイオード)D4は、出力用のCCBバンプ電極2と電源用配線VEEとの間に逆方向となるように電気的に接続されている。
次に、この入力保護回路3の平面図を図3に示す。また、その図3のI−I線の断面図を図1に示す。さらに、内部回路領域Aの要部断面図を図2に示す。なお、図3には、図面を見易くするため一部ハッチングを付してある。
本実施の形態1においては、図1および図2に示すように、半導体チップ1を構成する素子形成用基板としてSOI基板5が使用されている。SOI基板5は、半導体基板5aと、その上層に形成された絶縁層5bと、その上層に形成された半導体層5cとから構成されている。
半導体基板5aは、主としてSOI基板5の強度を確保する支持用の基板構成部であり、例えばn形のシリコン(Si)単結晶からなる。絶縁層5bは、例えば二酸化シリコン(SiO2)からなり、その厚さは、例えば5000Å程度である。
本実施の形態1においては、その絶縁層5bにおいて入力保護回路用のダイオードD1,D2のpn接合面直下における領域のみが部分的に除去されている。すなわち、そのpn接合面直下の領域では、半導体層5cと半導体基板5aとが物理的に接触した状態となっている。これにより、本実施の形態1の半導体集積回路装置においては、以下のことが可能となっている。
第1に、ダイオードD1,D2がブレークダウンした際に生じた熱を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができるので、その熱の放熱性を向上させることが可能となっている。
第2に、静電気等によりダイオードDl,D2に流れた電流を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができ、ダイオードD1,D2に電界が集中するのを防ぐことができるので、そのダイオードD1,D2の静電破壊耐性を向上させることが可能となっている。なお、図1中の矢印Cは、熱または静電気電流の逃げ道を模式的に示したものである。
第3に、SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となっている。
第4に、SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、上層の半導体層5cに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となっている。
半導体層5cは、素子形成用の基板構成部であり、例えばn形のSi単結晶からなり、その厚さは、例えば1〜2μm程度である。半導体層5cの上部の所定位置には、分離用のフィールド絶縁膜6aおよびトレンチ分離部6bが形成されている。
フィールド絶縁膜6aは、例えばSiO2からなる。また、トレンチ分離部6bは、フィールド絶縁膜6bの上面から絶縁層5bの一部に達する程度に掘られた溝内に、例えばSiO2からなる絶縁膜が埋め込まれて形成されている。
ダイオードD1は、n+形埋込み領域7a1と、n+形引出し領域7b1と、n-形半導体領域7c1と、p+形半導体領域(第1p形半導体領域)7d1とを有している。
n+形埋込み領域7a1は、例えばn+形のSi単結晶からなり、半導体層5cの最下層に形成されている。n+形引出し領域7b1は、半導体層5cの上面からn+形埋込み領域7a1まで延びるように形成されており、SOI基板5上の絶縁膜8に穿孔された接続孔9aを通じて配線10aと電気的に接続されている。
この配線10aは、例えばアルミニウム(Al)−Si−銅(Cu)合金からなり、例えば電源用配線VCCと電気的に接続されている。この配線10aおよび接続孔9aは、図3に示すように、p+形半導体領域7d1の周囲を取り囲むように配置されている。
n-形半導体領域7c1は、例えばエピタキシャル法によって形成されたn-形のSi単結晶からなり、n+形埋込み領域7a1上に形成されている。このようなn+埋込み領域7a1、n+形引出し領域7b1およびn-形半導体領域7c1には、例えばn形不純物のリンまたはヒ素(As)が導入されている。
n-形半導体領域7c1の上部には、p+形半導体領域(第1p形半導体領域)7d1が形成されており、このp+形半導体領域7d1とn-形半導体領域7c1とのpn接合部にダイオードD1の主要作用部が形成されている。
p+形半導体領域7d1は、絶縁膜8に穿孔された接続孔9b,9cを通じて、それぞれ互いに独立して形成された配線10b,10cと電気的に接続されている。配線10bは、例えば内部回路と電気的に接続されている。また、配線10cは、接続孔9dを通じて配線10dと電気的に接続され、さらに、その配線10aを通じて入力用のCCBバンプ電極2(図4参照)と電気的に接続されている。この配線10b,10cは、例えばAl−Si−Cu合金からなり、その相互間は、p+形半導体領域7d1からなる抵抗Rを通じて電気的に接続されている。なお、n+形引出し領域7b1を含めたダイオードD1の大きさは、例えば35μm×28μm程度である。
ダイオードD2は、n+形埋込み領域7a2と、n+形引出し領域7b2と、n-形半導体領域7c2と、p+形半導体領域(第2p形半導体領域)7d2とを有している。
n+形埋込み領域7a2は、例えばn+形のSi単結晶からなり、半導体層5cの最下層に形成されている。n+形引出し領域7b2は、半導体層5cの上面からn+形埋込み領域7a2まで延びるように形成されており、SOI基板5上の絶縁膜8に穿孔された接続孔9eを通じて配線10eと電気的に接続されている。配線10eおよび接続孔9eは、図3に示すように、p+形半導体領域7d2の周囲を取り囲むように配置されている。この配線10eは、例えばAl−Si−Cu合金からなり、接続孔9fを通じて上記した配線10dと電気的に接続され、さらに、その配線10dを通じて入力用のCCBバンプ電極2(図4等参照)と電気的に接続されている。
n-形半導体領域7c2は、例えばエピタキシャル法によって形成されたn-形のSi単結晶からなり、n+形埋込み領域7a2上に形成されている。このようなn+埋込み領域7a2、n+形引出し領域7b2およびn-形半導体領域7c2には、例えばn形不純物のリンまたはAsが導入されている。
n-形半導体領域7c2の上部には、p+形半導体領域7d2が形成されており、このp+形半導体領域7d2とn-形半導体領域7c2とのpn接合部にダイオードD2の主要作用部が形成されている。
p+形半導体領域7d2は、絶縁膜8に穿孔された接続孔9gを通じて配線10fと電気的に接続されている。配線10fは、例えばAl−Si−Cu合金からなり、例えば電源用配線VEEと電気的に接続されている。なお、n+形引出し領域7b2を含めたダイオードD2の大きさは、例えば28μm×22μm程度である。また、絶縁膜8は、例えばPSG(Phospho Silicate Glass)膜からなる。
一方、内部回路形成領域には、図2に示すように、例えば縦形npnバイポーラトランジスタ(以下、npnトランジスタという)11と、pチャネル形のMOSトランジスタ(以下、pMOSという)12と、nチャネル形のMOSトランジスタ(以下、nMOSという)13とが形成されている。
そして、このpMOS12およびnMOS13によってCMOS回路が形成されており、このCMOS回路とnpnトランジスタ11とによってBiC−MOS(Bipolor C-MOS)回路が形成されている。
npnトランジスタ11は、コレクタ埋込領域11aと、その上のnウエル11bの上部に形成されたベース領域11cと、ベース領域11cの上部中央に形成されたエミッタ領域11dとを有している。
このn+形のコレクタ埋込領域11aは、例えばn形不純物のリンまたはAsが導入されてなり、nウエル11bに形成されたコレクタ引出し領域11fを通じてコレクタ電極14cと電気的に接続されている。コレクタ電極14cは、例えばAl−Si−Cu合金からなる。
ベース領域11cは、中央の真性ベース領域11c1と、その上部にエミッタ領域11dを取り囲むように配置されたベース引出し領域11c2とから構成されている。
真性ベース領域11c1およびベース引出し領域11c2には、例えばp形不純物のホウ素が導入されている。ただし、ベース引出し領域11c2の不純物濃度は、真性ベース領域11c1の不純物濃度よりも高く設定されている。
ベース引出し領域11c2は、ベース引出し電極14b1を介してベース電極14b2と電気的に接続されている。ベース引出し電極14b1は、例えば低抵抗ポリシリコンからなり、ベース電極14b2は、例えばAl−Si−Cu合金からなる。
エミッタ領域11dは、例えばn形不純物のリンまたはAsが導入されてなり、エミッタ引出し電極14e1を介してエミッタ電極14e2と電気的に接続されている。エミッタ引出し電極14e1は、例えば低抵抗ポリシリコンからなり、エミッタ電極14e2は、例えばAl−Si−Cu合金からなる。
pMOS12は、半導体層5cの上部に形成された一対のソース領域12aおよびドレイン領域12bと、半導体層5c上に形成されたゲート酸化膜12cと、その上に形成されたゲート電極12dとを有している。
ソース領域12aおよびドレイン領域12bは、それぞれ低濃度領域12a1,12b1とその外側の高濃度領域12a2,12b2とを有する構造となっている。その低濃度領域12a1,12b1および高濃度領域12a2,12b2には、例えばp形不純物のホウ素が導入されている。そして、このようなソース領域12aおよびドレイン領域12bは、それぞれソース電極14s1およびドレイン電極14dと電気的に接続されている。ソース電極14s1およびドレイン電極14d1は、例えばAl−Si−Cu合金からなる。
ゲート酸化膜12cは、例えばSiO2からなる。ゲート電極12dは、例えば低抵抗ポリシリコン層上にWSi2等からなるシリサイド層が堆積されてなる。なお、ゲート電極12dの上層および側面には、例えばSiO2からなるキャップ絶縁膜15aおよびサイドウォール15bが形成されている。
nMOS13は、半導体層5cの上部に形成された一対のソース領域13aおよびドレイン領域13bと、半導体層5c上に形成されたゲート酸化膜13cと、その上に形成されたゲート電極13dとを有している。なお、nMOS13の形成領域における半導体層5cには、p形不純物のホウ素が導入されている。
ソース領域13aおよびドレイン領域13bは、それぞれ低濃度領域13a1,13b1とその外側の高濃度領域13a2,13b2とからなり、pMOS12と同様の構造となっている。その低濃度領域13a1,13b1および高濃度領域13a2,13b2には、例えばn形不純物のリンまたはAsが導入されている。そして、このようなソース領域13aおよびドレイン領域13bは、それぞれソース電極14s2およびドレイン電極14d2と電気的に接続されている。ソース電極14s2およびドレイン電極14d2は、例えばAl−Si−Cu合金からなる。
ゲート酸化膜13cは、例えばSiO2からなる。ゲート電極13dは、例えば低抵抗ポリシリコン層上にWSi2等からなるシリサイド層が堆積されてなる。ゲート電極13dの上層および側面には、例えばSiO2からなるキャップ絶縁膜15aおよびサイドウォール15bが形成されている。
このようなSOI基板5上には、図1および図2に示すように、例えばSiO2からなる絶縁膜16が堆積されており、これによって配線10a,10b,10e,10f、ベース電極14b2、エミッタ電極14e2、コレクタ電極14c、ソース電極14s1,14s2およびドレイン電極14d1,14d2が被覆されている。さらに、その絶縁膜16上には、例えばSiO2膜またはSiO2膜上に窒化シリコン膜が堆積されてなる積層膜からなる表面保護膜17が堆積されており、これによって配線10d(図3参照)等が被覆されている。
次に、本実施の形態1の半導体集積回路装置の製造方法例を図8〜図16によって説明する。
まず、図8に示すように、例えばn形のSi単結晶からなる半導体基板5aの主面上に、上記した絶縁層5b(図1参照)の除去領域を被覆するようなフォトレジストパターン18aをフォトリソグラフィ技術によって形成する。
続いて、このフォトレジストパターン18aをマスクとして、半導体基板5aに、例えば酸素イオンをイオン注入法等によって導入する。この際のドーズ量は、例えば1018個/cm2程度である。また、加速エネルギーは、例えば180keV〜200keV程度である。
その後、半導体基板5aに対して、例えば1300℃〜1350℃程度で2時間〜6時間程度の窒素アニール処理を施し、酸素イオンを打ち込んだ領域を選択的にSiO2に変えることにより、図9に示すように、半導体基板5aの所定の深さ位置に、例えば厚さ5000Å程度の絶縁層5bを形成するとともに、その上層に、例えば厚さ0.1μm程度の薄い半導体層5c1を形成する。
ここで、本実施の形態1においては、一部分に絶縁層5bが形成されていない除去領域があり、その除去領域において薄い半導体層5c1と下層の半導体基板5aとが物理的に接触した状態となっている。そして、この絶縁層5bの除去領域が上記した入出力保護回路で発生した熱や静電気電流等を半導体基板5a側に逃がす領域となる。
次いで、図10に示すように、薄い半導体層5c1に埋め込み領域を形成した後、その薄い半導体層5c1上に、例えばn形のSi単結晶からなる半導体層5c2をエピタキシャル法によって形成する。これによって、絶縁層5bに半導体層5cを形成し、SOI基板5を製造する。
続いて、図11に示すように、半導体層5cの上部に、例えばSiO2からなるフィールド絶縁膜6aを通常のLOCOS(Local Oxidization of Silicon)法によって形成する。
その後、そのフィールド絶縁膜6aの所定位置に絶縁層5bの上部に達するような溝を形成した後、その溝内に、例えばSiO2からなる絶縁膜を埋め込むことによりトレンチ分離部6bを形成する。
次いで、図12に示すように、内部回路領域Aのトランジスタ形成領域に、コレクタ引出し領域11fを形成する。このコレクタ引出し領域11fは、その領域以外を被覆するようなフォトレジストパターンを形成した後、SOI基板5に対して、例えばn形不純物のリンまたはAsをイオン注入法等によって注入し、さらにアニール処理を施すことによって形成する。
続いて、周辺回路領域Bにおける入出力保護回路領域のn-半導体領域7c1,7c2にn+形引出し領域7b1,7b2を形成する。このn+形引出し領域7b1,7b2は、その領域以外を被覆するようなフォトレジストパターンを形成した後、SOI基板5に対して、例えばn形不純物のリンまたはAsをイオン注入法等によって注入し、さらにアニール処理を施すことによって形成する。
その後、周辺回路領域Bにおける入出力保護回路領域のn-半導体領域7c1,7c2の上部に、p+形半導体領域7d1,7d2を形成する。このp+形半導体領域7d1,7d2は、その領域以外を被覆するようなフォトレジストパターンを形成した後、SOI基板5に対して、例えばp形不純物のBF2をイオン注入法等によって注入し、さらにアニール処理を施すことによって形成する。
次いで、内部回路領域Aに、pMOS12およびnMOS13を、通常のMOSトランジスタの形成方法に従ってそれぞれ形成した後、図13に示すように、SOI基板5上に、例えばSiO2からなる絶縁膜8aをCVD法等によって堆積する。
続いて、バイポーラトランジスタ形成領域のベース領域における絶縁膜8aをフォトリソグラフィ技術およびドライエッチング技術によって除去する。
その後、SOI基板5上に、例えばp形の低抵抗ポリシリコンからなる導体膜をCVD法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより導体膜18を形成する。
次いで、SOI基板5上に、例えばSiO2からなる絶縁膜8bをCVD法等によって堆積した後、バイポーラトランジスタ形成領域のベース領域における絶縁膜8bおよび導体膜18をフォトリソグラフィ技術およびドライエッチング技術によって除去することにより、図14に示すように、ベース引出し電極14b1を形成するとともに、半導体層5cの上面の一部を露出させる。
続いて、絶縁膜8bをマスクとして、SOI基板5の半導体層5cの露出部に、例えばBF2イオンをイオン注入法等によって導入する。この際のドーズ量は、例えば1013/cm2程度、加速エネルギーは、例えば60keV程度である。
その後、SOI基板5に対してアニール処理を施すことにより、真性ベース領域11c1を形成した後、導体膜18中のp形不純物を半導体層5cの上部に拡散することにより、図15に示すように、べース引出し領域11c2を形成する。
次いで、SOI基板5上に、例えばSiO2からなる絶縁膜をCVD法等によって堆積した後、その絶縁膜をエッチバックすることにより、絶縁膜8および導体膜18の開口部の側面に絶縁膜8cを形成する。
続いて、SOI基板5上に、例えばn形の低抵抗ポリシリコンからなる導体膜をCVD法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、エミッタ引出し電極14e1を形成する。
その後、エミッタ引出し電極14e1中のn形不純物を半導体層5cの上部に拡散させることにより、真性ベース領域11c1の上部にエミッタ領域11dを形成する。
次いで、図16に示すように、SOI基板5上に、例えばSiO2からなる絶縁膜8dをCVD法等によって堆積した後、絶縁膜8に接続孔19をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
続いて、SOI基板5上に、例えばAl−Si−Cu合金からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、配線10a,10b,10e,10f、コレクタ電極14c、ベース電極14b2、エミッタ電極14e2、ソース電極14s1,14s2およびドレイン電極14d1,14d2を形成する。
その後、図1および図2に示したように、SOI基板5上に、例えばSiO2からなる絶縁膜16をCVD法等によって堆積した後、配線形成工程を経てその絶縁膜16上に表面保護膜17をCVD法等によって堆積する。以降は、通常の半導体集積回路装置の製造工程に従って半導体集積回路装置を製造する。
このように、本実施の形態1によれば、以下の効果を得ることが可能となる。
(1).ダイオードDl,D2の下層の絶縁層5bを除去したことにより、ダイオードD1,D2がブレークダウンした際に生じた熱を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができるので、その熱の放熱性を向上させることが可能となる。
(2).ダイオードD1,D2の下層の絶縁層5bを除去したことにより、静電気等によりダイオードD1,D2に流れた電流を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができ、ダイオードD1,D2に電界が集中するのを防ぐことができるので、そのダイオードD1,D2の静電破壊耐性を向上させることが可能となる。
(3).SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となる。したがって、半導体集積回路装置の動作速度の遅延を招くことなく、半導体集積回路装置の信頼性を向上させることが可能となる。
(4).SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、上層の半導体層5cに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となる。
次に、本発明の他の実施の形態2を図17〜図22によって説明する。なお、本実施の形態2においては、SOI基板5の他の製造方法例について説明する。
まず、図17に示すように、例えばn形のSi単結晶からなる第1の半導体基板20の主面上に、通常のLOCOS法等によって、例えばSiO2からなるフィールド絶縁膜21を形成する。この際、第1の半導体基板20の所定位置には、フィールド絶縁膜21の無い除去領域が形成されている。
続いて、その第1の半導体基板20の主面をCMP(Chemical Mechanical Polishing)法等によって研磨することにより、図18に示すように、第1の半導体基板20の主面を平坦にする。ただし、この際の研磨処理においては、フィールド絶縁膜21(図17参照)が半導体基板20の主面上部に残るようにする。これにより、絶縁層5bを形成する。
その後、図19に示すように、第1の半導体基板20の主面と、他に用意した第2の半導体基板(支持用の半導体基板)22の主面とを対向させ接触させた状態で、例えば800℃〜1100℃程度で2時間程の酸素雰囲気等でのアニール処理を施すことにより、第1の半導体基板20と第2の半導体基板22とを張り合わせる。第2の半導体基板22は、例えばn形のSi単結晶からなる。
次いで、第1の半導体基板20の裏面を、例えばドライエッチング処理によってエッチング除去することにより、図20に示すように、薄い半導体層5c1を形成した後、前記実施の形態1と同様、その薄い半導体層5c1上に、図21に示すように、例えばn形のSi単結晶からなる半導体層5c2をエピタキシャル法等によって成長させて半導体層5cを形成する。
続いて、前記実施の形態1と同様に、図22に示すように、半導体層5cの上部に、例えばSiO2からなるフィールド絶縁膜6aをLOCOS法等によって形成した後、その所定の位置にトレンチ分離部6bを形成する。これ以降は、前記実施の形態1と同じなので説明を省略する。
このような本実施の形態2においては、前記実施の形態1と同じ効果を得ることが可能である。
次に、本発明の他の実施の形態3を図23〜図25によって説明する。なお、図23および図24は本実施の形態3の周辺回路領域に形成された入力保護回路および出力保護回路の回路図を示し、図25はこの入力保護回路素子を含む半導体集積回路装置の要部断面図を示している。
本実施の形態3においては、保護回路を構成する静電保護素子が、ダイオードとして機能するMOSトランジスタQ1〜Q4によって構成されている。
入力保護回路3のMOSトランジスタ(第1のMISトランジスタ)Q1は、そのゲート電極が電源用配線VCCに接続された状態で、電源用配線VCCと入力用のCCBバンプ電極2との間にダイオード接続されている。また、MOSトランジスタ(第2のMISトランジスタ)Q2は、そのゲート電極が電源用配線VEEに接続された状態で電源用配線VEEと入力用のCCBバンプ電極2との間にダイオード接続されている。
出力保護回路4のMOSトランジスタ(第1のMISトランジスタ)Q3は、そのゲート電極が電源用配線VCCに接続された状態で、電源用配線VCCと出力用のCCBバンプ電極2との間に電気的に接続されている。また、MOSトランジスタ(第2のMISトランジスタ)Q4は、そのゲート電極が電源用配線VEEに接続された状態で、出力用のCCBバンプ電極2と電源用配線VEEとの間に電気的に接続されている。
次に、この入力保護回路3の断面図を図25に示す。なお、図25には上記したMOSトランジスタQ1のみを示すが、MOSトランジスタQ2〜Q4も基本的に同じ構造となっている。
上記したMOSトランジスタQ1は、例えばp形のSi単結晶からなる半導体層5cの上部に互いに離間して設けられた一対のソース領域(第1n形半導体領域)24aおよびドレイン領域(第1n形半導体領域)24bと、その半導体層5c上の絶縁膜8からなるゲート絶縁膜24cと、その絶縁膜8上に配置されたゲート電極24dとを有する。
ソース領域24aおよびドレイン領域24bは、例えばn形不純物のリンまたはAsが導入されてなり、内部回路のnMOS13のソース領域13aおよびドレイン領域13bの形成時に同時に形成される。このソース領域24aとドレイン領域24bとの間はチャネル領域となっている。
ゲート電極24dは、例えばAl−Si−Cu合金からなり、コレクタ電極14c、ベース電極14b2、エミッタ電極14e2、ソース電極14s1,14s2およびドレイン電極14d1,14d2の形成時に同時に形成される。
そして、本実施の形態3においても、静電保護素子用のMOSトランジスタQ1のチャネル領域直下における絶縁層5bが除去されている。これにより、本実施の形態3においても、前記実施の形態1で得られた効果と同じ効果を得ることが可能となっている。
次に、本発明の他の実施の形態4を図26〜図28によって説明する。なお、本実施の形態4においては、半導体チップの構成、保護回路の回路構成およびSOI基板の製造方法は前記実施の形態1,2と同じなので説明を省略する。
本実施の形態4の入力保護回路3の平面図およびそのXXVII−XXVII線の断面図を図27に示す。また、内部回路領域A(図4等参照)の要部断面図を図28に示す。なお、図26には、図面を見易くするため一部ハッチングが付してある。
本実施の形態4においては、図26および図27に示すように、半導体チップ1を構成する素子形成用基板として前記実施の形態1と同様のSOI基板5が使用されている。このSOI基板5は、半導体基板5aと、その上層に形成された絶縁層5bと、その上層に形成された半導体層5cとから構成されている。
半導体基板5aは、主としてSOI基板5の強度を確保する支持用の基板構成部であり、例えばn形のシリコン(Si)単結晶からなる。絶縁層5bは、例えば二酸化シリコン(SiO2)からなり、その厚さは、例えば5000Å程度である。
本実施の形態4においては、その絶縁層5bにおいて入力保護回路用のダイオードD1,D2のpn接合面直下における領域のみが部分的に除去されている。すなわち、そのpn接合面直下の領域では、半導体層5cと半導体基板5aとが物理的に接触した状態となっている。これにより、本実施の形態4の半導体集積回路装置においては、以下の第1〜第4のことが可能となっている。
第1に、ダイオードD1,D2がブレークダウンした際に生じた熱を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができるので、その熱の放熱性を向上させることが可能となっている。
第2に、静電気等によりダイオードD1,D2に流れた電流を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができ、ダイオードD1,D2に電界が集中するのを防ぐことができるので、そのダイオードD1,D2の静電破壊耐性を向上させることが可能となっている。なお、図1中の矢印Cは、熱または静電気電流の逃げ道を模式的に示したものである。
第3に、SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となっている。
第4に、SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、上層の半導体層5cに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となっている。
半導体層5cは、素子形成用の基板構成部であり、例えばn形のSi単結晶からなり、その厚さは、前記実施の形態1〜3よりも薄く、好ましくは、例えば0.1μm程度である。
半導体層5cの上部の所定位置には、分離用のフィールド絶縁膜6aが形成されている。このフィールド絶縁膜6aは、例えばSiO2からなり、その底部が図27および図28に示すように絶縁層5bに接している。
なお、保護回路領域において、フィールド絶縁膜6aの内側に配置されているフィールド絶縁膜6cは、例えばSiO2からなる素子内分離用の絶縁膜である。このフィールド絶縁膜6cは、その底部が絶縁層5bに接しておらず、その間には半導体層が介在されている。
図26および図27に示す入力保護回路用のダイオードD1は、n+形引出し領域7b1と、これに囲まれたn-形半導体領域7c1と、その上層に形成されたp+形半導体領域(第1p形半導体領域)7d1とを有している。
本実施の形態4のダイオードD1においては、前記実施の形態1で説明したn+埋込領域7a1が無い分、ダイオードD1の拡散容量を低減することが可能となっている。
n+形引出し領域7b1は、例えばn形不純物のリンまたはAsが含有されてなり、その底部が絶縁層5bに達する程度に延びている。このn+形引出し領域7b1は、SOI基板5上の絶縁膜8に穿孔された接続孔9aを通じて配線10aと電気的に接続されている。
この配線10aは、例えばアルミニウム(Al)−Si−銅(Cu)合金からなり、例えば電源用配線VCCと電気的に接続されている。この配線10aおよび接続孔9aは、図26に示すように、p+形半導体領域7d1の周囲を取り囲むように配置されている。
n-形半導体領域7c1は、例えばエピタキシャル法によって形成されたn-形のSi単結晶にn形不純物のリンまたはAsが導入されてなり、その底部の中央は支持用の半導体基板5aと物理的に接触している。
p+形半導体領域(第1p形半導体領域)7d1は、例えばp形不純物のホウ素が含有されてなり、このp+形半導体領域7d1とn-形半導体領域7c1とのpn接合部にダイオードD1の主要作用部が形成されている。
p+形半導体領域7d1は、絶縁膜8に穿孔された接続孔9b,9cを通じて、それぞれ互いに独立して形成された配線10b,10cと電気的に接続されている。
配線10bは、例えば内部回路と電気的に接続されている。また、配線10cは、接続孔9dを通じて配線10dと電気的に接続され、さらに、その配線10aを通じて入力用のCCBバンプ電極と電気的に接続されている。この配線10b,10cは、例えばAl−Si−Cu合金からなり、その相互間は、p+形半導体領域7d1からなる抵抗Rを通じて電気的に接続されている。なお、n+形引出し領域7b1を含めたダイオードD1の大きさは、例えば35μm×28μm程度である。
また、入力保護回路用のダイオードD2は、n+形引出し領域7b2と、これに囲まれたn-形半導体領域7c2と、その上層のp+形半導体領域(第2p形半導体領域)7d2とを有している。
本実施の形態4のダイオードD2においては、前記実施の形態1で説明したn+埋込領域7a2が無い分、ダイオードD2の拡散容量を低減することが可能となっている。
n+形引出し領域7b2は、例えばn形不純物のリンまたはAsが含有されてなり、その底部が絶縁層5bに達する程度に延びている。このn+形引出し領域7b2は、SOI基板5上の絶縁膜8に穿孔された接続孔9eを通じて配線10eと電気的に接続されている。
この配線10eおよび接続孔9eは、図26に示すように、p+形半導体領域7d2の周囲を取り囲むように配置されている。この配線10eは、例えばAl−Si−Cu合金からなり、接続孔9fを通じて上記した配線10dと電気的に接続され、さらに、その配線10dを通じて入力用のCCBバンプ電極と電気的に接続されている。
n-形半導体領域7c2は、例えばエピタキシャル法によって形成されたSi単結晶にn形不純物のリンまたはAsが導入されてなる。
p+形半導体領域7d2は、例えばp形不純物のホウ素が含有されてなり、このp+形半導体領域7d2とn-形半導体領域7c2とのpn接合部にダイオードD2の主要作用部が形成されている。
p+形半導体領域7d2は、絶縁膜8に穿孔された接続孔9gを通じて配線10fと電気的に接続されている。配線10fは、例えばAl−Si−Cu合金からなり、例えば電源用配線VEEと電気的に接続されている。なお、n+形引出し領域7b2を含めたダイオードD2の大きさは、例えば28μm×22μm程度である。また、絶縁膜8は、例えばPSG(Phospho Silicate Glass)膜からなる。
一方、内部回路形成領域には、図28に示すように、例えばpMOS12およびnMOS13が形成されている。そして、このpMOS12およびnMOS13によってCMOS回路が形成されている。
pMOS12は、半導体層5cの上部に形成された一対のソース領域12aおよびドレイン領域12bと、半導体層5c上に形成されたゲート酸化膜12cと、その上に形成されたゲート電極12dとを有している。
ソース領域12aおよびドレイン領域12bは、それぞれ低濃度領域12a1,12b1とその外側の高濃度領域12a2,12b2とを有する構造となっている。その低濃度領域12a1,12b1および高濃度領域12a2,12b2には、例えばp形不純物のホウ素が導入されている。
このソース領域12aおよびドレイン領域12bの高濃度領域12a2,12b2の底部は、絶縁層5bに達する程度に形成されている。これにより、pMOS12のソース領域12aおよびドレイン領域12bと半導体基板5aとの間の容量(拡散容量)を大幅に低減することが可能な構造となっている。これは、次の理由からである。
一般に、通常の半導体基板上に形成されたMOS・FETの拡散容量は、ゲート絶縁膜容量と空乏層容量との直列接続によって与えられる。
一方、SOI基板上に形成されたMOS・FETにおいては、そのソース領域およびドレイン領域を絶縁層5bに達する程度に形成した場合、半導体層5cの完全空乏化により、空乏層容量の代わりに絶縁層5bによる容量の影響が顕著となる。すなわち、SOI基板上のMOS・FETでは、拡散容量が絶縁層5bの容量で決められる。
ところで、Siの誘電率は12であるのに対してSiO2の誘電率は4であり、Siの誘電率の1/3であることから、SOI基板上のMOS・FETは、その拡散容量(絶縁層5bの容量で決まる)を、通常の半導体基板上に形成されたMOS・FETの拡散容量(pn接合容量で決まる)の1/10程度に低減することが可能となる。
このことは、前記実施の形態1等で説明したpMOS12(図2参照)と比較しても言うことができる。すなわち、本実施の形態4のpMOS12の構造では、そのソース領域12aおよびドレイン領域12bの下層に前記実施の形態1等の構造で示すような半導体層が介在されないので、前記実施の形態1等で説明したpMOS12よりも拡散容量を下げることが可能となっている。
このようなpMOS12のソース領域12aおよびドレイン領域12bは、それぞれソース電極14s1およびドレイン電極14d1と電気的に接続されている。ソース電極14s1およびドレイン電極14d1は、例えばAl−Si−Cu合金からなる。
ゲート酸化膜12cは、例えばSiO2からなる。ゲート電極12dは、例えば低抵抗ポリシリコン層上にWSi2等からなるシリサイド層が堆積されてなる。なお、ゲート電極12dの上層および側面には、例えばSiO2からなるキャップ絶縁膜15aおよびサイドウォール15bが形成されている。
nMOS13は、半導体層5cの上部に形成された一対のソース領域13aおよびドレイン領域13bと、半導体層5c上に形成されたゲート酸化膜13cと、その上に形成されたゲート電極13dとを有している。なお、nMOS13の形成領域における半導体層5cには、p形不純物のホウ素が導入されている。
ソース領域13aおよびドレイン領域13bは、それぞれ低濃度領域13a1,13b1とその外側の高濃度領域13a2,13b2とからなり、pMOS12と同様の構造となっている。その低濃度領域13a1,13b1および高濃度領域13a2,13b2には、例えばn形不純物のリンまたはAsが導入されている。
このソース領域13aおよびドレイン領域13bの高濃度領域13a2,13b2の底部も、絶縁層5bに達する程度に形成されている。これにより、nMOS13のソース領域13aおよびドレイン領域13bと半導体基板5aとの間の容量(拡散容量)を大幅に低減することが可能な構造となっている。そして、本実施の形態4のnMOS13の構造では、そのソース領域13aおよびドレイン領域13bの下層に前記実施の形態1等の構造で示すような半導体層が介在されないので、前記実施の形態1等で説明したnMOS13よりも拡散容量を下げることが可能となっている。これらの理由は、上記pMOS12と同じなので説明を省略する。
このようなnMOS13のソース領域13aおよびドレイン領域13bは、それぞれソース電極14s2およびドレイン電極14d2と電気的に接続されている。ソース電極14s2およびドレイン電極14d2は、例えばAl−Si−Cu合金からなる。
ゲート酸化膜13cは、例えばSiO2からなる。ゲート電極13dは、例えば低抵抗ポリシリコン層上にWSi2等からなるシリサイド層が堆積されてなる。ゲート電極13dの上層および側面には、例えばSiO2からなるキャップ絶縁膜15aおよびサイドウォール15bが形成されている。
以上のようなSOI基板5上には、図27および図28に示すように、例えばSiO2からなる絶縁膜16が堆積されており、これによって配線10a,10b,10e,10f、ソース電極14s1,14s2およびドレイン電極14d1,14d2が被覆されている。さらに、その絶縁膜16上には、例えばSiO2膜またはSiO2膜上に窒化シリコン膜が堆積されてなる表面保護膜17が堆積されており、これによって配線10d(図26参照)等が被覆されている。
このように、本実施の形態4においては、前記実施の形態1で得られた効果の他に、以下の効果を得ることが可能となる。
(1).内部回路領域におけるpMOS12およびnMOS13の拡散容量を前記実施の形態1よりも下げることができるので、pMOS12およびnMOS13ゲート入力容量を下げることができ、pMOS12およびnMOS13で構成されたCMOS回路のスイッチング特性を向上させることが可能となる。
(2).保護回路用のダイオードD1,D2の拡散容量を前記実施の形態1よりも下げることができるので、半導体集積回路装置の全体的な拡散容量を下げることが可能となる。
(3).上記(1),(2)により、半導体集積回路装置の動作速度を向上させることが可能となる。
次に、本発明の他の実施の形態5を図29および図30によって説明する。なお、本実施の形態5においては、半導体チップの構成、保護回路の回路構成およびSOI基板の製造方法は前記実施の形態1,2と同じなので説明を省略する。
本実施の形態5における入力保護回路の回路図を図29に示す。本実施の形態5においては、入力保護回路3が、ダイオード接続された2つのMOSトランジスタ(第1のMISトランジスタ)Q5およびMOSトランジスタ(第2のMISトランジスタ)Q6を有している。
この入力保護回路3のMOSトランジスタQ5は、そのゲート電極が電源用配線VCCに接続された状態で、電源用配線VCCと出力用のCCBバンプ電極2との間に電気的に接続されている。
また、MOSトランジスタQ6は、そのゲート電極が電源用配線VEEに接続された状態で、出力用のCCBバンプ電極2と電源用配線VEEとの間に電気的に接続されている。
次に、このような入力保護回路3を含む半導体集積回路装置の要部断面図を図30に示す。図30には、その左側に入力保護回路が示され、その右側に内部回路が示されている。なお、内部回路については前記実施の形態4と同じなので説明を省略する。
本実施の形態5においては、入力保護回路3を構成するMOSトランジスタQ5,Q6のチャネル領域直下の絶縁層5bが除去されている。したがって、前記実施の形態1と同じ効果を得ることが可能となっている。
MOSトランジスタQ5,Q6は、共に、例えばnチャネル形のMOSトランジスタからなり、半導体領域25A,26Aと、ソース領域(第1n形半導体領域、第2n形半導体領域)25a,26aおよびドレイン領域(第1n形半導体領域、第2n形半導体領域)25b,26bと、ゲート酸化膜25c,26cと、ゲート電極25d,26dとを有している。なお、ソース領域25a,26aおよびドレイン領域25b,26bの間がチャネル領域となっている。
ソース領域25a,26aおよびドレイン領域25b,26bは、それぞれ低濃度領域25a1,25b1,26a1,26b1および高濃度領域25a2,25b2,26a2,26b2を有している。この低濃度領域25a1,25b1,26a1,26b1および高濃度領域25a2,25b2,26a2,26b2には、例えばn形不純物のリンまたはAsが含有されている。
このソース領域25a,26aおよびドレイン領域25b,26bにおける高濃度領域25a2,25b2,26a2,26b2の底部は、絶縁層5bに達する程度に形成されている。したがって、本実施の形態5によれば、前記実施の形態4のpMOS12(図28参照)と同じ理由により、入力保護回路用のMOSトランジスタQ5,Q6の拡散容量も低減することが可能となっている。
このようなMOSトランジスタQ5,Q6のソース領域25a,26aおよびドレイン領域25b,26bは、それぞれソース電極14s3,14s4およびドレイン電極14d3,14d4と電気的に接続されている。このソース電極14s3,14s4およびドレイン電極14d3,14d4は、例えばAl−Si−Cu合金からなる。
そして、MOSトランジスタQ5,Q6のソース電極14s3とドレイン電極14d4とは、配線10gによって電気的に接続されている。この配線10gは、例えばAl−Si−Cu合金からなる。
ゲート酸化膜25c,26cは、例えばSiO2からなる。また、ゲート電極25d,26dは、例えば低抵抗ポリシリコン層上にWSi2等からなるシリサイド層が堆積されてなる。ゲート電極25d,26dの上層および側面には、例えばSiO2からなるキャップ絶縁膜15aおよびサイドウォール15bが形成されている。
このように、本実施の形態5によれば、以下の効果を得ることが可能となる。
(1).保護回路用のMOSトランジスタQ5,Q6の下層の絶縁層5bを除去したことにより、MOSトランジスタQ5,Q6がブレークダウンした際に生じた熱を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができるので、その熱の放熱性を向上させることが可能となる。
(2).保護回路用のMOSトランジスタQ5,Q6の下層の絶縁層5bを除去したことにより、静電気等によりMOSトランジスタQ5,Q6に流れた電流を、絶縁層5bの除去領域を通じて支持用の半導体基板5a側にも逃がすことができ、MOSトランジスタQ5,Q6に電界が集中するのを防ぐことができるので、そのMOSトランジスタQ5,Q6の静電破壊耐性を向上させることが可能となる。
(3).SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となる。
(4).内部回路領域におけるpMOS12およびnMOS13の拡散容量を前記実施の形態1よりも下げることができるので、pMOS12およびnMOS13のゲート入力容量を下げることができ、pMOS12およびnMOS13で構成されたCMOS回路のスイッチング特性を向上させることが可能となる。
(5).保護回路用のMOSトランジスタQ5,Q6の拡散容量を前記実施の形態1よりも下げることができるので、半導体集積回路装置の全体的な拡散容量を下げることが可能となる。
(6).上記(3)〜(5)により、半導体集積回路装置の動作速度を向上させることが可能となる。
(7).SOI基板5の絶縁層5bを部分的に除去しただけで、他の領域には絶縁層5bが残されているので、上層の半導体層5cに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となる。
(8).上記(1)〜(7)により、半導体集積回路装置の信頼性を確保したまま、半導体集積回路装置の動作速度を向上させることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態1〜5に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態1においては、静電保護素子としてダイオードを用いた場合について説明したが、これに限定されるものではなく、例えば静電保護素子をラテラルバイポーラトランジスタで構成しても良い。
また、前記実施の形態2においては、第1の半導体基板の上部に絶縁層を形成する方法としてLOCOS法および研磨法を用いた場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば次のようにしても良い。
すなわち、まず、第1の半導体基板の所定平面位置に酸素イオンをイオン注入法で導入した後、その半導体基板に対してアニール処理を施すことにより、その半導体基板における酸素イオンの導入領域のみに絶縁層を選択的に形成する。続いて、その半導体基板の上面を、絶縁層5bの上部が露出するまでドライエッチング法等によってエッチング除去することにより、上部に絶縁層の設けられた第1の半導体基板を形成する。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサを有する半導体集積回路装置に適用した場合について説明したが、これに限定されず種々適用可能であり、例えばDRAM(Dynamic Random Access Memory)、SRAM(Static RAM)等のようなメモリ回路を有する他の半導体集積回路装置または論理付SRAM等のような他の半導体集積回路装置に適用することも可能である。
産業上の利用可能性
以上のように、本発明の半導体集積回路装置およびその製造方法は、例えば移動体通信機器、電子計算機またはビデオカメラ等のような小形電子機器に内蔵される半導体集積回路装置およびその製造方法に用いて好適なものである。
Claims (8)
- 支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するSOI基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けてなる半導体集積回路装置であって、前記素子形成用の半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設け、
前記保護回路用の素子は、
(a)前記外部端子と高電源電位との間に逆方向となるようにダイオード接続された第1のMISトランジスタと、
(b)前記外部端子と基準電位との間に逆方向となるようにダイオード接続された第2のMISトランジスタとを有することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、前記半導体基板はシリコン単結晶からなり、前記絶縁層は二酸化シリコンからなり、前記素子形成用の半導体層はn形のシリコン単結晶からなり、前記第1のMISトランジスタは前記素子形成用の半導体層の上部に互いに離間して形成された一対の第1n形半導体領域と、前記一対の第1n形半導体領域間に形成され、かつ、前記絶縁層除去領域の直上における前記素子形成用の半導体層の上部に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、前記第2のMISトランジスタは前記素子形成用の半導体層の上部に互いに離間して形成された一対の第2n形半導体領域と、前記一対の第2n形半導体領域間に形成され、かつ、前記絶縁層除去領域の直上における前記素子形成用の半導体層の上部に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有することを特徴とする半導体集積回路装置。
- 請求項2記載の半導体集積回路装置において、前記第1のMISトランジスタの第1n形半導体領域および前記第2のMISトランジスタの第2n形半導体領域を、その底部が前記絶縁層に接するように設けたことを特徴とする半導体集積回路装置。
- 請求項3記載の半導体集積回路装置において、半導体集積回路の内部回路を構成するMISトランジスタのソース・ドレイン領域用の一対の半導体領域を、その底部が前記絶縁層に接するように設けたことを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記保護回路の一端側は、前記素子形成用の半導体層上に絶縁膜を介して形成された前記外部端子を構成するバンプ電極と電気的に接続され、他端側は、半導体集積回路を構成する内部回路と電気的に接続されていることを特徴とする半導体集積回路装置。
- 請求項1記載の半導体集積回路装置において、前記素子形成用の半導体層に半導体集積回路の内部回路を構成する素子としてバイポーラトランジスタおよびMISトランジスタを設けたことを特徴とする半導体集積回路装置。
- 支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するSOI基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けるとともに、前記素子形成用の半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設け、前記保護回路用の素子は、前記外部端子と高電源電位との間に逆方向となるようにダイオード接続された第1のMISトランジスタと、前記外部端子と基準電位との間に逆方向となるようにダイオード接続された第2のMISトランジスタとを有する半導体集積回路装置の製造方法であって、
(a)前記支持用の半導体基板の所定の深さおよび平面位置に酸素イオンを選択的に導入する工程と、
(b)前記支持用の半導体基板に対して熱処理を施すことにより、前記酸素イオンの導入領域に前記絶縁層を形成するとともに、前記支持用の半導体基板の主面側に前記素子形成用の半導体層を形成する工程と、
(c)前記絶縁層が形成されていない前記絶縁層除去領域上における前記素子形成用の半導体層に前記保護回路用の素子を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するSOI基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けるとともに、前記素子形成用の半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設け、前記保護回路用の素子は、前記外部端子と高電源電位との間に逆方向となるようにダイオード接続された第1のMISトランジスタと、前記外部端子と基準電位との間に逆方向となるようにダイオード接続された第2のMISトランジスタとを有する半導体集積回路装置の製造方法であって、
(a)第1の半導体基板の少なくとも一面に、部分的に除去された領域を有する前記絶縁層を形成する工程と、
(b)前記第1の半導体基板の前記絶縁層の形成された面と、他に用意した第2の半導体基板の所定面とを対向させて接触させた後、双方の半導体基板を貼り合せて接合する工程と、
(c)前記第1の半導体基板または前記第2の半導体基板の裏面を除去することにより、前記素子形成用の半導体層を形成する工程と、
(d)前記絶縁層が形成されていない前記絶縁層除去領域上における前記素子形成用の半導体層に前記保護回路用の素子を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
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