KR100460405B1 - 히트 싱크를 갖는 실리콘-온-절연체 정전기 방전 보호장치 - Google Patents
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Abstract
본 발명은, 활성영역과 기판사이에 열전도성 경로를 형성하는 단계; 및 상기 열전도성 경로에 전도성 물질을 침적하는 단계를 포함하는, 소스, 게이트 및 드레인을 갖는 활성영역을 포함하며 SOI 기판위에 형성된 집적회로장치를 위한 히트 싱크의 제공방법에 관한 것이다. 본 발명은 통상의 조작과정 동안에 기판과 동일한 전위를 갖는 활성영역; 및 상기 활성영역과 기판사이에 형성되어 있으며, ESD가 일어나는 동안에 상기 활성영역으로부터 기판으로 열을 방출하도록 된 접속을 포함하는, ESD 보호장치가 형성된 SOI 기판위에 형성된 집적회로구조체에 관한 것이다.
Description
본 발명은 실리콘-온-절연체(Silicon-On-Insulator; SOI) 기판위에 CMOS 장치를 형성하는 것에 관한 것으로서, 구체적으로는 집적회로의 활성영역과 그 기판사이에 열전도성 경로를 형성함으로써, 정전기 방전이 일어난 이후에 열을 방출시키는 것에 관한 것이다.
SOI 집적회로위에 사용되던 종래의 정전기 방전(electrostatic discharge; ESD) 보호장치는 변형된 nMOS(modified nMOS), pnpn 구조체 또는 기판 nMOS중 어느 하나이다. 상기 기판 nMOS 공정은 많은 조립단계들을 필요로 하기 때문에 경제적이지 못하다. 상부 실리콘 표면위에 조립되는 공지의 다른 모든 장치는 실리콘 산화물로 완전히 격리된다. 실리콘 산화물의 열전도도가 나쁘기 때문에, 그러한 모든 장치들은 ESD가 일어나는 동안에 열이 방출되는 문제를 지니고 있다.
소스, 게이트 및 드레인을 갖는 활성영역을 포함하며 SOI 기판위에 형성된 집적회로장치를 위한 히트 싱크(heat sink)의 제조방법은, 활성영역과 기판사이에 열전도성 경로를 형성하는 단계; 및 상기 열전도성 경로에 전도성 물질을 침적하는 단계를 포함한다. ESD 보호장치가 형성된 SOI 기판위에 형성된 집적회로구조체는, 통상의 조작과정 동안 기판과 동일한 전위를 갖는 활성영역과; 활성영역과 기판사이에 형성된 접속(interconnect)을 포함함으로써, ESD가 일어나는 동안에 열을 활성영역으로부터 기판으로 방출한다.
본 발명의 하나의 목적은 SOI 기판의 상부 실리콘층위에 조립되는 장치를 위한 효과적인 히트 싱크를 제공하는 것이다.
본 발명의 다른 목적은 SOI 기판의 상부 실리콘층위에 조립되는 장치에 있어서 ESD가 일어나는 동안에 열이 방출되는 것을 해결하는 방법을 제공하는 것이다.
상기 본 발명의 요약 및 목적은 본 발명의 본질에 대한 간략한 이해를 위한 것이다. 도면과 함께 본 발명의 바람직한 실시예에 대한 하기의 상세한 설명을 참조함으로써 본 발명에 대한 보다 깊은 이해가 가능할 것이다.
도 1 내지 4는 본 발명의 제1 실시예에 따라 구성된 장치를 나타낸 것이다.
도 5 내지 7은 본 발명의 제2 실시예에 따라 구성된 장치를 나타낸 것이다.
실리콘 산화물의 열전도도는 실리콘의 열전도도에 비해서 대략 2자리(order)가 낮다. 이로 인해서 실리콘-온-절연체(SOI) 기판위에 형성된 정전기 방전(ESD) 보호장치에 있어서 열의 방출이 매우 열악하게 된다. 본 발명은 SOI 기판의 ESD 보호장치를 위한 열전도성 경로 및 본 발명의 방법에 따라 제조되는 열전도성 경로를 갖는 구조체를 제조하는 방법을 제공한다. ESD 보호장치 및 접지(ground)간의 접속, 즉, Vss 단자(terminal)가 제공되는데, 상기 단자는 폴리실리콘 또는 금속 접속에 의해 실리콘 기판에 대하여 기판과 동일한 전위를 갖는다.
본 발명의 제1 실시예는 SOI ESD 보호장치를 갖는 nMOST의 소스가 폴리실리콘의 적층에 의해 매립 산화물(buried oxide; BOX)층을 통하여 실리콘 기판에 접속됨으로써 열을 분산하도록 되어 있는 구조체 및 조립방법을 제공한다. 이 공정의 흐름은 다음과 같다:
질화물을 CVD함
질화물, 상부 실리콘 및 BOX를 에칭함
폴리(poly)를 CVD함
STI를 에칭함
산화물을 CVD함
CMP, 질화물층에서 중단함
그리고 종래의 공정을 후속시켜서 구조체를 완성한다.
보다 구체적으로 제1 실시예에 대한 제조공정은 도 1을 참조하면 다음과 같다:
장치를 제조하기 위하여 그 위에 산화물층(12)를 갖는 실리콘 웨이퍼(10)을 준비한다. SOI 웨이퍼(10)의 상부 실리콘층(14)을 열산화에 의해서 원하는 두께, 대략 30 내지 70 nm의 두께로 박막화한다. 산화물층(12)을 습식 에칭(wet etching)한다. 산화물 박막층(16; 이하, 산화물층I이라 함)을 종래의 공정, 이를테면 CVD에 의해 성장시킨다. 실리콘 질화물층(18)을 대략 50 내지 200 nm의 두께로 적층한다. 이 구조체를 포토레지스트로 덮는다. 실리콘 질화막(18), 산화물층I, 상부 실리콘층(14) 및 산화물층(12)를 에칭하여 소스에서 기판까지의 상호접속 비아(source-to-substrate interconnect via; 20)를 형성한다. 폴리실리콘층(22; 이하, 폴리실리콘층I이라 함)을 대략 20 내지 100 nm의 두께로 적층한다. 이전의 공정을 후속시켜 폴리실리콘-기판 컨택(polysilicon-substrate contact)을 형성한다. 상기 컨택이 금속으로 형성되는 경우에, 이 공정은 필요치 않다.
도 2에 의하면, 포토레지스트를 적용시키고, 실리콘 질화물층(18), 산화물층 (16) 및 상부 실리콘층(14)과 함께 폴리실리콘층(22)을 에칭하여 소자의 분리(isolation)를 행한다. 폴리실리콘층(22)를 열산화하여 산화물의 두께를 대략 1 내지 100 nm로 한다. 제2 실리콘 산화물층(24; 이하, 산화물층II라 함)를 대략 50 내지 100 nm의 두께로 적층한다.
도 3에 의하면, 구조체를 CMP에 의해 연마하며 실리콘 산화물 II와 실리콘 질화물층(18)의 일부분을 제거한다. 질화물과 산화물층I을 습식 에칭한다. 도 2와 3의 단계들은 종래기술의 얕은 트렌치 분리(shallow trench isolation; STI) 공정으로 대체될 수 있다. 폴리실리콘층(22)의 잔류물은 소스에서 기판까지의 비아(20)을 채움으로써, 소스에서 기판가지의 상호접속(22)이 된다. 상호접속(22)은 기판(10)에 열전도성 경로를 제공한다.
최종 구조체는 도 4에 나타나 있다. 종래의 공정을 진행시켜서 장치의 제조를 완결하는데, 이 공정들은 다음을 포함한다:
1 ×1011내지 1 ×1012cm-2의 주입량 및 5 내지 10 keV 의 에너지 레벨로 문턱전압 조절용 이온 주입(threshold voltage adjustment ion implantation)을 위하여 비소이온을 주입하는 공정; 1 ×1015내지 4 ×1015cm-2의 주입량 및 10 내지 40 keV 의 에너지 레벨로 소스/드레인용 이온주입(source/drain ion implantation)을 위하여 비소이온을 주입하여 N+ 소스(26)과 N+ 드레인(28)을 형성하는 공정; 게이트 산화물(27)을 성장시키고, 게이트전극(36)을 형성하고, 확산/활성화하고, 산화물을 패시베이션(passivation)하고, 또한 금속화(metallization)하여 소스전극(32), 드레인전극(34) 및 게이트 금속전극(38)을 형성하는 공정 등이 있다.
상기 구조체의 폴리실리콘층은 도핑되지 않은 폴리실리콘, N+ 도핑된 폴리실리콘 또는 P+ 도핑된 폴리실리콘일 수 있다. 실리콘층은 가볍게 도핑된 N형 또는 가볍게 도핑된 P형 실리콘일 수 있다. Vss 전력배선(power line)에 붙어 있는 ESD 보호 네트워크의 전극은 금속 배선 또는 폴리실리콘 접촉에 의해서 상기 기판에 접속된다. nMOST의 소스를 기판에 접속하는 것은 장치의 동작에 영향을 미치지 않는데, 왜냐하면 소스와 기판이 통상의 동작 중에 동일한 전위에 있기 때문이다. ESD현상에 의해 생성된 열은 기판으로 직행 및 방출되는데, 이럼으로써 SOI 회로에 있어서 낮은 열전도라는 문제점을 최소화한다.
본 발명의 제2 실시예는 nMOST의 소스를 금속 상호접속에 의해서 기판에 접속시키는 것을 포함한다. 이 공정의 흐름은 종래기술의 방법을 이용하여 SOI 기판을 처리함으로써 도 1-3에 나타낸 것과 유사한 구조체를 형성하는 단계를 시작으로 해서, 다음으로, 컨택 포토(contact photo), 즉 컨택 홀(contact hole)을 상기 소스 및 인접한 필드 영역(nearby field region)에 대하여 개방하고, 다음으로 BOX를 통해서 오버 에치(over etch)로 산화물을 에칭하고, 다음으로 표준 금속화 기술을 이용하여 소스와 기판을 접속시키는 과정을 거친다.
도 5에 의해서 본 발명의 제2 실시예의 제조공정이 보다 자세히 설명될 것이다. 이 구조체의 제조공정은 제1 실시예에 대하여 설명된 것과 유사하다. 웨이퍼(40) 상에 컨택 포토(contact photo) 공정을 진행하기 전에, 종래기술의 공정들을 적용하여 산화물층(42)과 실리콘층(44)을 갖는 웨이퍼 40를 준비한다. 상기 실리콘층을 적절히 마스킹하고, 1 ×1015내지 5 ×1015cm-2의 주입량 및 10 내지 40 keV 의 에너지 레벨로 비소이온을 주입함으로써 nMOST 영역을 형성하는데, 이 nMOST 영역은 그 사이에 실리콘 게이트(50)를 개재하는 nMOST 소스(46)와 nMOST 드레인(48)을 포함한다. 1 ×1015내지 5 ×1015cm-2의 주입량 및 5 내지 15 keV 의 에너지 레벨로 보론이온을 pMOST 영역에 주입함으로써, 그 사이에 실리콘 게이트(56)를 가진 pMOST 소스(52)와 pMOST 드레인(54)을 형성한다. 게이트 산화물층(58, 60) 및 게이트전극(62, 64)을 nMOST 및 pMOST 영역에 각각 형성한다. 산화물층(66)을 이 구조체위에 적층한다.
도 6에서 보듯이, 포토레지스트를 적용하여 컨택 홀을 에칭한 후 레지스트를 제거한다. 금속을 적층하고 에칭한다. 최종 구조체가 도 7에 나타나 있는데, 그 구조체는 nMOST 소스/기판 컨택 전극(68), nMOST 게이트전극(70) 및 nMOST 드레인전극(72)을 포함한다. 소스 전극(74), 게이트 전극(76) 및 드레인 전극(78)을 형성함으로써 pMOST가 완성된다.
금속과 기판의 상호접속을 위해서, nMOST 소스에 인접된 매립 산화물을 통해서 컨택 홀이 개구된다. 대안으로서 nMOST 소스와 기판 컨택을 둘러싸는, 보다 큰 홀(hole)이 사용될 수 있다.
비록 양 구조체 모두 단일 MOS 트랜지스터이긴 하지만, 상기 실시예들은 열전도성 경로가 기판에 제공되는 방법 및 상기 기판을 히트 싱크로서 이용하는 방법을 설명하고 있다. 본 발명의 방법과 구조체는, 기판에 대하여 통상 동작중의 기판과 동일전위에 있는 ESD 전극 모두를 상기 기판에 접속시켜 열방출 경로를 제공하므로써, SOI 기판의 상부 실리콘층위에 제조된 임의의 ESD 보호구조체에 적용될 수 있다.
그리하여, 본 발명은 히트 싱크를 갖는 실리콘-온-절연체 정전기 방전 보호장치를 개시한다. 본 발명은 첨부된 특허청구범위에 정의된 발명의 범위를 벗어나지 않는 범위내에서 다양한 개변과 변형이 이루어질 수 있다.
본 발명에 의하면 SOI 기판의 상부 실리콘층위에 조립되는 장치를 위한 효과적인 히트 싱크를 제공함은 물론, SOI 기판의 상부 실리콘층위에 조립되는 장치에 있어서 ESD가 일어나는 동안에 열이 방출되는 것을 해결하는 방법을 제공한다.
Claims (13)
- 소스, 게이트 및 드레인을 포함하는 활성영역을 구비하며 SOI 기판위에 형성되는 집적회로장치를 위한 히트 싱크의 제공방법으로서,상기 활성영역과 기판사이에 열전도성 경로를 형성하는 단계; 및상기 열전도성 경로에 전도성 물질을 적층하는 단계를 포함하고,여기에서, 상기 열전도성 경로 형성단계는, 상부 실리콘층을 소정의 두께로 박막화하는 단계; 산화물 박막층을 적층하는 단계; 실리콘 질화물층을 적층하는 단계; 실리콘 질화물층, 산화물 박막층, 상부 실리콘층 및 SOI층(12)을 에칭하여 열전도성 경로를 형성하는 단계를 포함하며,상기 적층단계는, 폴리실리콘층을 적층하고 이 폴리실리콘층을 열산화시켜서 두께가 1 내지 100 nm인 실리콘 산화물층을 형성하는 단계 및 제2 실리콘 산화물층을 적층하는 단계를 포함하며,또한 상기 제2 실리콘 산화물층 및 상기 실리콘 질화물층의 일부분을 연마하여 제거하는 단계를 더 포함하는, SOI 기판위에 형성된 집적회로장치를 위한 히트싱크의 제공방법.
- 제1항에 있어서, 상기 열전도성 경로 형성단계는 소스에서 기판까지의 열전도성 경로를 형성하는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 적층단계는 폴리실리콘을 적층하는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 적층단계는 금속을 적층하는 단계를 포함하는 방법.
- 삭제
- 소스, 게이트 및 드레인을 포함하는 활성영역을 구비하며 SOI 기판위에 형성되는 집적회로장치를 위한 히트 싱크의 제공방법으로서,소스에서 기판까지의 상호접속 비아를 형성하는 단계; 및상기 소스에서 기판까지의 상호접속 비아에 전도성 물질을 적층하는 단계를 포함하고,여기에서, 상기 상호접속 비아 형성단계는, 상부 실리콘층을 소정의 두께로 박막화하는 단계; 산화물 박막층을 적층하는 단계; 실리콘 질화물층을 적층하는 단계; 실리콘 질화물층, 산화물 박막층, 상부 실리콘층 및 SOI층(12)을 에칭하여 열전도성 경로를 형성하는 단계를 포함하며,상기 적층단계는, 폴리실리콘층을 적층하고 이 폴리실리콘층을 열산화시켜서 두께가 1 내지 100 nm인 실리콘 산화물층을 형성하는 단계 및 제2 실리콘 산화물층을 적층하는 단계를 포함하며,또한 상기 제2 실리콘 산화물층 및 상기 실리콘 질화물층의 일부분을 연마하여 제거하는 단계를 더 포함하는, SOI 기판위에 형성된 집적회로장치를 위한 히트싱크의 제공방법.
- 제6항에 있어서, 상기 적층 단계는 폴리실리콘을 적층하는 단계를 포함하는 방법.
- 제6항에 있어서, 상기 적층 단계는 금속을 적층하는 단계를 포함하는 방법.
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| JP4869546B2 (ja) | 2003-05-23 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101044489B1 (ko) * | 2003-12-29 | 2011-06-27 | 엘지디스플레이 주식회사 | 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법 |
Citations (2)
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| JPH0870049A (ja) * | 1994-08-29 | 1996-03-12 | Nippondenso Co Ltd | 入力保護回路 |
| KR100232319B1 (ko) * | 1996-09-16 | 1999-12-01 | 포만 제프리 엘 | 캐패시터 형성 방법 및 에스오아이 회로용 캐패시터 |
-
2001
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- 2001-10-29 KR KR10-2001-0066852A patent/KR100460405B1/ko not_active IP Right Cessation
Patent Citations (2)
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