JPH0870049A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH0870049A JPH0870049A JP6203839A JP20383994A JPH0870049A JP H0870049 A JPH0870049 A JP H0870049A JP 6203839 A JP6203839 A JP 6203839A JP 20383994 A JP20383994 A JP 20383994A JP H0870049 A JPH0870049 A JP H0870049A
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- input protection
- logic circuit
- cmos logic
- circuit
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 放熱作用を向上させ、熱による障害の発生を
防止可能な入力保護回路を提供すること。 【構成】 ＣＭＯＳ論理回路２を保護するためのＦＥＴ
３，４を有する入力保護回路１である。入力保護回路１
は、ＣＭＯＳ論理回路２と共にＳＯＩ素子として構成さ
れる。ＦＥＴ３，４のソース領域８及びドレイン領域９
の各コンタクト１１，１２の面積は、ＣＭＯＳ論理回路
２のプロセスで使用される最小ルール面積よりも大きく
設定されている。
防止可能な入力保護回路を提供すること。 【構成】 ＣＭＯＳ論理回路２を保護するためのＦＥＴ
３，４を有する入力保護回路１である。入力保護回路１
は、ＣＭＯＳ論理回路２と共にＳＯＩ素子として構成さ
れる。ＦＥＴ３，４のソース領域８及びドレイン領域９
の各コンタクト１１，１２の面積は、ＣＭＯＳ論理回路
２のプロセスで使用される最小ルール面積よりも大きく
設定されている。
Description
【０００１】
【産業上の利用分野】本発明は、入力保護回路、詳しく
は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理回路
を静電破壊から保護するための入力保護回路に関する。
は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理回路
を静電破壊から保護するための入力保護回路に関する。
【０００２】
【従来の技術】一般に、ＣＭＯＳ論理回路を静電破壊か
ら保護するための入力保護回路は、ＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や抵抗などを
用い、ＣＭＯＳ論理回路の静電耐量に応じて上記保護素
子の断面積を増大させる構成をとっている。
ら保護するための入力保護回路は、ＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や抵抗などを
用い、ＣＭＯＳ論理回路の静電耐量に応じて上記保護素
子の断面積を増大させる構成をとっている。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓ論理回路及び入力保護回路が、薄膜のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）素子として構成
される場合、入力保護回路がＳｉＯ2 膜の真上に形成さ
れているため、放熱が著しく低下し、熱による障害が生
じるおそれがある。
Ｓ論理回路及び入力保護回路が、薄膜のＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）素子として構成
される場合、入力保護回路がＳｉＯ2 膜の真上に形成さ
れているため、放熱が著しく低下し、熱による障害が生
じるおそれがある。
【０００４】本発明は、上記問題点を解決し、放熱作用
を向上させ、熱による障害の発生を防止可能な入力保護
回路を提供することを目的とする。
を向上させ、熱による障害の発生を防止可能な入力保護
回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る入力保護回
路は、ＣＭＯＳ論理回路を保護するためのＦＥＴを有す
る入力保護回路であって、前記ＣＭＯＳ論理回路と共に
ＳＯＩ素子として構成される入力保護回路おいて、前記
ＦＥＴのソース領域及びドレイン領域の各コンタクト面
積を、前記ＣＭＯＳ論理回路のプロセスで使用される最
小ルール面積よりも大きく設定したことを特徴とする。
路は、ＣＭＯＳ論理回路を保護するためのＦＥＴを有す
る入力保護回路であって、前記ＣＭＯＳ論理回路と共に
ＳＯＩ素子として構成される入力保護回路おいて、前記
ＦＥＴのソース領域及びドレイン領域の各コンタクト面
積を、前記ＣＭＯＳ論理回路のプロセスで使用される最
小ルール面積よりも大きく設定したことを特徴とする。
【０００６】
【発明の作用効果】本発明に係る入力保護回路おいて、
最小ルール面積とは、一般に、ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）論理回路のプロセスにおいては、製
造上の理由から、ＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース領域及びドレイ
ン領域のコンタクト面積について最小値がルール（規
則）として決められており、この最小値のコンタクト面
積をいう。
最小ルール面積とは、一般に、ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）論理回路のプロセスにおいては、製
造上の理由から、ＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース領域及びドレイ
ン領域のコンタクト面積について最小値がルール（規
則）として決められており、この最小値のコンタクト面
積をいう。
【０００７】本発明に係る入力保護回路によると、ＦＥ
Ｔのソース領域及びドレイン領域の各コンタクト面積
を、ＣＭＯＳ論理回路のプロセスで使用される最小ルー
ル面積よりも大きく設定し、ＳＯＩ素子に発生する熱
を、面積が大きくなったコンタクトを介して外部に放熱
するため、放熱作用が向上し、熱による障害の発生を防
止しうるようになる。
Ｔのソース領域及びドレイン領域の各コンタクト面積
を、ＣＭＯＳ論理回路のプロセスで使用される最小ルー
ル面積よりも大きく設定し、ＳＯＩ素子に発生する熱
を、面積が大きくなったコンタクトを介して外部に放熱
するため、放熱作用が向上し、熱による障害の発生を防
止しうるようになる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００９】一実施例に係る入力保護回路１は、図２に
示すように、ＣＭＯＳ論理回路２の入力側に設けられ
る。入力保護回路１は、２つの直列接続されたｎチャネ
ルＭＯＳＦＥＴ３，４を備える。２つのｎチャネルＭＯ
ＳＦＥＴ３，４は、直流電源ＶＤＤとグランドＧＮＤと
の間に接続されている。また、２つのｎチャネルＭＯＳ
ＦＥＴ３，４の接続点ａは、ＣＭＯＳ論理回路２の入力
端子ｉ2 に接続される。また、上記接続点ａと入力保護
回路１の入力端子ｉ1 との間には、ポリシリコンからな
る抵抗５が接続されている。
示すように、ＣＭＯＳ論理回路２の入力側に設けられ
る。入力保護回路１は、２つの直列接続されたｎチャネ
ルＭＯＳＦＥＴ３，４を備える。２つのｎチャネルＭＯ
ＳＦＥＴ３，４は、直流電源ＶＤＤとグランドＧＮＤと
の間に接続されている。また、２つのｎチャネルＭＯＳ
ＦＥＴ３，４の接続点ａは、ＣＭＯＳ論理回路２の入力
端子ｉ2 に接続される。また、上記接続点ａと入力保護
回路１の入力端子ｉ1 との間には、ポリシリコンからな
る抵抗５が接続されている。
【００１０】入力保護回路１は、ＣＭＯＳ論理回路２と
共にＳＯＩ素子として構成される。入力保護回路１は、
図１(A),(B) に示すような構造をしており、各ｎチャネ
ルＭＯＳＦＥＴ３，４は、図１(B) に示すように、Ｓｉ
基板６上のＳｉＯ2 膜７の上にソース領域８、ドレイン
領域９及びチャネル１０が形成されている。ソース領域
８及びドレイン領域９の上には、それぞれコンタクト１
１，１２が形成されている。また、チャネル１０の上方
には、ＳｉＯ2 膜１３で被覆されたゲート電極１４が形
成されている。
共にＳＯＩ素子として構成される。入力保護回路１は、
図１(A),(B) に示すような構造をしており、各ｎチャネ
ルＭＯＳＦＥＴ３，４は、図１(B) に示すように、Ｓｉ
基板６上のＳｉＯ2 膜７の上にソース領域８、ドレイン
領域９及びチャネル１０が形成されている。ソース領域
８及びドレイン領域９の上には、それぞれコンタクト１
１，１２が形成されている。また、チャネル１０の上方
には、ＳｉＯ2 膜１３で被覆されたゲート電極１４が形
成されている。
【００１１】各コンタクト１１，１２は、ＣＭＯＳ論理
回路２のコンタクトの最小ルール面積よりも大きい、例
えば２倍程度の面積を有している。
回路２のコンタクトの最小ルール面積よりも大きい、例
えば２倍程度の面積を有している。
【００１２】次に、本実施例の動作を説明する。
【００１３】入力端子ｉ1 とグランドＧＮＤとの間に静
電気による正のサージ電圧が印加されると、ｎチャネル
ＭＯＳＦＥＴ４には、逆方向電圧が印加されることにな
るため、パンチスルーにより、ドレイン領域９、ソース
領域８間に電流が流れ、結果として、入力端子ｉ1 から
抵抗５及びｎチャネルＭＯＳＦＥＴ４を順に経てグラン
ドＧＮＤに、サージ電流が流れる。
電気による正のサージ電圧が印加されると、ｎチャネル
ＭＯＳＦＥＴ４には、逆方向電圧が印加されることにな
るため、パンチスルーにより、ドレイン領域９、ソース
領域８間に電流が流れ、結果として、入力端子ｉ1 から
抵抗５及びｎチャネルＭＯＳＦＥＴ４を順に経てグラン
ドＧＮＤに、サージ電流が流れる。
【００１４】また、入力端子ｉ1 、グランドＧＮＤ間に
静電気による負のサージ電圧が印加されると、ｎチャネ
ルＭＯＳＦＥＴ４には、順方向電圧が印加されることに
なるため、ｎチャネルＭＯＳＦＥＴ４は、通常のオン動
作を行ない、ドレイン領域９、ソース領域８間に電流が
流れ、結果として、グランドＧＮＤからｎチャネルＭＯ
ＳＦＥＴ４及び抵抗５を順に経て入力端子ｉ1 に、サー
ジ電流が流れる。
静電気による負のサージ電圧が印加されると、ｎチャネ
ルＭＯＳＦＥＴ４には、順方向電圧が印加されることに
なるため、ｎチャネルＭＯＳＦＥＴ４は、通常のオン動
作を行ない、ドレイン領域９、ソース領域８間に電流が
流れ、結果として、グランドＧＮＤからｎチャネルＭＯ
ＳＦＥＴ４及び抵抗５を順に経て入力端子ｉ1 に、サー
ジ電流が流れる。
【００１５】サージ電流がｎチャネルＭＯＳＦＥＴ４に
流れたとき、ｎチャネルＭＯＳＦＥＴ４はサージエネル
ギーにより発熱するが、ｎチャネルＭＯＳＦＥＴ４のソ
ース領域８及びドレイン領域９の各面積並びに各コンタ
クト１１，１２の面積が大きいため、発熱を効率良く外
部に放出することができ、静電耐量が向上する。また、
直流電源ＶＤＤとグランドＧＮＤとの間の静電耐量につ
いても、上記と同様な理由から向上する。
流れたとき、ｎチャネルＭＯＳＦＥＴ４はサージエネル
ギーにより発熱するが、ｎチャネルＭＯＳＦＥＴ４のソ
ース領域８及びドレイン領域９の各面積並びに各コンタ
クト１１，１２の面積が大きいため、発熱を効率良く外
部に放出することができ、静電耐量が向上する。また、
直流電源ＶＤＤとグランドＧＮＤとの間の静電耐量につ
いても、上記と同様な理由から向上する。
【００１６】なお、本実施例では、各コンタクト１１，
１２の面積を最小ルール面積よりも大きく設定したが、
最小ルール面積のコンタクトを複数個並べる構成をとっ
ても、上記と同様の効果を発揮できる。また、ｎチャネ
ルＭＯＳＦＥＴ３，４の代わりにｐチャネルＭＯＳＦＥ
Ｔを用いても、上記と同様の効果を発揮できる。
１２の面積を最小ルール面積よりも大きく設定したが、
最小ルール面積のコンタクトを複数個並べる構成をとっ
ても、上記と同様の効果を発揮できる。また、ｎチャネ
ルＭＯＳＦＥＴ３，４の代わりにｐチャネルＭＯＳＦＥ
Ｔを用いても、上記と同様の効果を発揮できる。
【図面の簡単な説明】
【図１】一実施例に係る入力保護回路の構造図であり、
図１(A) は平面図、図１(B) は図１(A) 図示Ｂ−Ｂ線に
よる断面図
図１(A) は平面図、図１(B) は図１(A) 図示Ｂ−Ｂ線に
よる断面図
【図２】同入力保護回路の回路図
１ 入力保護回路 ２ ＣＭＯＳ論理回路 ３ ｎチャネルＭＯＳＦＥＴ ４ ｐチャネルＭＯＳＦＥＴ ８ ソース領域 ９ ドレイン領域 １１，１２ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/08 ３３１ Ｅ 29/786 Ｈ０１Ｌ 27/08 ３２１ Ｆ 9056−4Ｍ 29/78 ６１３ Ａ 9056−4Ｍ ６２３ Ｚ
Claims (1)
- 【請求項１】 ＣＭＯＳ論理回路を保護するためのＦＥ
Ｔを有する入力保護回路であって、前記ＣＭＯＳ論理回
路と共にＳＯＩ素子として構成される入力保護回路おい
て、 前記ＦＥＴのソース領域及びドレイン領域の各コンタク
ト面積を、前記ＣＭＯＳ論理回路のプロセスで使用され
る最小ルール面積よりも大きく設定したことを特徴とす
る入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203839A JPH0870049A (ja) | 1994-08-29 | 1994-08-29 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203839A JPH0870049A (ja) | 1994-08-29 | 1994-08-29 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870049A true JPH0870049A (ja) | 1996-03-12 |
Family
ID=16480560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203839A Pending JPH0870049A (ja) | 1994-08-29 | 1994-08-29 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870049A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998015973A1 (en) * | 1996-10-09 | 1998-04-16 | Seiko Epson Corporation | Thin film transistor and liquid crystal display and electronic equipment made using the same |
| KR100460405B1 (ko) * | 2000-10-31 | 2004-12-08 | 샤프 가부시키가이샤 | 히트 싱크를 갖는 실리콘-온-절연체 정전기 방전 보호장치 |
| CN109273533A (zh) * | 2018-09-26 | 2019-01-25 | 中国电子科技集团公司第二十四研究所 | 一种具有自关断能力的vdmos器件结构及其制备方法 |
-
1994
- 1994-08-29 JP JP6203839A patent/JPH0870049A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998015973A1 (en) * | 1996-10-09 | 1998-04-16 | Seiko Epson Corporation | Thin film transistor and liquid crystal display and electronic equipment made using the same |
| US6770936B2 (en) | 1996-10-09 | 2004-08-03 | Seiko Epson Corporation | Thin film transistors, and liquid crystal display device and electronic apparatus using the same |
| US6933571B2 (en) | 1996-10-09 | 2005-08-23 | Seiko Epson Corporation | Thin film transistors, liquid crystal display device and electronic apparatus using the same |
| KR100494219B1 (ko) * | 1996-10-09 | 2005-09-09 | 세이코 엡슨 가부시키가이샤 | 박막트랜지스터및이를사용한액정표시장치와전자기기 |
| KR100460405B1 (ko) * | 2000-10-31 | 2004-12-08 | 샤프 가부시키가이샤 | 히트 싱크를 갖는 실리콘-온-절연체 정전기 방전 보호장치 |
| CN109273533A (zh) * | 2018-09-26 | 2019-01-25 | 中国电子科技集团公司第二十四研究所 | 一种具有自关断能力的vdmos器件结构及其制备方法 |
| CN109273533B (zh) * | 2018-09-26 | 2021-11-16 | 中国电子科技集团公司第二十四研究所 | 一种具有自关断能力的vdmos器件结构及其制备方法 |
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