JP2007235151A - 集積回路用の保護構造 - Google Patents

Abstract

【課題】 本発明は、ｎチャンネルＭＯＳ電界効果トランジスタを有する集積回路において保護のためにトランジスタがバイポーラ状態に迅速に変化し、そのバイポーラ状態が安定している保護構造を提供することを目的とする。
【解決手段】 ２個のｎチャンネルＭＯＳ電界効果トランジスタが対称軸Ａに対称に配置され、それらのトランジスタのドレイン領域2 とドレイン接触領域4 の下方にドレイン領域2 とドレイン接触領域4 より軽くドープされたｎ型抵抗領域10が形成されてドレイン領域2 とドレイン接触領域4 の間の導電接続を構成し、その深さはドレイン領域2 の下のｎ型抵抗領域よりも深く形成されている。このような構造により破壊電圧に達したときドレイン領域2 とチャンネル11との間がコレクタ接合となるバイポーラトランジスタでｎ型抵抗領域10がコレクタ接合の一部を形成して大きい電力を吸収できる。
【選択図】 図２

Description

本発明は、ｎチャンネルＭＯＳ電界効果トランジスタを有する集積回路のための保護構造に関する。

そのような保護構造は、ＩＣのピンに到達する静電放電電流からＩＣを保護するように機能する。そのような放電電流は、帯電されたものを例えば人、金属器具、またはケース等を通して放電した結果としてＩＣの操作期間中にピンに到達する。

文献（EOS/ESD Symposium Proceedings 1991, p.88, Charvaka Duvvury and Robert Rountree, ）によって、ｎチャンネルＭＯＳ電界効果トランジスタを有し、静電過負荷に対して入力または出力を保護するように設計された集積回路（ＩＣ）のための保護配置が知られている。これを達成するためには、ピン、すなわちそれぞれの入力または出力に接続され、常に寄生のバイポーラトランジスタを含んでいるトランジスタが、低電圧、高電流で動作されることができるバイポーラ状態に変化されなければならない。これは“スナップバック”と呼ばれる。バイポーラモードにおける電圧の減少のために、トランジスタはより電力を吸収することができる。さらにトランジスタを保護するために、バイポーラ状態への変化は可能な限り速くなければならず、またバイポーラ状態は可能な限り安定に維持されなければならない。その理由は、第２の“スナップバック”、すなわちバイポーラトランジスタの“第２のブレイクダウン”がこのバイポーラトランジスタを破壊するからである。
EOS/ESD Symposium Proceedings 1991, p.88, Charvaka Duvvury and Robert Rountree

本発明の目的は、トランジスタのバイポーラ状態がより安定し、かつバイポーラ状態へ迅速に変化するように保護構造を改良することである。

本発明によれば、この目的は、ドレイン領域およびドレイン接触領域の下方にドレイン領域およびドレイン接触領域よりも軽くドープされたｎ型抵抗領域を設け、ドレイン領域とドレイン接触領域との間に導電接続を提供することによって達成される。

本発明は、入力および出力と、過電圧に対して入力または出力を保護するための２個のｎチャンネルＭＯＳ電界効果トランジスタを有する保護構造とを具備している集積回路において、２個のｎチャンネルＭＯＳ電界効果トランジスタは、半導体基板に垂直な対称軸の両側に対称に配置されており、両方のｎチャンネルＭＯＳ電界効果トランジスタはそのドレイン領域が対称軸に近い側に位置し、ソース領域が対称軸から遠い側に位置するように配置され、両方のＭＯＳ電界効果トランジスタのｎ型のドレイン領域はそれぞれ前記対称軸を中心として設けられたｎ型のドレイン接触領域と空間的に分離されて半導体基板の表面領域に形成され、さらに、それらドレイン領域およびドレイン接触領域の下方において、ドレイン領域およびドレイン接触領域よりもより軽くドープされたｎ型抵抗領域が半導体基板中に形成されてドレイン領域とドレイン接触領域との間の導電接続が構成され、このｎ型抵抗領域のドレイン領域の下方の領域とドレイン接触領域とを接続している領域の深さはドレイン領域の下方のｎ型抵抗領域の深さよりも深く形成されており、ドレイン接触領域は外部接続パッドに接続され、前記ドレイン領域は集積回路の入力素子に直接接続されていることを特徴とする。

この構成において、通常のｎチャンネルＭＯＳトランジスタのように、ドレイン・ゲートの縁部は、浅く、多量にドープされたｐｎ接合部によって形成される。これによって、バイポーラモードへ変化するための、すなわちスナップバックのための低い破壊電圧が確保され、従ってそれは迅速に生じる。本発明によって設けられるｎ型抵抗領域のために、より軽くドープされたこの抵抗領域は、ドレインの縁部の近くの基体の内部にさらに延在する。これによって、バイポーラ状態に変化する期間中に熱的過負荷がかかるリスクが排除される。このこと自体は、ｐｎ接合部において電流の縮小が破壊電圧で生じ、それはドレイン／ゲートの縁部に沿って分配されるという事実によって説明される。また、ドレイン接触領域における金属性コンタクトの、ドレイン領域に対するスプリアス熱効果、従って、トランジスタの動作に対するスプリアス熱効果は避けられる。その理由は、トランジスタ領域のために、ドレイン／ゲートの縁部から接触部にかけて大きい間隔があり、それによって接触部への熱伝導が大きい距離を通じて行われるからである。ドレイン領域とドレイン接触領域との間には、ドレイン領域およびドレイン接触領域のｎ型ドープ部分によって橋絡していないｎ型抵抗領域が基体の表面において設けられている。ドレイン領域およびドレイン接触領域は、同じレベルでｎ型のドープをされる。トランジスタがバイポーラ状態へ変化する期間中に局部的な加熱（“加熱点”）が避けられるという利点に加えて、非常にスペースを節約する配置が得られる。その理由は、抵抗領域が基体中に設けられるので、付加的な抵抗素子が必要とされないからである。さらに、ｎチャンネルトランジスタは、付加的な段階およびＩＣを製造するための通常のＭＯＳ処理による付加的なマスクなしで作られることができる。

本発明の好ましい実施例において、抵抗領域は、ドレイン領域のゲート／ドレインの縁部よりも先には延在しない。これによって、抵抗領域をドレイン領域に良好に結合することができ、また、ドレイン領域の面積をできる限り大きくカバーすることが可能になる。ドレイン領域は、ソース領域とドレイン領域との間のゲート電極の下方に形成されたチャンネルの寸法は影響を受けないという事実によって制限される。有利なことに、抵抗領域は、ドレイン接触領域全体の下方に延在し、それによって抵抗領域とドレイン接触領域との間の良好な接触が確実になる。有利なことに、抵抗領域の幅は１０μｍ以上であり、好ましくは１００μｍである。高性能のｎチャンネルＭＯＳトランジスタの通常の寸法と比較して、これは非常に有利な寸法である。従って、抵抗領域の幅はトランジスタの幅よりもわずかに大きい。これはＣＭＯＳ処理のｎ型ウェルを抵抗領域として使用するのに有利である。

抵抗領域の深さが実質的にドレイン領域またはドレイン接触領域の深さよりも深く、特に３倍乃至５倍の深さである場合も有利である。深さは、個々のトランジスタの所望の機能に従って選択される。“実質的に大きい”というのは１．５倍以上であることを示している。

本発明の別の好ましい実施例において、ソース領域の下方にソース領域よりも軽くドープされたｎ型の領域が設けられる。従って、その場所においても、電極の金属リード線による合金効果のために生じる短絡の発生が避けられる。

また、ドレイン領域は、保護されるＩＣの入力トランジスタの入力素子、特にゲート電極にコンタクトを介して直接に接続される。

本発明によるトランジスタの配置によって提供される静電帯電に対する保護はまた、高速回路中で使用されるソースおよびドレインの非常に浅い接触部を有するトランジスタにも有効である。そのようなトランジスタは、シリサイド化技術で有効なように構成され、使用されることもできる。これは、ゲート、ソース、およびドレイン領域のいずれか１つだけがシリサイド化される場合およびこれらの全ての領域がシリサイド化される場合の両方に適用される。そのようなトランジスタの場合、本発明によって設計されたトランジスタは特に有効である。その理由は、シリサイド化された領域は非常に低い比抵抗を有しているため、通常そのようなトランジスタは静電状態下では特に弱いからである。ここにおいて、抵抗領域によって提供される保護は特に効果的である。

本発明によるトランジスタは、ＩＣの出力を保護するために使用されることができる。その後、それ自体でＩＣの出力段を形成するため、別個の素子は保護装置には必要とされない。従って、スペースは使用されるチップ技術において節約されることができる。本発明によるトランジスタは、例えば、オープン・ドレイン出力、およびプッシュ・プル段として使用され、また、ＣＭＯＳ技術における結合された出力および入力において使用される。ＩＣの入力を保護するために、保護構造のドレイン領域の端子は、ゲート電極が通常接地電位であるソース電位に接続された状態で、比抵抗の低い通路を介してトランジスタのゲート電極等の入力素子に接続されている。本発明による保護構造はまた、供給リード線間、特にＩＣの、またはＩＣの部分回路の正の供給リード線と接地点との間で使用される。

本発明は以下、添付された図面に関してより詳細に説明する。
ｐ型基体1 上において、２つのｎチャンネルトランジスタのそれぞれにドレイン領域2 とソース領域3 が設けられている。また、ドレイン領域2 から分離し、両方のトランジスタに一緒に使用されることのできるドレイン接触領域4 も設けられている。ドレイン接触領域4 は、図１に示されているように、両方のトランジスタのドレイン接触部5 を設けられている。ソース接触部6 は、２個のトランジスタのそれぞれのソース領域3 上に設けられている。各トランジスタのドレイン領域2 とソース領域3 との間において、ゲート電極7 が絶縁層8 上に設けられている。各トランジスタのドレイン領域2 とドレイン接触領域4 との間にはフィールド酸化物層9 が配置されており、ドレイン接触領域4 からドレイン領域2 を分離している。２個のトランジスタの配置は、対称軸Ａに関して対称である。ドレイン接触部5 およびソース接触部6 に接続するために、導電路15および16がドレイン領域およびソース領域上にそれぞれ付着されている。導電路は、典型的にアルミニウムで作られており、パッドに導かれている。

ドレイン領域2 およびドレイン接触領域4 の下方には、ドレイン領域2 およびドレイン接触領域4 よりも軽くドープされたｎ型ウェル10がある。ドレイン領域2 はフィールド酸化物層9 によってドレイン接触領域4 から分離されているので、ドレイン領域2 とドレイン接触領域4 との間の導電はｎ型ウェル10を介して行われる。ｎ型ウェル10は、ドレイン接触領域4 全体の下方にドレイン領域2 のそれぞれのゲート／ドレインの縁部の周辺まで延在している。これによって、ｎ型ウェル10とドレイン領域2 との間およびｎ型ウェル10とドレイン接触領域4 との間の良好な接触が確実になる。ｎ型ウェル10は、ゲート／ドレインの縁部に完全に到達する訳ではないが、それによって、ドレイン領域2 とソース領域3 との間のゲート電極7 の下方にある各トランジスタにおけるチャンネル11が、ｎ型ウェルによって狭くされることはない。ｎ型ウェル10はさらに、ドレイン領域2 の数倍の深さまで基体1 に延在しており、それによってｐｎ接合部はさらに基体の内部へ移動する。これによって、より深いが、ドレイン領域2 とチャンネル領域11との間のものよりも軽くドープされたｐｎ接合部が生じる。コンタクトパッド12を介して、保護用の装置は、入力トランジスタのゲート電極等の、ＩＣの入力素子に接続される。

図３は、本発明による保護構造をＩＣの入力部分において使用した一実施例を示している。保護構造17は、抵抗領域10によって形成された抵抗と直列に接続されたトランジスタ18を示している。ドレイン接触領域に接続された導電路15は、外部パッド19に導かれ、それを介してＩＣは外部接続部に接続されることができる。トランジスタ18は、ソース端子からの導電路16と、接地面であるのが好ましい固定電位に接続されたゲート電極7 にダイオードとして接続される。トランジスタ18のドレイン領域は、ＩＣの入力素子21、すなわちＩＣの内部部分に接続されたそれ自体の端子12を有している。ここでは、入力素子は、ＣＭＯＳインバータ段である。

図４は、本発明による保護構造の別の可能な使用の一例を示している。保護構造17は、ここではＩＣのプッシュ・プル出力段22の部分として使用されている。その構造は、それぞれがそのドレインと直列に接続された抵抗を有している幾つかの並列に接続されたトランジスタ18で構成されており、抵抗は抵抗領域10によって形成されている。ドレイン端子15は、パッド19に接続されており、そのパッドは、入力／出力パッドである。それぞれが抵抗領域10を有する並列に接続されたトランジスタ18は、幾つかの端子が並列に接続された状態で図１に示されているような保護構造と対応する。保護構造17のドレイン領域の端子12は、抵抗20を通してＩＣの内部部分の入力23に接続されている。ゲート電極は、ＩＣの内部部分から導かれている信号ライン24によって駆動される。同様に、プッシュ・プル段の第２のブランチを形成するｐチャンネルトランジスタ25のゲート電極は、ＩＣの内部部分から導かれている信号ライン26によって駆動される。一般に、プッシュ・プル段の第２のブランチのトランジスタ25のｗ／ｌ比は、実質的に第１のブランチのトランジスタ18のｗ／ｌ比よりも大きい。

本発明によるトランジスタの配置の動作は以下のようなものである。例えば、正の電圧パルスがＩＣのピンを介してこのピンに接続されたドレイン接触領域に供給される場合、ｎチャンネルＭＯＳトランジスタは、ドレイン・ソース、またはドレイン・基体の破壊電圧に到達した際にバイポーラ動作状態になる。この動作状態はまた、“ｎｐｎ状態”とも呼ばれる。導電路16は、典型的に接地点に接続されている。ｎ型ウェル10は、それぞれのトランジスタのドレイン領域2 およびドレイン接触領域4 の間で一連の抵抗を形成する。それはまたドレイン領域2 とチャンネル11との間にｐｎ接合部、すなわちコレクタｐｎ接合部を形成し、それは基体11に深く延在する。このｎ型ウェルの一連の抵抗のために、バイポーラ状態に変化する期間中に、ｐｎ接合部に生じた電流の縮小が妨げられる。バイポーラ状態において、トランジスタは、通常の配置よりもより電力を吸収することができる。２個以上のトランジスタを並列に接続することによって電流はさらに分配され、それによって電力放散はより広い地域に分配されるので、電力は両方のトランジスタによって吸収されることができる。

本発明による２個の並列に接続されたトランジスタの配置の平面図。 図１の配置の断面図。 本発明によるＩＣの入力部分における保護構造の使用の一実施例。 本発明による別の可能な保護構造の使用の一実施例。

Claims (6)

1. 入力および出力と、過電圧に対して入力または出力を保護するための２個のｎチャンネルＭＯＳ電界効果トランジスタを有する保護構造とを具備している集積回路において、
   前記２個のｎチャンネルＭＯＳ電界効果トランジスタは、半導体基板に垂直な対称軸の両側に対称に配置されており、両方のｎチャンネルＭＯＳ電界効果トランジスタはそのドレイン領域が対称軸に近い側に位置し、ソース領域が対称軸から遠い側に位置するように配置され、
   両方のＭＯＳ電界効果トランジスタのｎ型のドレイン領域はそれぞれ前記対称軸を中心として設けられたｎ型のドレイン接触領域と空間的に分離されて半導体基板の表面領域に形成され、さらに、それらドレイン領域およびドレイン接触領域の下方において、ドレイン領域およびドレイン接触領域よりもより軽くドープされたｎ型抵抗領域が半導体基板中に形成されてドレイン領域とドレイン接触領域との間の導電接続が構成され、このｎ型抵抗領域のドレイン領域の下方の領域とドレイン接触領域とを接続している領域の深さはドレイン領域の下方のｎ型抵抗領域の深さよりも深く形成されており、
   前記ドレイン接触領域は外部接続パッドに接続され、前記ドレイン領域は集積回路の入力素子に直接接続されていることを特徴とする集積回路。
2. 前記抵抗領域は前記ドレイン領域の下方に位置する部分がゲートの下方には延在しないように形成されていることを特徴とする請求項１記載の集積回路。
3. 前記抵抗領域は、ドレイン接触領域全体の下方に延在していることを特徴とする請求項１または２記載の集積回路。
4. 前記ドレイン領域と前記ドレイン接触領域は、半導体の表面に位置している絶縁層によって分離されていることを特徴とする請求項１乃至３のいずれか１項記載の集積回路。
5. 前記抵抗領域の深さは実質的にドレイン領域またはドレイン接触領域の深さよりも深く、特に、３倍乃至５倍の深さであることを特徴とする請求項１乃至４のいずれか１項記載の集積回路。
6. 前記ソース領域の下方において、ソース領域よりも軽くドープされたｎ型領域が設けられていることを特徴とする請求項１乃至５のいずれか１項記載の集積回路。

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