DE10103297A1 - MOS-Transistor - Google Patents

Abstract

Es ist ein CMOS-Transistor (T) angegeben, welcher eine Vielzahl parallel geschalteter Einzeltransistoren (T1 bis Tn) umfaßt. Die Einzeltransistoren (T1 bis Tn) sind jeweils mit einem zusätzlichen Vorwiderstand (R) versehen. Die beschriebene Schaltung verbindet einen Schutz vor elektrostatischer Entladung mit guten Hochfrequenzeigenschaften eines CMOS-Transistors und ist insbesondere für Analogschaltungen geeignet.

Description

Die vorliegende Erfindung betrifft einen MOS-Transistor.

Es besteht die Notwendigkeit, für Hochfrequenz geeignete, analoge CMOS-Halbleiterschaltungen vor elektrostatischer Ent­ ladung, ESD, Electrostatic Discharge zu schützen. ESD-Pulse, welche Spitzenspannungen von mehreren 1000 Volt erreichen können, zerstören ungeschützte CMOS-Halbleiterschaltungen.

Bei einer elektrostatischen Entladung können verschiedene Fehlermechanismen zur Zerstörung im Halbleiter führen. Die wichtigsten Fehlermechanismen dabei sind:

• 1. Der Durchbruch eines Source-Bulk oder Drain-Bulk- Diffusionsgebietes, welches jeweils eine Diode bildet, in Sperrichtung.
• 2. Ein Durchbruch zwischen Source- und Drain-Anschluß eines Transistors.
• 3. Die Zerstörung des Gate-Oxids des Transistors.

Zur Vermeidung der Mechanismen 1. und 2. bei einer elek­ trostatischen Entladung ist es wünschenswert, eine homogene Verteilung des von der elektrostatischen Entladung hervorge­ rufenen Entladestromes über das gesamte belastete Bauteil hinweg sicherzustellen.

Es ist bereits bekannt, die homogene Stromverteilung des Ent­ ladestromes durch Verringerung der Leitfähigkeit der Diffusi­ onsgebiete im Feldeffekttransistor zu erzielen. Bei Salizid (self-aligned silicide)-Prozessen kann dies durch Erhöhung des Abstands der Kontaktlöcher zum Gate auf der Drain- und/oder Source-Seite sowie durch ein Abblocken des Salizids auf der Drain- und Source-Diffusion sowie über dem Transi­ storgate erfolgen. Ein derartiger, technologischer Eingriff in den Fertigungsprozeß wird als Salicide-Blocking bezeichnet und erfordert im Herstellungsprozeß eine zusätzliche Masken- und Belichtungsebene. Bei Halbleiter-Technologien ohne sali­ zidierte Diffusion genügt die Erhöhung des Abstands der Kon­ taktlöcher zum Gate auf der Drain- und/oder Source-Seite. Die aktiven Transistoren, die eine direkte Verbindung zu einem Anschlußpad haben, müssen auf diese Art bezüglich ESD verbes­ sert werden.

Die beschriebenen prozeßtechnischen oder layouttechnischen Maßnahmen bei der Fertigung haben im wesentlichen zwei nega­ tive Auswirkungen auf die Hochfrequenzeigenschaften der Schaltung:

• 1. Ein vergrößertes Diffusionsgebiet führt zwangsläufig zu einer vergrößerten Transistorkapazität. Jede zusätzliche Ka­ pazität des aktiven Transistors, beispielsweise Treiber, Ein­ gangstransistor, et cetera, sowie des diesen schützenden Bau­ teils hat nachteilhafte Auswirkungen auf die Hochfrequenzei­ genschaften.
• 2. Es verringert sich durch das Salicide Blocking herstel­ lungsbedingt die Leitfähigkeit des Gate-Anschlusses des Tran­ sistors, was zu einer Verschlechterung der Hochfrequenz- Eigenschaften des Transistors in einem Ausmaß führt, welches die Einsatzmöglichkeit eines derart geschützten Elements in Hochfrequenz-Schaltungen stark einschränkt.

Aufgabe der vorliegenden Erfindung ist es, einen MOS- Transistor anzugeben, der vor elektrostatischen Entladungen geschützt ist und der zur Anwendung in der Hochfrequenztech­ nik, insbesondere in Analogschaltungen; geeignet ist.

Die Aufgabe wird gelöst mit einem MOS-Transistor, aufweisend

• - einen Steueranschluß,
• - einen ersten und einen zweiten Lastanschluß, die mit einer gesteuerten Strecke des Transistors gekoppelt sind,
• - mehrere parallelgeschaltete Strompfade, welche einerseits mit dem ersten Lastanschluß und andererseits mit dem zweiten Lastanschluß verbunden sind, von denen die Strompfade jeweils eine Serienschaltung aus der gesteuerten Strecke eines ersten Teiltransistors und einem daran angeschlossenen Vorwiderstand umfassen, und
• - je einen Steueranschluß an den Teiltransistoren,
• - wobei die Steueranschlüsse der Teiltransistoren miteinander und mit dem Steueranschluß des Transistores verbunden sind.

Das vorgeschlagene Transistorkonzept sieht die Aufteilung des Gesamt-Transistors in eine Vielzahl kleiner Einzeltransisto­ ren vor, wobei jeder Einzeltransistor für sich mit einem in Serie zur gesteuerten Strecke geschalteten Vorwiderstand ver­ sehen ist. Hierbei handelt es sich um ein sogenanntes Selbst­ schutzkonzept, bei dem im Gegensatz zur herkömmlichen Hoch­ frequenz-Schutzkonzepten kein zusätzliches Schutzelement an den I/O-Anschlußpads (Input/Output) des Transistors erforder­ lich ist. Vielmehr sind die Teiltransistoren so mit Vorwider­ ständen und miteinander verschaltet, daß in einem Entladungs­ fall bei einem ESD-Impuls der gesamte Entladungsstrom zerstö­ rungsfrei ableitbar ist. Insgesamt sind mit vorliegendem CMOS-Transistor eine reduzierte Chipfläche und verbesserte Hochfrequenzeigenschaften erreicht.

Mit dem jedem Einzeltransistor vorgeschalteten Vorwiderstand ist zusätzlich ein gleichmäßiges Zünden aller Teiltransisto­ ren, welche auch als Transistorfinger bezeichnet werden kön­ nen, erreichbar. Zudem wird durch den Vorwiderstand die soge­ nannte Snapback-Charakteristik jedes Einzeltransistors fla­ cher. Hierdurch ist bei einem Durchbruch in einem Einzeltran­ sistor der Strom nach oben begrenzt, so daß eine Zerstörung des Einzeltransistor infolge einer zu hohen Stromdichte ver­ hindert ist. Vielmehr steigt nach einem Durchbruch eines Einzeltransistors die Spannung an allen anderen Einzeltransisto­ ren in einem Ausmaß weiter an, welches zu einem Durchbruch weiterer Einzeltransistoren führt. Insgesamt führt dieser Me­ chanismus dazu, daß sich letztlich der Entladestrom eines ESD-Pulses homogen über alle Einzeltransistoren verteilt.

Der erforderliche Widerstandswert der Vorwiderstände kann in einfacher Weise aus den Parametern Triggerspannung, Halte­ spannung und intrinsischer ESD-Festigkeit eines Einzeltransi­ stors bestimmt werden. Diese Parameter können bereits in frü­ hen Entwicklungsstadien in einfacher Weise durch Simulationen bestimmt sein.

Gegenüber einem einteiligen Transistor weist eine Parallel­ schaltung einer Vielzahl von Einzeltransistoren eine gleich gute oder bessere ESD-Festigkeit auf. Bezüglich der Hochfre­ quenz-Eigenschaften, insbesondere der Rauscheigenschaften, ist ein in eine Vielzahl von Einzeltransistoren, welche par­ allel geschaltet sind, aufgeteilter Transistor deutlich ver­ bessert.

Ein weiterer Vorteil der Aufteilung der Schutzstruktur mit den Vorwiderständen und den Teiltransistoren in viele kleine, parallel geschaltete Transistorfinger oder Transistorelemente liegt darin, daß mit den kleinen Transistorelementen die in allen Schaltungslayouts auftretenden, ungenutzten Flächentei­ le ausfüllbar sind. Im Gegensatz zum herkömmlichen, vorbe­ kannten ESD-Schutz können gemäß dem vorliegenden Prinzip die einzelnen Teiltransistoren sowie die diskreten Vorwiderstände über größere Bereiche des Schaltungslayouts verteilt werden. Die in der Parallelschaltung und den Teiltransistoren unter­ schiedlichen Metallzuleitungswiderstände spielen hierbei, bei korrekter Wahl des Widerstandswerts des Vorwiderstands, eine untergeordnete Rolle. Hierbei ist die erzielbare Flächenaus­ nutzung jedoch im Einzelfall gegenüber der Hochfrequenz- Tauglichkeit des Schaltungslayouts abzuwägen.

Ein weiterer Vorteil des beschriebenen Transistors liegt in der guten Übertragbarkeit des Layouts von einer Chipfabrik (Fab) in eine andere. Bei derartigen Transfers treten übli­ cherweise ungewollte Unterschiede bei elektrischen Parame­ tern, wie Schichtwiderständen oder Durchbruchspannungen auf. Solche Unterschiede oder Abweichungen führen normalerweise zum Erfordernis einer Neuentwicklung der ESD-Schutzmaßnahmen in allen Ebenen, mit eventuell größerem Chipflächenbedarf. Beim vorgeschlagenen Prinzip hingegen kann mittels einfacher und flächenneutraler Änderung lediglich einer Maske in einem Fertigungsprozeß der Widerstandswert des Vorwiderstands ange­ paßt werden. So kann bei Änderung der Breite, beispielsweise bei Polysilizium-Masken oder der Länge des Widerstandsbau­ teils, beispielsweise in einer Maske für Salicide-Blocking oder bei einem Kontaktloch, in einfacher Weise der Widerstand auf den geänderten Prozeß angepaßt werden.

Schließlich ermöglicht die beschriebene Anordnung, die erfor­ derliche ESD-Festigkeit sowie die Größe der ESD-Schutz­ elemente, respektive der Vorwiderstände, bestmöglich an die geforderten Hochfrequenzeigenschaften anzupassen. Die ESD- Festigkeit der MOS(Metal Oxide Semiconductor)-Teil­ transistoren ist in erster Näherung proportional zur Anzahl der parallel geschalteten Teiltransistoren. Folglich können die ESD-Festigkeit sowie die Hochfrequenz-Eigenschaften durch Hinzufügen oder Wegnehmen von Transistorfingern gesteuert werden. Ist hingegen die erforderliche Chipfläche von größe­ rer Bedeutung als die Hochfrequenz-Eigenschaften, so kann der diskrete Vorwiderstand auch aus Elementen mit höherem Schichtwiderstand, wie Diffusionswiderständen, beispielsweise mit LDD(lightly doped drain)-Implantation gebildet sein. De­ ren größere parasitäre Kapazitäten führen zwar zu geringfügig schlechteren Hochfrequenzeigenschaften, beziehungsweise zu einer insgesamt etwas langsameren Schaltung, demgegenüber ist jedoch die Chipfläche, welche erforderlich ist, stark verrin­ gert. In dieser Weise können hochfrequenztaugliche sowie be­ züglich ESD robuste Schaltungen auch in Technologien ohne Salicide-Blocking gebildet sein. Da das Salicide-Blocking eine eigene Masken- und Belichtungsebene erfordert, welche typi­ scherweise im Bereich von 3% der gesamten Scheibenkosten liegt, können hierdurch die Scheibenkosten in einem Ferti­ gungsprozeß bei der Waferherstellung signifikant gesenkt sein.

Insgesamt ist mit dem vorliegenden Prinzip eine Anpassung von CMOS-Transistoren und anderen CMOS-Bauteilen bezüglich ESD- Eigenschaften und bezüglich Hochfrequenz-Eigenschaften prak­ tisch unabhängig voneinander möglich.

In einer bevorzugten Ausführungsform der vorliegenden Erfin­ dung weisen alle Vorwiderstände des CMOS-Transistors den gleichen Widerstandswert auf. Dies führt zu besonders homoge­ ner Stromverteilung im Fehlerfall.

In einer weiteren, bevorzugten Ausführungsform der Erfindung sind die Vorwiderstände zwischen den Source-Anschlüssen der gesteuerten Teilstrecken und den Source-Anschlüssen des CMOS- Transistors angeschlossen. Ein derartiger CMOS-Transistor weist insgesamt einen bezüglich ESD geschützten Source- Anschluß auf.

In einer alternativen, bevorzugten Ausführungsform der vor­ liegenden Erfindung sind die Vorwiderstände zwischen den Drain-Anschlüssen der gesteuerten Teilstrecken und den Drain- Anschluß des CMOS-Transistors angeschlossen. Hierdurch ist ein CMOS-Transistor mit geschütztem Drain-Anschluß gebildet.

Prinzipiell können dabei Source- und Drain-Anschlüsse ver­ tauschbar und erst durch eine äußere Beschaltung eines CMOS- Transistors festgelegt sein.

In einer weiteren, bevorzugten Ausführungsform der Erfindung weist der CMOS-Transistor mehrere, zweite Teiltransistoren auf, wobei je ein erster Teiltransistor und je ein zweiter Teiltransistor mit ihren gesteuerten Strecken eine Serien­ schaltung bilden. Ein derartiger Transistor kann auch als kaskadierter Transistor bezeichnet sein. Insgesamt kann dabei je ein erster Teiltransistor mit je einem zweiten Teiltransi­ stor und je einem Vorwiderstand je eine Serienschaltung bil­ den, wobei eine Vielzahl derartiger Serienschaltungen paral­ lel miteinander verschaltet ist.

In einer weiteren, bevorzugten Ausführungsform der Erfindung liegt der Widerstandswert der Vorwiderstände jeweils in einem Bereich von 100 bis 300 Ω. Durch die Parallelschaltung vieler Einzeltransistoren ist insgesamt ein schaltungstechnisch wirksamer Vorwiderstand des CMOS-Transistors von nur wenigen Ohm oder darunter gebildet. Hierdurch bleiben die günstigen Hochfrequenz-Eigenschaften des CMOS-Transistors erhalten.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung haben die Einzeltransistoren, also erste und zweite Einzeltransistoren, eine Gate-Weite, welche in einem Bereich zwischen 0,4 und 10 µm liegt. Eine Weite der Einzel­ transistoren oder Finger < 10 µm stellt eine homogene Strom­ verteilung über die Weite des Einzeltransistors hinweg si­ cher. Die Untergrenze von 0,4 µm ist derzeit eine technolo­ gisch bedingte Untergrenze und kann in zukünftigen Technolo­ gien bei höherer Integrationsdichte selbstverständlich auch kleiner sein.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung weisen die Einzeltransistoren jeweils einen Ga­ teanschluß auf, der in Salizid-Technik gebildet ist. Hier­ durch sind besonders gute Hochfrequenz-Eigenschaften er­ reicht.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung sind die Vorwiderstände in Poly-Silizium- Technik gebildet. Zum Erreichen besonders guter Hochfrequenz­ eigenschaften können die Vorwiderstände in Polysiliziumtechnik oder in Polysilizium mit Salicide-Blocking realisiert sein. Das Fertigen der Vorwiderstände ohne Salizid führt zu einer Steigerung des Schichtwiderstandes des Polysiliziums um typischerweise 1 bis 2 Größenordnungen, was zu einem kleine­ ren Flächenbedarf des Widerstands und damit insgesamt zu ei­ nem kleineren Chipflächenbedarf des CMOS-Transistors führt. In Abhängigkeit von der bereitgestellten Fertigungstechnolo­ gie können die Vorwiderstände jedoch auch durch LDD- Implantation, in n-dotierten Wannen oder mit Metall/Via/Kon­ takt-Ketten realisiert sein.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung weisen die Einzeltransistoren jeweils einen beidseitig kontaktierten Gateanschluß auf. Hierdurch sinkt der maximale Abstand zu einem Kontaktloch auf 0,2 bis 2,5 µm und der entsprechende Widerstand der Gateelektrode sinkt auf wenige Ohm. Hierdurch sind sehr hohe Grenzfrequenzen ermög­ licht, ein sehr geringes Rauschen der Gateelektrode sowie insgesamt eine sehr gute Hochfrequenztauglichkeit.

Allgemein ist unter Salizid ein selbstjustiertes (Self- Aligned) Silizid verstanden.

Weitere Einzelheiten der Erfindung sind Gegenstand der Un­ teransprüche.

Die Erfindung wird nachfolgend an mehreren Ausführungsbei­ spielen anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel eines erfindungsge­ mäßen CMOS-Transistors mit geschützten Source- Anschluß,

Fig. 2 ein Ausführungsbeispiel der vorliegenden Erfindung mit geschütztem Drain-Anschluß,

Fig. 3 ein Ausführungsbeispiel der Erfindung mit einem ge­ schützten Drain-Anschluß kaskadierter Transistoren,

Fig. 4 eine beispielhafte Ausführungsform eines Transi­ stors gemäß Fig. 1 oder 2 in einem vereinfachten Layout,

Fig. 5 ein Ausführungsbeispiel eines CMOS-Transistors ge­ mäß Fig. 3 anhand eines vereinfachten Layouts und

Fig. 6 ein Diagramm zum Vergleich der ESD-Festigkeit be­ züglich der Bauteil-Weite gemäß vorliegendem Prin­ zip bei verschiedenen Parametern.

Fig. 1 zeigt in der rechten Bildhälfte das Ersatzschaltbild eines CMOS-Transistors T mit einem als Gateanschluß ausge­ führten Steueranschluß 1, zur Steuerung einer gesteuerten Strecke. Die gesteuerte Strecke des Transistors T ist mit An­ schlußknoten K1, K2 gekoppelt. Die gesteuerte Strecke des Transistors T umfaßt einen Drain-Anschluß D, welcher mit dem ersten Schaltungsknoten K1 verbunden ist und einen Source- Anschluß S, welcher zum Schutz vor elektrostatischer Entla­ dung über einen Ersatzwiderstand R/n mit dem zweiten Schal­ tungsknoten K2 verbunden ist. Das beschriebene, rechts in Fig. 1 gezeigte Schaltbild ist ein Ersatzschaltbild des CMOS- Transistors T, welcher in der linken Bildhälfte von Fig. 1 in einzelne, erste Teiltransistoren aufgeteilt dargestellt ist.

Der Transistor T umfaßt erste Teiltransistoren T1, T2 . . . Tn, welche miteinander parallelgeschaltet sind. Dabei sind alle Drain-Anschlüsse der ersten Teiltransistoren T1 bis Tn unmit­ telbar miteinander im ersten Schaltungsknoten K1 verbunden. An jedem Source-Anschluß der ersten Teiltransistoren T1 bis Tn ist je ein Vorwiderstand R mit einem Anschluß angeschlos­ sen, wobei die weiteren Anschlüsse der Vorwiderstände R un­ mittelbar miteinander in einem zweiten Schaltungsknoten K2 verbunden sind. Die Steueranschlüsse der Teiltransistoren T1 bis Tn, das heißt deren Gateanschlüsse, sind miteinander im Gateanschluß des Transistors T verbunden, der als erster Steuereingang 1 des Transistors T bezeichnet ist. Demnach bilden die ersten Teiltransistoren T1 bis Tn eine Parallel­ schaltung. Dabei können die Transistorweiten der Einzeltran­ sistoren T1 bis Tn zur Ermittlung der Transistorweite des Transistors T aufaddiert werden. Bei einer Anzahl von n er­ sten Teiltransistoren T1 bis Tn ergibt sich für den Ersatzwi­ derstand R/n im Ersatzschaltbild ein Widerstandswert aus dem Quotienten des Widerstandswerts eines Vorwiderstandes R und der Anzahl n der ersten Teiltransistoren T1 bis Tn. Insgesamt ist ein CMOS-Transistor T mit einem vor ESD-Impulsen ge­ schützten Source-Anschluß gebildet.

Der Widerstandswert der einzelnen Vorwiderstände R liegt in einem Bereich von 100 bis 200 Ω. Durch Parallelschaltung der Vielzahl von ersten Teiltransistoren verringert sich die schaltungstechnische Wirkung des Vorwiderstands R auf wenige Ohm, so daß die günstigen Hochfrequenz-Eigenschaften des CMOS-Transistors T erhalten bleiben.

Die einzelnen Teiltransistoren weisen eine geringe Gateweite von < 10 µm auf. Hierdurch ist ein homogener Stromfluß über die gesamte Weite eines Einzelfingers des Transistors gege­ ben. Damit ist eine verbesserte ESD-Festigkeit sicherge­ stellt. Die Gateweite der Einzeltransistoren oder Teiltransi­ storen wird nach unten hin durch die Technologie begrenzt.

Die Anzahl n der ersten Teiltransistoren T1 bis Tn kann bei­ spielsweise in einem Bereich zwischen 10 und 100 liegen. Bei­ spielsweise kann die Anzahl n der ersten Teiltransistoren 64 betragen, was durch Parallelschaltung von 4 Gruppen á 16 Ein­ zeltransistoren erzielbar ist.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel eines CMOS- Transistors T, der ebenfalls durch eine Vielzahl parallelgeschalteter erster Teiltransistoren T1 bis Tn gebildet ist. Hierbei ist jedoch nicht, wie in Fig. 1, der zweite Schal­ tungsknoten K2 vor ESD-Einflüssen geschützt, sondern vielmehr der erste Schaltungsknoten K1 und demnach der Drain-Anschluß des CMOS-Transistors T. Die einzelnen Vorwiderstände R sind hierbei jeweils drainseitig an den ersten Teiltransistoren T1 bis Tn angeschlossen, während die Source-Anschlüsse der er­ sten Teiltransistoren T1 bis Tn im zweiten Schaltungsknoten unmittelbar miteinander verbunden sind. Demnach ergibt sich auch bei dem CMOS-Transistor gemäß Fig. 2 eine Parallel­ schaltung einer Vielzahl von ersten Teiltransistoren, wodurch die Vorwiderstände R, welche bevorzugt zwischen 100 und 200 liegen, auf einen geringen, wirksamen Ersatzwiderstand R/n von wenigen Ohm reduziert sind. Auch bei der Schaltung gemäß Fig. 2 ergibt sich ein ESD-Schutz eines Anschlusses einer gesteuerten Strecke eines CMOS-Transistors bei zugleich guten Hochfrequenz-Eigenschaften.

Fig. 3 zeigt ein Ausführungsbeispiel einer Verschaltung von zwei kaskadierten Transistoren mit einem geschützten Lastan­ schluß in einer Weiterbildung der Prinzipschaltung von Fig. 2. Dabei sind lastseitig zwei Transistoren T, T' mitein­ ander verschaltet. An einen Anschluß einer gesteuerten Strec­ ke des Transistors T ist ein Ersatzwiderstand R/n angeschlos­ sen, an einem weiteren Anschluß der gesteuerten Strecke des Transistors T ist ein weiterer Transistor T' unter Bildung einer Serienschaltung angeschlossen. Der weitere Transi­ stor T' koppelt mit seiner gesteuerten Strecke die gesteuerte Strecke des Transistors T mit dem zweiten Schaltungsknoten K2. Die Transistoren T, T' sowie der Ersatzwiderstand R/n sind wiederum durch Parallelschaltung einer Vielzahl von Ein­ zelelementen oder Transistorfingern gebildet. Zur Bildung des Transistors T sind eine Vielzahl erster Teiltransistoren vor­ gesehen, welche mit ihren Steueranschlüssen unmittelbar mit­ einander verbunden sind zu einem Steueranschluß 1. Dazu je­ weils in Serie ist ein zweiter Teiltransistor T1' bis Tn' an je einen ersten Teiltransistor T1 bis Tn angeschlossen zur Bildung einer Serienschaltung von je einem ersten Teiltransi­ stor T1 bis Tn mit je einem zweiten Teiltransistor T1' bis Tn'. Weiterhin ist, wie bereits zu Fig. 2 beschrieben, je einer gesteuerten Strecke je eines Teiltransistors T1 bis Tn ein Vorwiderstand R vorgeschaltet zur Kopplung der ersten Teiltransistoren T1 bis Tn mit dem ersten Schaltungsknoten K1. Je ein Anschluß je einer gesteuerten Strecke der zweiten Teiltransistoren T1' bis Tn' ist unmittelbar miteinander ver­ bunden zur Bildung des zweiten Schaltungsknotens K2. Die Steueranschlüsse der zweiten Teiltransistoren T1' bis Tn' sind miteinander verbunden zur Bildung des zweiten Steueran­ schlusses 2 der kaskadierten Transistorstruktur.

CMOS-Transistoren gemäß Fig. 1 bis Fig. 3 können besonders vorteilhaft in Hochfrequenzschaltungen eingesetzt sein. Dabei können integrierte, aktive Bauteile an Ein- und/oder Ausgän­ gen der Hochfrequenzschaltungen bezüglich elektrostatischer Entladung geschützt sein. Besonders vorteilhaft können An­ schlüsse von in analoger Schaltungstechnik gebildeten aktiven Elementen, wie LNA, Low Noise Amplifier, PA, Power Amplifier, Mischer, et cetera geschützt sein. Je nach Erfordernis des zu schützenden Anschlusses können einer oder mehrere Anschlüsse der erforderlichen Transistoren mit je einem Vorwiderstand versehen sein. Die in Fig. 1 bis 3 gezeigten Blockschalt­ bilder sind zur Realisierung des Prinzips jeweils nur Ausfüh­ rungsbeispiele, selbstverständlich sind auch beliebige andere Kombinationen des beschriebenen Prinzips möglich.

Fig. 4 zeigt ein mögliches Schaltungslayout zur Realisierung einer Schaltung mit parallelgeschalteten, ersten Teiltransis­ toren zur Bildung eines Transistors mit geschütztem Source- Anschluß gemäß Fig. 1. Source- und Drain-Anschluß sind hier­ bei jedoch vertauschbar, so daß mit einer Anordnung gemäß Fig. 4 unter Vertauschung von Source- und Drain-Anschlüssen auch eine Schaltung gemäß Fig. 2 mit geschütztem Drain- Anschluß realisierbar ist.

Der CMOS-Transistor gemäß Fig. 4 umfaßt eine Anzahl n = 16 parallel geschaltete Teiltransistoren T1 bis T16. Diese haben einen gemeinsamen ersten Steueranschluss 1, welcher mit den Gate-Anschlüssen G der Einzeltransistoren T1 bis T16 verbun­ den ist. Mit ihren gesteuerten Strecken sind die Einzeltran­ sistoren T1 bis T16 einerseits mit einem ersten Schaltungs­ knoten K1 verbunden und andererseits mit einem Schaltungskno­ ten K2 über je einen Vorwiderstand R gekoppelt. Der zweite Anschlußknoten K2 des Transistors T ist dabei der vor elek­ trostatischer Entladung geschützte Anschluß des gesamten Transistors. Der zweite Schaltungsknoten K2 ist mit je einem Anschluß einer gesteuerten Strecke jedes Teiltransistors T1 bis T16 über einen Vorwiderstand R verbunden. Der Vorwider­ stand R beträgt dabei zwischen 100 und 200 Ω. Zur Bildung je eines Source- oder Drain-Anschlusses der Einzeltransistoren T1 bis T16 sind Diffusionsgebiete 3 vorgesehen. Zur Kopplung der Diffusionsgebiete 3 mit den Vorwiderständen R ist je ein Koppelelement 4 vorgesehen.

Zur Bildung eines gewünschten CMOS-Transistors mit geschütz­ tem Source- oder Drain-Anschluß können eine oder mehrere der gezeigten Layoutstrukturen gemäß Fig. 4 parallel miteinander verschaltet sein. Bei einem Widerstandswert der Vorwiderstän­ de R zwischen 100 und 200 Ω ergibt sich demnach beispielswei­ se bei Verschaltung von vier Strukturen gemäß Fig. 4, das heißt durch Parallelschalten von 64 ersten Teiltransistoren T1 bis T16, ein wirksamer Widerstand R/n von lediglich weni­ gen Ohm. Hierdurch ergeben sich zugleich mit dem ESD-Schutz sehr gute Hochfrequenzeigenschaften.

Die Gates G der Einzeltransistoren T1 bis T16 sind jeweils in Salizid-Technologie gebildet, das heißt selbstjustierter (Self-Aligned) Silizid-Technik. Hierdurch ist die Hochfre­ quenz-Tauglichkeit des Einzeltransistors und damit der Ge­ samtstruktur verbessert. Die Vorwiderstände R hingegen sind in Poly(kristallinem)-Silizium-Technik hergestellt, wodurch sich eine Verringerung der benötigten Chipfläche durch höhere spezifische Widerstandswerte ergibt. In alternativen Ausfüh­ rungsformen kann der Vorwiderstand R oder können die Vorwi­ derstände R jedoch nicht nur in Polysilizium oder in Polysi­ lizium mit Salicide-Blocking gebildet sein, sondern auch durch LDD-Implantationen, N-Wannen oder Metall/Via/Kontakt- Ketten.

Die Gateweite der Gateanschlüsse G gemäß Fig. 4 beträgt zir­ ka 0,4 bis 10 µm. Anders als in Fig. 4 gezeigt, kann eine weitere Verbesserung durch beidseitiges Kontaktieren der Ga­ teelektroden erzielt sein. Hierdurch sinkt der Maximalabstand zu einem Kontaktloch auf zirka 0,2 bis 2,5 µm, und der ent­ sprechende Widerstand der Gateelektrode G sinkt auf wenige Ohm. Somit können sehr hohe Grenzfrequenzen des Transistors, in Verbindung mit geringem Rauschen und ausgezeichneter Hoch­ frequenz-Tauglichkeit erzielt sein.

Weitere Vorteile der Transistorstruktur gemäß Fig. 4 liegen im homogenen Zünden aller Transistorfinger oder Einzeltransi­ storen aufgrund der Vorwiderstände R, der guten Transferier­ barkeit des beschriebenen Layouts von einer Chipfabrik (Fab) in eine andere, in der guten Flächenausnutzung sowie der ein­ fachen Anpaßbarkeit an die anwendungsabhängig geforderten Pa­ rameter durch die Möglichkeit der nahezu unabhängigen Ein­ stellbarkeit von ESD-Festigkeit und Hochfrequenz- Eigenschaften.

Fig. 5 zeigt ein mögliches, vereinfachtes Layout für eine Transistorstruktur mit kaskadierten Transistoren gemäß Fig. 3. Während bei dem Layout gemäß Fig. 4 der zweite An­ schlußkontakt K2 ESD-geschützt ist, ist bei dem Transistor­ layout gemäß Fig. 5 der erste Anschlußkontakt K1 ESD- geschützt. Weiterhin weist die Transistorstruktur einen zwei­ ten, vor elektrostatischen Entladungen ungeschützten An­ schluß K2 auf. Wie bereits Fig. 3 entnehmbar, weist die Transistorstruktur zwei Steueranschlüsse 1, 2 auf. Die Tran­ sistorstruktur umfaßt 16 Einzeltransistorgruppen, welche jeweils einen ersten Teiltransistor T1 bis T16 und einen zwei­ ten Teiltransistor T1' bis T16' umfassen, die jeweils eine Serienschaltung bilden. Das Prinzip der Verschaltung der Ein­ zeltransistorelement von Fig. 5 ist dabei dem Blockschalt­ bild von Fig. 3 entnehmbar. Auch bei der Transistorstruktur gemäß Fig. 5 sind die Diffusionsgebiete 3, in denen die er­ sten und zweiten Teiltransistoren T1 bis T16, T1' bis T16' gebildet sind, über Koppelgebiete 4 mit je einem Vorwider­ stand R gekoppelt. Die Vorwiderstände R sind dabei an einem weiteren Anschluß jeweils mit dem ersten Anschlußkontakt K1 verbunden. Neben den bereits bei Fig. 4 beschriebenen Eigen­ schaften und Vorteilen weist der Transistor gemäß Fig. 5 zu­ sätzlich den Vorteil auf, daß die zwischen den Anschlußknoten K1 und K2 gebildete, gesteuerte Strecke mit zwei an den Steu­ ereingängen 1, 2 zuführbaren Signalen steuerbar ist.

Fig. 6 schließlich zeigt ein Diagramm, welches die spezifi­ sche ESD-Festigkeit in Volt pro Mikrometer in Abhängigkeit von der Bauteilweite in Mikrometern beschreibt. Dabei sind zwei Kennlinien 5, 6 zur Beschreibung von NMOS(n-Kanal-MOS)- Transistoren in 0,18 µm-Technologie angegeben und zwei weite­ re Kurven 7, 8 zur Beschreibung von NMOS-Transistoren in 0,35 µm-Technologie. Die Kurven 6 und 8 beschreiben dabei NMOS-Transistoren, welche bezüglich elektrostatischer Entla­ dung durch Diffusionsgebiete mit Salicide-Blocking verbessert sind und bei denen die ESD-Festigkeit unabhängig von der Wei­ te der Einzeltransistoren ist. Kurven 5 und 7 hingegen, wel­ che NMOS-Transistoren beschreiben, die Salizid aufweisen, nimmt die ESD-Festigkeit deutlich mit zunehmender Transistor­ weite der Einzelelemente ab. Bei Weiten unter 25 µm, das heißt bei kleinen Transistorsturkturen, nimmt die spezifische ESD-Festigkeit, die in V pro µm angegeben ist, so hohe Werte an, daß ein ausreichender ESD-Schutz in der erfindungsgemä­ ßen, beschriebenen Weise auch ohne zusätzliche Maßnahmen wie Salizid-Blocking oder erhöhten Gate-Kontaktloch-Abstand er­ zielbar ist.

Das beschriebene Prinzip ist nicht auf CMOS-Transistoren be­ schränkt. Auch eine sinngemäße Übertragung auf andere Halb­ leiterstrukturen, wie beispielsweise Dioden, liegt im Rahmen der beschriebenen Erfindung.

Bezugszeichenliste

1

Gateanschluß

2

Gateanschluß

3

Diffusionsgebiet

4

Koppelgebiet

5

Kennlinie

6

Kennlinie

7

Kennlinie

8

Kennlinie
D Drain
K1 Schaltungsknoten
K2 Schaltungsknoten
n Anzahl
R Vorwiderstand
R/n Ersatzwiderstand
S Source
T CMOS-Transistor
T1 bis Tn erster Teiltransistor
T1' bis Tn' zweiter Teiltransistor

Claims (10)

1. MOS-Transistor (T), aufweisend
einen Steueranschluß (1),
einen ersten und einen zweiten Lastanschluß (K1, K2), die mit einer gesteuerten Strecke des Transistors (T) gekoppelt sind,
mehrere parallelgeschaltete Strompfade, welche einerseits mit dem ersten Lastanschluß (K1) und andererseits mit dem zweiten Lastanschluß (K2) verbunden sind, von denen die Strompfade jeweils eine Serienschaltung aus der gesteuerten Strecke eines ersten Teiltransistors (T1 bis Tn) und einem daran angeschlossenen Vorwiderstand (R) umfassen, und
je einen Steueranschluß (G) an den Teiltransistoren (T1 bis Tn),
wobei die Steueranschlüsse (G) der Teiltransistoren (T1 bis Tn) miteinander und mit dem Steueranschluß (1) des Transi­ stors (T) verbunden sind.

2. MOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Vorwiderstände (R) jeweils gleiche Widerstandswerte auf­ weisen.

3. MOS-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorwiderstände (R) zwischen den Source-Anschlüssen der gesteuerten Teilstrecken (5) und dem sourceseitigen, zweiten Lastanschluß (K2) des MOS-Transistors (T) angeschlossen sind.

4. MOS-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorwiderstände (R) zwischen den Drain-Anschlüssen der ge­ steuerten Teilstrecken (D) und dem drainseitigen, ersten Lastanschluß (K1) des MOS-Transistors (T) angeschlossen sind.

5. MOS-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der MOS-Transistor (T) in jedem Strompfad je einen zweiten Teiltransistor (T1', T2' bis Tn') aufweist, wobei je ein er­ ster Teiltransistor (T1 bis Tn) und je ein zweiter Teiltran­ sistor (T1' bis Tn') mit ihren gesteuerten Strecken und mit dem Vorwiderstand eine Serienschaltung bilden.

6. MOS-Transistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Widerstandswert der Vorwiderstände (R) in einem Bereich von 100 bis 300 Ω liegt.

7. MOS-Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Einzeltransistoren eine Gateweite haben, die zwischen 0,4 µm und 10 µm liegt.

8. MOS-Transistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Einzeltransistoren (T1 bis Tn, T1' bis Tn') einen Gatean­ schluß (G) haben, der in Salizid-Technik gebildet ist.

9. MOS-Transistor nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Vorwiderstände (R) Polysilizium-Widerstände sind.

10. MOS-Transistor nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Einzeltransistoren (T1 bis Tn, T1' bis Tn') einen über zwei Kontaktlöcher kontaktierten Gateanschluß haben.