DE102015223713B4 - Vorrichtung zum ESD-Schutz und Herstellungsverfahren - Google Patents

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Abstract

Vorrichtung, umfassend:N einzelne eines Feldeffekttransistors, in Reihe gestapelt, um einen N-Niveaustapel bereitzustellen, wobei N eine ganze Zahl größer 1 ist;einen ersten Anschluss, der mit einem ersten Feldeffekttransistor der N einzelnen der Feldeffekttransistoren verbunden ist, und einen zweiten Anschluss, der mit einem N-ten Feldeffekttransistor verbunden ist; undeine RC-Steuerschaltung, die konfiguriert ist, einen Kurzschluss zwischen dem ersten Anschluss und dem zweiten Anschluss in Antwort auf ein ESD-Ereignis zu bewirken, wobei die RC-Steuerschaltung konfiguriert ist, ausreichend Spannung zur Steuerung der N einzelnen Feldeffekttransistoren bereitzustellen, wobei die N einzelnen Feldeffekttransistoren durch parasitäre Leitung eingeschaltet werden, um den Kurzschluss zu bewirken,wobei die RC-Steuerschaltung umfasst:höchstens N Kondensatoren, die zwischen dem zweiten Anschluss und einem Gate des ersten Feldeffekttransistors in Reihe geschaltet sind, wobei die höchstens N Kondensatoren miteinander direkt verbunden sind, wobei ein Wert der höchstens N Kondensatoren zum Anlegen eines gleichförmigen Gatepotenzials an die N einzelnen Feldeffekttransistoren konfiguriert ist; undN Widerstände entsprechend den N einzelnen Feldeffekttransistoren, wobei ein Widerstand zwischen dem Gate des ersten Feldeffekttransistors und dem ersten Anschluss verbunden ist, wobei die N Widerstände konfiguriert sind, um die ausreichende Spannung an ein Gate von jedem der N einzelnen Feldeffekttransistoren entsprechend in Antwort auf das ESD-Ereignis anzulegen, wodurch die parasitäre Leitung ausgelöst wird, um die N einzelnen Feldeffekttransistoren in einer Kaskadenweise zu schließen,wobei das gleichförmige Gatepotenzial ungefähr zwischen 1,5 bis 2 Volt liegt, wobei das gleichförmige Gatepotenzial wenigstens gleich einer Auslösespannung ist, die ausreichend ist, um in jedem der N einzelnen Feldeffekttransistoren einen Basisstrom zu induzieren, undwobei die Auslösespannung wesentlich geringer ist als eine Lawinenverbindungsdurchbruchsspannung der Feldeffekttransistoren.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein eine Vorrichtung und ein Verfahren zum Bilden einer integrierten Schaltung (IC), die einen Schutz gegen ESD in Hochspannungs (HV) - schaltungsanwendungen bietet.
  • HINTERGRUND
  • Typischerweise arbeiten integrierte Hochspannungs (HV) -schaltungen, die in Energiemanagement, Energiewandlung, LCD/Display, Fahrzeuganwendungen und anderen Anwendungen eingesetzt werden, zwischen 12 V und 100 V. Im Design von HV-Schaltungen werden häufig gestapelte Zellstrukturen auf Feldeffekttransistor (FET) - Basis eingesetzt. Ein Auftreten einer elektrostatischen Entladung (ESD) kann ungeschützte elektronische Schaltungen, einschließlich integrierter HV-Schaltungen, stark und irreparabel beschädigen. Viele integrierte HV-Schaltungschips können schlechthin eine eingebaute ESD-Vorrichtung umfassen, um ein Maß an Schutz gegen den unerwünschten Fluss von Strömen bereitzustellen, die Schäden bewirken.
  • Aus der Schrift US 2008 / 0 259 511 A1 ist eine ESD-Schutzschaltung mit gestapelten und über Gate gekoppelten NFETs mit mehreren Stufen bekannt. Jede Stufe weist einen NFET auf, dessen Körper mit seinem Source gekoppelt ist. Zwischen dem Gate und dem Source ist ein Widerstand geschaltet. Von einem Versorgungsspannungsknoten zum Gate jedes NFET wird ein Strompfad bereitgestellt, so dass während eines ESD-Ereignisses ein Strom über den Widerstand der Stufe fließt und ein Auslösen induziert. Dabei weist eine NFET-Stufe, die von dem Versorgungsspannungsknoten durch eine andere Stufe isoliert ist, eine zugeordnete Kapazitätsstruktur auf, wobei ein Strom während eines Übergangsspannungszustands des ESD-Ereignisses vom Versorgungsspannungsknoten durch die Kapazitätsstruktur und zum Gate und dann durch den Widerstand fließt, so dass das Auslösen eingeleitet wird.
  • Die Schrift US 2014 / 0 177 113 A1 zeigt einen Elektronikchip mit einer Ladungspumpe und mindestens einem ESD-Modul. Die Ladungspumpe ist konfiguriert, um eine vorbestimmte Spannung über einem Mikrofon bereitzustellen. Die in dieser Schrift offenbarten Bauelemente werden in einem Standard-Niederspannungs-CMOS-Prozess implementiert und weisen eine Schaltungstopologie auf, die bei Abschaltung einen inhärenten ESD-Schutzpegel bereitstellt, der höher ist als der vorbestimmte Gleichspannungspegel im Betrieb. Mit dem Ausgang der Ladungspumpe ist das mindestens eine ESD-Modul gekoppelt. Die Schrift zeigt eine Struktur, • wobei zwischen einem Eingang und einem Ausgang eine erste Schaltung mit einer Reihenschaltung von abwechselnd einem von mehreren Kondensatoren und einem von mehreren Widerständen und eine zweite Schaltung mit mehreren in Reihe geschalteten Transistoren parallel geschaltet sind. Dabei ist jeweils ein Gate der Transistoren der zweiten Schaltung zwischen jeweils einem Kondensator und einem Widerstand mit der ersten Schaltung verbunden.
  • Eine ESD-Schutzvorrichtung in HV-Anwendungen ist typischerweise anfällig für Latchup-Fehler, da die FET-Betriebsspannungen sein Designfenster (typischerweise zwischen Versorgungsspannung (VDD) und Vorrichtungsdurchbruchspannung (BVDSS)) überschreiten. Eine Stapelung einer FET-Zellenvorrichtung (z.B. NMOS-Typ) summiert die Auslösespannung und die Haltespannung um einen Faktor N, wobei N die Anzahl der gestapelten Vorrichtungen darstellt. Das heißt, obwohl die gestapelte Anordnung von N FETs das Potenzial zum Bereitstellen einer Gesamthaltespannung von N mal der Haltespannung jeder Zelle aufweist, sie jedoch auch eine sehr viel höhere Auslösespannung (typischerweise größer als BVDSS) bereitstellt, die dem primären Zweck einer ESD-Vorrichtung entgegenwirkt, da das Schutzmerkmal nicht ausgelöst werden kann, bevor die Vorrichtung durchbricht.
  • Aus der vorangehenden Diskussion ist es wünschenswert, Werkzeuge und Techniken zur Verbesserung der Robustheit und Zuverlässigkeit von ESD-Schutzschaltungen in HV-Anwendungen zu verbessern.
  • ZUSAMMENFASSUNG
  • Die oben genannten Probleme werden gelöst durch eine Vorrichtung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 8. Vorteilhafte Ausgestaltungen der Vorrichtung nach Anspruch 1 sind in den abhängigen Ansprüchen 2 bis 7 definiert.
  • Ausführungsformen betreffen allgemein eine Vorrichtung und ein Verfahren zum Bilden einer integrierten Schaltung (IC), die einen Schutz gegen ESD in Hochspannungs (HV) -schaltungsanwendungen bietet. Dabei umfasst eine Vorrichtung N mal einen Feldeffekttransistor (FET), gestapelt in Reihe, um einen N-Niveaustapel bereitzustellen, wobei N eine ganze Zahl größer 1 ist. Ein erster Anschluss der Vorrichtung ist mit einem ersten FET verbunden und ein zweiter Anschluss ist mit einem N-ten FET verbunden. Die Vorrichtung umfasst auch eine RC-Steuerschaltung, die dazu konfiguriert ist, in Antwort auf ein ESD-Ereignis zwischen dem ersten Anschluss und dem zweiten Anschluss einen Kurzschluss zu bewirken. Die RC-Steuerschaltung ist konfiguriert, um demgegenüber gleichzeitig eine ausreichende Spannung zur Steuerung der N FETs bereitzustellen, dass sie sequentiell schließen und den Kurzschluss hervorrufen. Dabei umfasst ein Verfahren ein Bereitstellen eines Substrats. In dem Substrat werden Flachgrabenisolationsbereiche gebildet. Das Verfahren umfasst auch ein Bilden einer gestapelten N-Niveau-RCFET-Schaltung mit ESD-Schutz. Auf dem Substrat werden N mal ein Feldeffekttransistor (FET) und Widerstände in Reihe gebildet. Über dem Substrat wird eine Gateschicht bereitgestellt und die Gateschicht ist strukturiert, um Gates der FETs und Widerstände der gestapelten RCFET-Schaltung festzulegen. Die Widerstände werden über den Flachgrabenisolationsbereichen gebildet, die benachbarte FETs isolieren. Über dem Substrat werden Kondensatorstrukturen gebildet. Über dem Substrat werden Zwischenniveau-Dielektrikums (ILD) - und Zwischenmetall-Dielektrikums (IMD) -Schichten gebildet. In den ILD- und IMD-Schichten werden Zwischenverbindungen mit Metallleitungen und Durchkontaktierungen gebildet. Die Zwischenverbindungen verbinden die Gates, Kondensatoren und Widerstände, um die gestapelte N-Niveau-RCFET-Schaltung zu bilden.
  • Figurenliste
  • In den Figuren bezeichnen allgemein gleiche Bezugszeichen durch die verschiedenen Ansichten gleichen Teile. Die Figuren sind auch nicht unbedingt maßstabsgetreu, wobei im Allgemeinen die Darstellung der Prinzipien der Erfindung im Vordergrund steht. In der folgenden Beschreibung werden verschiedene Ausführungsformen der vorliegenden Erfindung mit Bezug auf die folgenden Figuren beschrieben, in denen:
    • 1A eine vereinfachte Schaltungsansicht einer Ausführungsform eines Bereichs einer gestapelten RCFET-Schaltung mit ESD-Schutz darstellt.
    • 1B eine parasitäre Leitung darstellt, die ein Einschalten von jedem der N NMOSFETs in einer gestapelten RCFET-Schaltung in einer kaskadenweise induziert wird, die mit Bezug auf 1A beschrieben ist.
    • 1C eine vereinfachte Schaltungsansicht eines Bereichs einer gestapelten RCFET-Schaltung mit ESD-Schutz zeigt, die mit Bezug auf 1A beschrieben ist, um eine 25% Reduktion einer Anzahl von Kondensatoren bereitzustellen.
    • 1D eine vereinfachte Schaltungsansicht eines Bereichs einer gestapelten RCFET-Schaltung mit ESD-Schutz zeigt, die mit Bezug auf 1A beschrieben ist, um eine 50% Reduktion in der Anzahl der Kondensatoren bereitzustellen.
    • 2A eine Layoutansicht eines 4-gestapelten Multifinger-NMOS mit Drain-blockiertem-Silizid (SBLK) als eine HVESD-Schutzschaltung darstellt, die mit Bezug auf 1A beschrieben ist.
    • • 2B eine Layoutansicht eines Bereichs eines NMOS-Wafers zur Umsetzung einer einzelnen NMOSFET-Zelle einer gestapelten RCFET-Schaltung mit ESD-Schutz darstellt, die mit Bezug auf die 1A, 1B, 1C und 1D beschrieben ist.
    • 2C eine Querschnittansicht eines Bereichs eines NMOS-Wafers zur Umsetzung einer einzelnen NMOSFET-Zelle einer gestapelten RCFET-Schaltung mit ESD-Schutz darstellt, die mit Bezug auf die 1A, 1B, 1C und 1D beschrieben ist.
    • 2D eine Querschnittansicht eines Bereichs eines NMOS-Wafers zur Umsetzung einer einzelnen NMOSFET-Zelle einer gestapelten RCFET-Schaltung mit ESD-Schutz darstellt, die mit Bezug auf 1A beschrieben ist.
    • 2E eine Querschnittansicht eines Bereichs eines NMOS-Wafers zur Umsetzung einer einzelnen NMOSFET-Zelle einer gestapelten RCFET-Schaltung mit ESD-Schutz darstellt, die mit Bezug auf 2A beschrieben ist.
    • 3 in grafischer Form eine Silizium-Datenauftragung eines Basisstroms Ib (Y-Achse) als eine Funktion eines VGS (X-Achse) für eine NMOSFET-Vorrichtung darstellt, die unter Verwendung kommerziell erhältlicher BCD-Prozesstechnologie umgesetzt wurde.
    • 4A in grafischer Form einen simulierten Übergang und eine DC-Sweep-Leistung eines 4-gestapelten SBLK-RCNMOS darstellt.
    • 4B in grafischer Form eine reale Silizium-Datenauftragung einer 100 Nanosekunden (ns) Übertragungslinienpuls (TLP) -Antwort einer 4-gestapelten RCFET-Schaltung darstellt, die mit Bezug auf die 1A, 1B, 1C und 1D beschrieben ist.
    • 5 ein Flussdiagramm darstellt, das einen Prozess zur Umsetzung von Techniken darstellt, die hierin beschrieben sind, um eine HV-Vorrichtung in Antwort auf ein ESD-Ereignis zu schützen.
  • DETAILLIERTE BESCHREIBUNG
  • Die Funktionalität verschiedener Schaltungen, Vorrichtungen oder Komponenten, die hierin beschrieben sind, kann abhängig von den Erfordernissen der Anwendung als Hardware (einschließlich diskreter Komponenten, integrierter Schaltungen und Systeme auf einem Chip ‚SoC‘), Firmware (einschließlich anwendungsspezifischer integrierter Schaltungen und programmierbarer Chips) und/oder Software oder einer Kombination davon umgesetzt sein.
  • In ähnlicher Weise kann die Funktionalität verschiedener mechanischer Elemente, Teile und/oder Komponenten zur Bildung von Module, Unterbaugruppen und Baugruppen, die gemäß einer Struktur eines Geräts montiert sind, abhängig von den Erfordernissen der Anwendung unter Verwendung verschiedener Materialien und Verbindungstechniken umgesetzt sein.
  • Beschreibende und richtungsbezogene Ausdrücke, die in der geschriebenen Beschreibung verwendet werden, wie z.B. oben, unten, links, rechts, stromaufwärts, stromabwärts und ähnliche weitere, beziehen sich auf die Figuren, wie sie im Dokument ausliegen, und nicht auf physikalische Beschränkungen der Erfindung, sofern dies nicht speziell angemerkt wird. Die beiliegenden Figuren sind nicht unbedingt maßstabsgetreu und einige Merkmale der Ausführungsformen, die hierin gezeigt und beschrieben sind, können zur Darstellung von Prinzipien, Merkmalen und Vorteilen der Erfindung vereinfacht oder übertrieben dargestellt sein.
  • Die Ausführungsformen beziehen sich im Allgemeinen auf Vorrichtungen, wie z.B. Halbleitervorrichtungen oder ICs. Es können auch andere Arten von Vorrichtungen verwendet werden. Die Vorrichtungen können eine beliebige Art von IC darstellen, wie z.B. Chips für Computer, Energieumwandlung, Display, Automobiltechnik u.a. Die Vorrichtungen können z.B. in elektronische Verbraucherprodukte, wie z.B. Computer, Monitoren/Displays, Handys, drahtlose elektronische Vorrichtungen wie Uhren, Kameras und Drucker, und verschiedene Arten von Tablet-Computergeräte eingesetzt werden. Die Vorrichtungen können auch in anderen Anwendungen eingesetzt werden.
  • Während der täglichen Aktivitäten, wie z.B. Gehen auf einem Teppich oder dem Trocknen von aus synthetischer Faser gebildeter Kleidung in einem Trockner, kann eine statische Elektrizität erzeugt werden, wodurch bewirkt wird, dass Objekte unterschiedliche elektrische Potenziale aufweisen. Die elektrostatische Entladung (ESD) wird häufig als ein plötzlicher und momentaner Fluss eines elektrischen Stroms (oder Energie) zwischen zwei Objekten auf unterschiedlichem elektrischen Potenzial beschrieben. Im Zusammenhang mit elektronischen Vorrichtungen können ESD-Ereignisse als momentane unerwünschte Spitzen im Stromfluss beschrieben werden, die elektronische Vorrichtungen beschädigen können. In einem ESD-Ereignis kann eine statische Elektrizität in der Form großer Spannungsspitzen oder -impulse auf einen Signalanschluss oder Pinkontakt einer integrierten Schaltung (IC) übertragen werden, was einen Durchbruch isolierender Schichten innerhalb der IC bewirken kann. Dies kann zur Bildung von Kurzschlüssen zwischen einem oder mehreren leitenden Pfaden führen, was zum Versagen des IC führt. In einigen Fällen kann das ESD-Ereignis ein Überhitzen eines Metalls oder sogar ein Verdampfen des Materials innerhalb der IC bewirken.
  • Die ESD-Association ist eine von dem bekannten American National Standard Institute (ANSI) anerkannte Standardentwicklungsorganisation, die über 35 ESD-Standards einschließlich dem Human Body Model (HBM), dem Machine Model (MM), dem Charge Device Model (CDM) und anderen veröffentlicht hat, die ESD in der Elektronikumgebung abdecken. Nachstehend sind verschiedene Ausführungsformen beschrieben, die einen verbesserten ESD-Schutz für elektronische Vorrichtungen bereitstellen, während gleichzeitig ihre HV-Anwendungen verbessert werden.
  • 1A zeigt eine vereinfachte Schaltungsansicht einer Ausführungsform eines Bereichs einer gestapelten RCFET-Schaltung mit ESD-Schutz 100. 1B stellt eine parasitäre Leitung dar, die ein kaskadenartiges Einschalten von jedem der NMOSFETs in der gestapelten RCFET-Schaltung induziert, die mit Bezug auf 1A beschrieben ist. 1C zeigt eine vereinfachte Schaltungsansicht eines Bereichs einer gestapelten RCFET-Schaltung mit ESD-Schutz 102, die eine 25% Reduzierung in der Anzahl von Kondensatoren vorsieht. 1D zeigt eine vereinfachte Schaltungsansicht eines Bereichs einer gestapelten RCFET-Schaltung mit ESD-Schutz 104, die eine 50% Reduzierung in der Anzahl von Kondensatoren vorsieht.
  • Mit Bezug auf 1A umfasst ein Bereich der gestapelten RCFET-Schaltung mit ESD-Schutz 100 N mal einen in Reihe gestapelten Feldeffekttransistor (FET), um einen N-Niveaustapel 106 bereitzustellen, wobei N eine ganze Zahl größer 1 ist. In der dargestellten Ausführungsform ist der Wert von N als gleich 4 konfiguriert. Es können auch andere Werte für N vorgesehen werden, wobei die Wahl von Faktoren abhängt, wie z.B. physikalischen Randbedingungen der elektrischen Komponenten einschließlich der Spannungshandhabungskapazität der FETs und anderer RC-Vorrichtungen. Folglich kann der N-Niveaustapel in Hochspannungs (HV) - anwendungen mit ESD-Schutz durch Vergrößern des Spannungshandhabungsvermögens der Niederspannungsbaseline-FET-Vorrichtung um einen Faktor N eingesetzt werden. Obwohl die dargestellte Ausführungsform eine NMOSFET Umsetzung einer FET-Zelle darstellt, ist zu verstehen, dass die FET-Zelle als eine beliebige MOSFET-Vorrichtung ausgebildet sein kann.
  • In der dargestellten Ausführungsform umfasst der 4-Niveaustapel vier NMOSFETs M1 110, M2 120, M3 130 und M4 140, die in Reihe verbunden sind (z.B. ist der Ausgang von einem FET mit einem Eingang des nächsten FET verbunden). Das heißt, dass das Drain D1 112 von M1 mit einem Source S2 und einem Bulk/Körper 122 von M2 verbunden ist, Drain D2 124 von M2 mit einem Source S3 und Bulk/Körper 132 von M3 verbunden ist, Drain D3 134 von M3 mit einem Source S4 und Bulk/Körper 142 von M4 verbunden ist. Der zweite Anschluss 160 ist mit einer Energiequelle VDD 152 und dem Drain D4 144 von M4 140 verbunden. Ein Source S1 und Bulk/Körper 114 von M1 ist mit dem ersten Anschluss 150 verbunden, der mit einer Bezugsspannung 162 verbunden sein kann, wie z.B. Masse.
  • Die gestapelte RCFET-Schaltung mit ESD-Schutz 100 umfasst auch eine RC-Steuerschaltung 180, die ausgebildet ist, ein ESD-Ereignis 154 in Antwort auf einen Kurzschluss (oder Nebenschluss) zwischen dem ersten Anschluss 150 und dem zweiten Anschluss 160 hervorzurufen, in dem ESD-Energie auf den zweiten Anschluss 160 übertragen wird. Die RC-Steuerschaltung 180 ist auch zur Bereitstellung einer hohen Impedanz zwischen dem ersten Anschluss 150 und dem zweiten Anschluss 160 in einem normalen Betriebszustand (beispielsweise in Abwesenheit des ESD-Ereignisses) der gestapelten RCFET-Schaltung 100 konfiguriert. In einer Ausführungsform kann die RC-Steuerschaltung 180 zur Schaltung eines Betriebszustands von jedem der N FETs von einem offenen (oder AUS- oder unbehauptetem) Zustand zu einem geschlossenem (oder EIN- oder behauptetem) Zustand in Antwort auf das ESD-Ereignis betrieben sein.
  • Die RC-Steuerschaltung 180 steuert eine Impedanz eines Pfads zwischen dem ersten Anschluss 150 und dem zweiten Anschluss 160 auf einen niedrigen Wert (z.B. Kurzschluss) durch Schalten der vier NMOSFETs M1 110, M2 120, M3 130 und M4 140 in einen Ein- (oder geschlossenen oder behauptetem) Zustand unter Verwendung einer parasitären Leitung, die durch Einschalten eines parasitären NPN-BJT ausgelöst werden kann, der im NMOSFET inhärent vorhanden ist. Das Auslösen kann bei einer vorbestimmten Drain/Source-Spannung (VDS) von jedem MOSFET durch ein Gatepotenzial auftreten, das einen Substratstrom induziert, und nicht durch ein aktives Einschalten des MOSFET. Folglich bewirkt das ESD-Ereignis, dass die RC-Steuerschaltung an jedem Gate von jeder gestapelten NMOSFET-Zelle ein kleines Potenzial induziert, was wiederum in parasitären NPN-BJTs, die in jedem der N FETs vorhanden sind, einen Basisstrom induziert, wodurch eine parasitäre Leitung der N FETs in kaskadenweise ausgelöst wird. Zusätzliche Details des Einschaltens der NMOSFETs unter Verwendung der parasitären Leitung in kaskadenweise sind mit Bezug auf die 2C und 3 beschrieben.
  • In der dargestellten Ausführungsform umfasst die RC-Steuerschaltung 180 vier Kondensatoren (C1 190, C2 192, C3 194, C4 196), die zwischen dem zweiten Anschluss 160 und dem Gate G1 von M1 110 in Reihe geschaltet sind, und vier Widerstände (R1 182, R2, 184, R3 186, R4 188), die zwischen dem Gate und dem Source von jeder entsprechenden NMOSFET-Zelle verbunden sind. Demzufolge ist eine RC-Kombination (beispielsweise C4/R4, C3/R3, C2/R2 und C1/R1) mit einer entsprechenden NMOSFET-Zelle (beispielsweise M4, M3, M2 und M1) des 4-Niveaustapels aus 4 NMOSFETs entsprechend verbunden.
  • In einer Ausführungsform können alle Widerstände (R1 182, R2 184, R3 186 und R4 188) ausgebildet sein, so dass sie vom gleichen Wert sind. In einer HV-Anwendung kann abhängig von der Art und dem Wert des konfigurierten Kondensators ein Wert des Widerstands zu gleich 80 kΩ ausgewählt sein. Zusätzliche Details der Durchführung von SPICE-Simulationen zur Konfigurierung von R- und C-Werten und zur Anzeige des simulierten Leistungsvermögen der gestapelten RCFET-Schaltung 100 in Antwort auf das ESD-Ereignis werden mit Bezug auf 4A beschrieben.
  • In Antwort auf eine schnelle Anstiegszeit eines ESD-Signals stellt die RC-Steuerschaltung 180 eine gleichförmige Spannungsdivision entlang des 4-Niveau-NMOSFET-Stapels für einen statischen (z.B. Aus-Zustand) und einem dynamischen (z.B. Ein-Zustand) Schutz vor einem ESD-Ereignis bereit. Das heißt, dass in Antwort auf eine schnelle Anstiegszeit eines ESD-Signals die RC-Steuerschaltung 180 eine ausreichende Spannung für das Gate einer NMOSFET-Zelle bereitstellt, so dass die VGS-Spannung niedriger ist als ein Auslöse-Einschaltniveau, um im Aus-Zustand zu verbleiben, und wenigstens gleich dem Auslöse-Einschaltniveau zum Auslösen der parasitären Leitung ist, um in den Ein- oder geschlossenen Zustand geschaltet zu werden. Die von jeder NMOSFET-Zelle gesehene Gatespannung zum Einschalten davon liegt ausreichend unter ihrer Durchbruchspannung.
  • Im normalen Betriebszustand der gestapelten RCFET-Schaltung 100 ist eine Spannung am zweiten Anschluss gleich VDD. Falls VDD = 30 V DC in einer Ausführungsform, dann ist das Drain von jedem MOSFET-Stapel gleich und gleichförmig zu ungefähr 30 V DC dividiert durch 4 oder 7,5 V DC (M1 Drain), 15 V DC (M2 Drain), 22,5 V DC (M3 Drain) und 30 V DC (M4 Drain) verteilt. Die Gatespannung VG (und nicht VGS) von jedem MOSFET liegt bei ungefähr gleich 30 V DC geteilt durch 4, was gleich der Drainspannung ist. Da M1 Drain mit M2 Source verbunden ist, können auch die Source-Potenziale an jedem NMOSFET bestimmt werden.
  • Im normalen Betriebszustand wird die Gatespannung von jeder NMOSFET-Zelle auf weniger als die Auslösespannung für die parasitäre Leitung gesteuert, um die 4 NMOSFETs in einem ,Aus'- Zustand zu halten. Die Spannung wird z.B. entlang jeder NMOSFET-Vorrichtung und durch den Gateverbindungswiderstand (R1 182, R2 184, R3 186 und R4 188) gleich aufgeteilt, um zu bewirken, dass jedes Gatepotenzial gleich dem Source-Potenzial ist. Jedes von dem Potenzial des NMOSFET-Gates zum Source (VGS) ist schlechthin gleich 0 und befindet sich im Aus-Zustand. Der konfigurierte Wert des Widerstands bestimmt die RC-Konstante. Der konfigurierte Wert bestimmt z.B. die Anstiegszeitantwort (1/RC) der RC-Steuerschaltung.
  • In Antwort auf ein ESD-Ereignis 154 kann die Gate-Source-Spannung (VGS), die zum Auslösen und Einschalten jedes NMOSFET erforderlich ist, durch Festlegen eines Werts der eingesetzten Widerstände (z.B. R1 182, R2 184, R3 186 und R4 188) und Kondensatoren (beispielsweise C1 190, C2 192, C3 194, C4 196) und der parasitären BJT-Kapazität unter Anwendung einer SPICE-Simulation konfiguriert werden. Statt sich lediglich auf die parasitäre Kapazität zu verlassen kann folglich ein Kondensator mit bekanntem Wert verwendet werden, so dass die Änderung der parasitären Kapazität die Gesamtkapazität nicht bedeutend ändert. Weiterhin kann die parasitäre Kapazität nicht ausreichend groß sein, um die vom Design beabsichtigte spezifische RC-Konstante für jeden NMOSFET-Zelle-zu-Gate-induzierten Substratstrom festzulegen. Mit zunehmender Stapelgröße unterstützt jeder Kondensator im Stapel eine größere Spannung, jedoch kann die Nennspannung der Kondensatoren durch das zwischen den Kondensatorplatten verwendete Dielektrikum begrenzt werden. Die Nennspannung des Kondensators, die auch von der Technologie und der Art der verwendeten Kondensatorvorrichtung abhängt, sollte konfiguriert sein, um größer als BVDSS eines Einzelzellen-NMOS zu sein. In Antwort auf die Energie des ESD-Ereignisses, die zu Masse abgeführt wird, verlässt die gestapelte RCFET-Schaltung mit ESD-Schutz 100 den parasitären Leitungsmodus und kehrt in den normalen Betriebsmodus zurück. Demzufolge stellt die gestapelte RCFET-Schaltung 100 ein optimales Betriebsfenster für eine ESD-Vorrichtung bereit, die als Vorrichtung frei von Latchup arbeitet, da sie eine hohe Haltespannung (größer als VDD) aufweist, während ihre Auslösespannung niedriger ist als BVDSS.
  • In Abwesenheit eines ESD-Ereignisses (beispielsweise während Normalbetrieb in einem Aus-Zustand) wird ein Wert der Widerstände (z.B. R1 182, R2 184, R3 186 und R4 188) und Kondensatoren (z.B. C1 190, C2 192, C3 194, C4 196) konfiguriert, so dass diese Komponenten minimalen Einfluss auf den Betrieb der gestapelten RCFET-Schaltung 100 dadurch haben, dass sichergestellt ist, dass das Gate von jedem NMOSFET geringer ist als die Auslöse-/Einschaltspannung und während eines ESD-Ereignisses eine ausreichende Spannung an das Gate anlegt wird, so dass die parasitäre Leitung ausgelöst wird, um den NMOSFET einzuschalten. Demzufolge funktioniert die RC-Steuerschaltung in Antwort auf ein schnelles Rampensignal, z.B. ein ESD-Signal (z.B. HBM mit ∼ 10/2 ns Anstiegszeit und CDM mit ∼ 1 ns). Die RC-Steuerschaltung wird das Stapelspannungspotenzial in Abwesenheit von ESD-Signalen halten.
  • Obwohl die dargestellte Ausführungsform eine NMOSFET-Schaltung darstellt wird verstanden, dass die gestapelte RCFET-Schaltung mit ESD-Schutz 100 unter Verwendung von PMOSFETs implementiert werden kann. Es wird erwogen, dass die gestapelte RCFET-Schaltung 100 auch zusätzliche Arten von Transistor-Technologien (z.B. seitlich diffundierter MOSFET (LDMOS), Drain-erweiterter MOS (DEMOS) und andere) verwenden kann, um HVESD-Anwendungsanforderungen zu genügen.
  • Die RC-Steuerschaltung 108 stellt einen nicht zurückschnappenden ESD-Schutz für die 4-Stapel-MOSFETs bereit, da die FET-Betriebsspannungen innerhalb des Designfensters aufrechterhalten werden (typischerweise zwischen der Versorgungsspannung (VDD) und der Durchbruchspannung der Vorrichtung (BVDSS)). Als zweites kann die RC-Steuerschaltung 108 ausgelegt werden, um eine ESD-HV-Lösung für unterschiedliche Betriebsspannungen bereitzustellen (z.B. durch Konfigurieren von N = 2, 3 oder 4 entsprechend für 2-Stapel, 3-Stapel oder 4-Stapel MOSFETs). Skalierbare Ein-Widerstands (RON) -grenzen und Stromgrenzen können für jede einzelne gestapelte MOSFET-Größe konfiguriert werden, z.B. durch Konfigurieren von Fingerbreiten und Fingeranzahl. Die Herstellung der gestapelten RCFET-Schaltung 100 verwendet einen ähnlichen Prozess wie MOSFET und verwendet keine zusätzliche Prozessmaske. Zusätzliche Herstellungsdetails einer gestapelten RCFET-Schaltung, die mit Bezug auf die 1A, 1B, 1C und 1D beschrieben sind, werden mit Bezug auf die 2A, 2B, 2C, 2D und 2E beschrieben. Dadurch, dass der NMOS-FET gestapelt ist, kann das SBLK an der Drain-Seite gemäß der Beschreibung mit Bezug auf 4B oder als vollständiges SBLK mit beiden Drain-Source konfiguriert werden. SBLK kann als Lastwiderstand gegen die große Feldverspannung des FET wirken. Diese Konfiguration kann als ein Einzel-SBLK-FET angesehen werden, der als eine ESD-Vorrichtung implementiert ist. In einer Umsetzung kann ein Nicht-SBLK verwendet werden, jedoch kann dies die Chipgröße vergrößern (NF > 8/10).
  • Es wird auf 1B Bezug genommen. Es ist ein kaskadenweises NMOSFET-Einschalten induziert durch parasitäre Leitung für jeden einzelnen der NMOSFETs in der gestapelten RCFET-Schaltung 100 dargestellt, die mit Bezug auf 1A beschrieben ist. In Antwort auf das ESD-Ereignis 154 verhalten sich die Kapazitäten (z.B. C1 190, C2 192, C3 194, C4 196) wie eine Kurzschlussschaltung (aufgrund des Anstiegszeitsignals). Der Widerstand R1 hebt das Potenzial des Gateoxids an. Das Drainpotenzial und das Gatepotenzial jedes NMOSFET kann jedoch mit unterschiedlicher Rate angehoben werden, was schließlich einen Potenzialunterschied zwischen jedem Gate und Source (VGS) bewirkt. Die Gatespannung am M1-NMOSFET erhöht sich über eine Schwelle für die parasitäre Leitung (z.B. um 1,5 V bis 2 V), was ein Schließen von M1 bewirkt. Die Schwelle des Gate-induzierten Substratspitzenstroms kann z.B. von dem Technologieknoten abhängen, wie z.B. Prozessbedingung, Gatedicke, Wanne/Körper, sowie anderen Faktoren. Zusätzliche Details eines Graphen, der den Substratspitzenstrom am VGS-Wert von ungefähr 1,5 V zeigt, werden mit Bezug auf 3 beschrieben. Mit Rückbezug auf 1B, wenn M1 geschlossen ist, ist das Gate von M2 nun mit Masse über R2 verbunden und die Gatespannung an M2 steigt auf über die Schwelle/Einschaltung an, was bewirkt, dass M2 geschlossen wird. Wenn M2 geschlossen ist, ist das Gate von M3 nun mit Masse über R3 verbunden und die Gatespannung an M3 nimmt über die Schwelle/Einschaltung zu, was bewirkt, dass M3 geschlossen wird. Wenn M3 geschlossen ist, ist das Gate von M4 nun mit Masse über R4 verbunden und die Gatespannung an M4 nimmt über die Schwelle/Einschaltung zu, was bewirkt, dass M4 geschlossen wird. Das Schließen von M4 bildet einen Kurzschlusspfad zur Leitung des ESD-Stroms aus. Demzufolge stellt die gestapelte RCFET-Schaltung 100 eine parasitäre NPN-Einschaltung der 4 NMOSFETs in einer Kaskadenweise bereit (z.B. M1, dann M2, dann M3 und letztendlich M4). Die parasitäre Leitung tritt an einem vorbestimmten Drain-Source-Potenzial von jedem gestapelten MOSFET durch den Substratstrom auf, der durch das Gatepotenzial induziert wird.
  • In einer Ausführungsform können alle NMOSFETs M1, M2, M3 und M4 in Antwort auf ein ESD-Ereignis 154 gleichzeitig und Zug um Zug geschlossen (oder aufgrund der parasitären Leitung eingeschaltet) werden. Das heißt, dass eine Schließsequenz in einer zufälligen Weise auftreten kann. Jedoch ist es nicht erforderlich, dass alle NMOSFETs M1, M2, M3 und M4 geschlossen (in einem Ein-Zustand platziert) werden, um den Kurzschlusspfad zu dem ersten Anschluss 150 auszubilden. Zusätzliche Details, die verschiedene Graphen zur Darstellung der ESD-Leistung der gestapelten RCFET-Schaltung 100 in Antwort auf das ESD-Ereignis beschreiben, werden mit Bezug auf die 3, 4A und 4B beschrieben.
  • Es wird auf 1C Bezug genommen. Es ist eine vereinfachte Schaltungsansicht eines Bereichs einer gestapelten RCFET-Schaltung 102, die für einen HV-ESD-Schutz verwendet wird, mit einer 25% Reduktion in der Anzahl von Kondensatoren dargestellt. In der dargestellten Ausführungsform ist der Betrieb der gestapelten RCFET-Schaltung 102 ähnlich der gestapelten RCFET-Schaltung 100, die mit Bezug auf 1B beschrieben ist, dargestellt, abgesehen von der Anzahl von Kondensatoren (z.B. Kondensator C4 196, der mit Bezug auf 1A beschrieben ist, kann eliminiert sein), um die Anzahl von Kondensatoren um 25% zu reduzieren und eine entsprechende Reduktion in der Chipfläche zu erreichen. In der dargestellten Ausführungsform ist das Gate G4 146 von M4 nicht direkt mit einem Kondensator verbunden. Da jeder Kondensator in dem Stapel darüber eine größere Spannung trägt, kann die Nennspannung der 3 Kondensatoren, die durch das zwischen den Kondensatorplatten eingesetzte Dielektrikum begrenzt wird, die die Größe des Stapels begrenzen.
  • Es wird auf 1D Bezug genommen. Es ist eine vereinfachte Schaltungsansicht eines Bereichs einer gestapelten RCFET-Schaltung 104, die zum HVESD-Schutz verwendet wird, mit einer 50% Reduktion in der Anzahl der Kondensatoren dargestellt. In der dargestellten Ausführungsform ist der Betrieb der gestapelten RCFET-Schaltung 104 ähnlich der gestapelten RCFET-Schaltung 100, die mit Bezug auf 1B beschrieben ist, abgesehen von der Anzahl von Kondensatoren (z. B. eine konfigurierbare Anzahl von Kondensatoren, z. B. Kondensatoren C1 190 und C4 196 können eliminiert werden), um die Anzahl von Kondensatoren um 50% zu verringern und eine entsprechende Reduktion in der Chipfläche zu erreichen. In der dargestellten Ausführungsform sind die Gates G4 146 von M4 nicht direkt mit einem Kondensator verbunden und das Gate G1 116 von M1 und das Gate G2 126 von M2 sind direkt mit dem Kondensator C2 verbunden. Da jeder Kondensator in dem Stapel eine größere Spannung darüber unterstützt, kann die Nennspannung von 2 Kondensatoren, die durch das zwischen den Kondensatorplatten verwendete Dielektrikum begrenzt wird, die Größe des Stapels begrenzen.
  • Es wird auf 2A Bezug genommen. Es ist eine Layoutansicht eines Bereichs eines NMOS-Wafers 200 zur Umsetzung einer gestapelten RCFET-Schaltung mit ESD-Schutz mit Bezug auf 1 beschrieben. Eine jede von M1 110, M2 120, M3 130 und M4 140 der NMOSFETs ist in einer unabhängigen Isolations-Tief-N-Wanne (DN-Wanne) 210 hergestellt. In der dargestellten Ausführungsform umfasst die RC-Steuerschaltung 180, die mit Bezug auf 1A beschrieben ist, 4 Kondensatoren (C1 190, C2 192, C3 194, C4 196), die zwischen dem zweiten Anschluss 160 und dem Gate G1 von M1 110 in Reihe geschaltet sind, und 4 Widerstände (R1 182, R2 184, R3 186 und R4 188), die zwischen dem Gate und dem Source jeder NMOSFET-Zelle verbunden sind.
  • Die RC-Kombination (z.B. C4/R4, C3/R3, C2/R2 und C1/R1) ist mit einer entsprechenden NMOSFET-Zelle (z.B. M4, M3, M2 und M1) des 4-Niveaustapels aus 4 NMOSFETs entsprechend verbunden. Der Widerstand R1 und das Source S1 von M1 sind mit dem ersten Anschluss 150 verbunden und der Kondensator C1 ist zwischen dem zweiten Anschluss 160 und dem Gate G4 von M4 verbunden. Wie vorangehend beschrieben liefert jede RC-Kombination (z.B. C4/R4, C3/R3, C2/R2 und C1/R1) während des ESD-Ereignisses 154 genug Potenzial, um den parasitären NPN-Bipolartransistor seiner NMOSFET-Zelle auszulösen. Folglich wird die Auslösung durch die RC-Steuerschaltung 180 gesteuert, um eine parasitäre Leitung auszulösen, und nicht durch einen Lawinenzusammenbruch der N+/PWannenzelle von jedem NMOSFET.
  • In einer Ausführungsform kann jede NMOSFET-Zelle zum Transport starker ESD-Ströme eine Mehrzahl von Finger 220 umfassen. In der dargestellten Ausführungsform kann jede NMOSFET-Zelle konfiguriert sein, um 8 Finger zu umfassen.
  • Die Widerstände (R1 182, R2 184, R3 186 und R4 188) können aus bekannten Widerstandstypen gefertigt sein, wie z.B. Polysilizium, Diffusion und anderen, abhängig von Anwendungsfaktoren wie z.B. verfügbarer Oberfläche, gewünschter Genauigkeit und anderen. Polywiderstände können silizidierte Polywiderstände, unsilizidierte Polywiderstände, unsalizidierte Polywiderstände, unsalizidierte Polymetallwiderstände, salizidierte Polywiderstände und salizidierte Polymetallwiderstände umfassen. In ähnlicher Weise können Kondensatoren (C1 190, C2 192, C3 194, C4 196) aus bekannten Kondensatortypen hergestellt werden, wie z.B. Metall-Isolator-Metall (MIM) -Kondensatoren und Kondensatoren gebildet zwischen einer Polyschicht und einer N-Wannenschicht (Poly-N-Wannen-Kondensatoren). Es können auch andere Widerstands- und Kondensatortypen verwendet werden.
  • Mit Bezug auf 2B wird eine Layoutansicht eines Bereichs eines NMOS-Wafers 202 zur Umsetzung einer einzigen SBLK-NMOSFET-Zelle der gestapelten RCFET-Schaltung mit ESD-Schutz hinsichtlich 1A beschrieben. Mit Bezug auf 2C wird eine Querschnittsansicht eines Bereichs eines NMOS-Wafers 204 zur Umsetzung einer einzelnen NMOSFET-Zelle der gestapelten RCFET-Schaltung mit ESD-Schutz hinsichtlich 1A beschrieben.
  • Mit Bezug auf 2B und 2C ist der einzelne NMOSFET M4 140 (mit Drain SBLK) in der dargestellten Ausführungsform dargestellt. Der Kondensator C4 ist zwischen dem zweiten Anschluss 160 und dem Gate G4 146 von M4 verbunden und der Widerstand R4 ist zwischen dem Gate G4 und dem Source S4 und dem Bulk/Körper von 144 von M4 verbunden. Der NMOSFET M4 140 ist in einer unabhängigen Isolations-Tief-N-Wanne (DNWELL) hergestellt. Für Niederspannungsvorrichtungen wird ein moderat dotierter P-Bereich 220 (LVPWELL) verwendet. Wird eine Spannung VGS am Gate G1 von M1 110 erhöht, um wenigstens gleich der Schwellenspannung zu sein, induziert es eine Substratstrom ISUB-Spitze 230 zur Auslösung des parasitären NPN-Bipolartransistors, der inhärent in M1 vorhanden ist. Mit Bezug auf 3 werden zusätzliche Details des induzierten Stroms gegen VGS beschrieben. Es wird auf die 2B und 2C Bezug genommen. Wenn dieses Auslösen auftritt, schaltet die schwache Oberflächenleitung der NMOSFET-Zelle durch das Bulksubstrat in die Bipolarleitung. Das Drain D1 wird zur Bildung des parasitären NPN-Bipolarstransitors zu einem Kollektor, das P-Substrat wird zu einer Basis und das Source S1 wird zu einem Emitter.
  • Wird der NMOSFET im parasitären NPN-Bipolarleitungsbereich betrieben, schließt M1 110 und der laterale NPN-Bipolar leitet das meiste des Drainanschlussstroms. Folglich kann der Auslösemechanismus zum Betrieb der 4 NMOSFETs vorteilhafterweise aus der herkömmlichen Verwendung des Hochspannungszustands geschaltet werden, um einen Lawinenverbindungszusammenbruch von jeder NMOSFET-Zelle auf ein sehr viel kleineres Spannungsniveau hervorzurufen, so dass ein parasitärer NPN-Bipolartransistorbetrieb in jeder NMOSFET-Zelle in Kaskadenweise ausgelöst wird. Es wird in Erinnerung gerufen, dass die Auslösespannung für einen Lawinendurchbruch eines 4-Niveau-Stapels ungefähr das 4-fache von dem einer einzelnen NMOSFET-Zelle betragen kann.
  • Da der aktive Einschaltstrom minimal ist, wird folglich jede NMOSFET-Zelle durch Verwendung der parasitären Leitung und nicht durch ein aktives Einschalten der MOSFET-Vorrichtung (z.B. durch Erhöhen des Gatepotenzials zur Erzeugung eines Inversionskanals) gesteuert (z.B. eingeschaltet oder geschlossen). Darüber hinaus kann die Verwendung der aktiven Einschalttechnik für die NMOSFETs das 10-40-fache der Größe der Technik auf Basis der parasitären Leitung erfordern und die Verwendung des aktiven Einschaltens stellt nicht unbedingt eine hohe Haltespannung bereit und sein Aktivierungs- und Auslösemechanismus kann lediglich durch die RC-Zeitkonstante bestimmt sein, die sehr viel höher sein kann (z.B. ~1 µs), um das ESD-Ereignis abzudecken. Zusätzliche Details der Graphen werden mit Bezug auf die 4A und 4B beschrieben.
  • 2D stellt eine Querschnittsansicht 206 eines Bereichs eines NMOS-Wafers zur Umsetzung einer einzelnen NMOSFET-Zelle einer gestapelten RCFET-Schaltung mit ESD-Schutz dar, die mit Bezug auf 1A beschrieben ist. Die Querschnittsansicht 206 stellt eine Struktur einer einzelnen vereinfachten NMOSFET-Zelle dar, die M1 110, R1 182, C1 190 umfasst. In einer Ausführungsform kann die NMOSFET-Zelle auf einem gemeinsamen Substrat 234 vom p-Typ (Wafer) hergestellt sein. Eine Flachgrabenisolation (STI) 232 stellt eine elektrische Isolierung zwischen anderen NMOSFET-Zellenvorrichtungen bereit. Metall und Kontakte stellen einen Zugang zu den M1 110-Vorrichtungsanschlüssen S1 114, D1 112 und Gate G1 bereit. Es können mehrere Niveaus von Metallleitungen verlegt sein, um die Vorrichtungen mit dem zweiten Anschluss 160 zur Bildung eines Bereichs der Schaltung 100 auf einem Chip zu verbinden. Die Verbindungsstruktur umfasst in der dargestellten Ausführungsform 1 Zwischenschichtdielektrikum (ILD) ILD 270, 3 Zwischenmettaldielektrikums (IMD) -Schichten IMD1 272, IMD2 274 und IMD3 276. Es können auch andere Passivierungsschichten, wie z.B. eine Oxidpassivierungsschicht 278 vorgesehen werden. C1 190 kann als ein MIM-Kondensator ausgebildet sein, der eine obere Platte 242 und eine Bodenplatte 240 umfasst, die in der IMD2 274-Schicht gebildet ist. Eine Oberflächendielektrikumsschicht 280 kann eine Silizium umfassende Dielektrikumsschicht sein, die Siliziumoxid (SiO2), Siliziumoxynitrid (SiON), Siliziumnitrid (SiN) oder andere Materialien umfassen kann.
  • Die Bildung der einzelnen vereinfachten NMOSFET-Zelle, die M1 110, R1 182, C1 190 umfasst, wie mit Bezug auf 1A beschrieben ist, kann ein Vorbereiten eines Substrats vom p-Typ umfassen. Nachdem eine Flachgrabenisolation (STI) gebildet wurde, wird eine dünne Schicht aus Polysilizium auf einem Gatedielektrikum (meist Siliziumoxid) zur Bildung einer Gateelektrode und eines Polywiderstands abgeschieden. Es wird auch ein Transistor mit einer Source-/Drainelektrode beim nachfolgenden Prozess gebildet, wie einer dielektrischen Abstandshalter-, einer Source-/Drainimplantations- und einer Silizidbildung. Dann kommt der Backend-Prozess, wie Kontakt, Metall-1, Durchkontaktierung-1 und Metall-2. In diesem Fall dient Metall-2 als Bodenplatte des MIMCAP. Deshalb wird eine Schicht eines MIMCAP-Dielektrikums (hauptsächlich Siliziumnitrid) und obere MIMCAP-Platte (hauptsächlich TaN) nach der Metall-2-Abscheidung abgeschieden und geätzt. Danach verbindet die Durchkontaktierung-2 die Bodenplatte (Metall-2) und die obere Platte (TaN), um Metall-3 zur Bildung der MIMCAP-Elektrode zu trennen. Dann wird der Wafer dem Rest des Backend-Prozesses unterzogen, wie Durchkontaktierung-3, Metall-Top und PAD, um die Verarbeitung abzuschließen.
  • 2E stellt eine Querschnittansicht 208 eines Bereichs eines NMOS-Wafers zur Umsetzung einer einzelnen NMOSFET-Zelle einer gestapelten RCFET-Schaltung mit ESD-Schutz dar, die mit Bezug auf 2A beschrieben ist. Die Querschnittansicht 208 stellt eine Struktur einer einzelnen vereinfachten NMOSFET-Zelle dar, die M1 110, R1 182, C1 190 umfasst. Die Querschnittansicht kann für eine koplanare Umsetzung der gestapelten 4-Niveau-RCFET-Schaltung 3-mal für M2 120, M3 130 und M4 140 reproduziert und in der Nähe oder einer Seite-an-Seite-Weise entlang der gleichen Achse (z.B. X-Achse) angeordnet sein. In einer Ausführungsform kann die NMOSFET-Zelle auf einem gemeinsamen Substrat vom p-Typ (Wafer) hergestellt sein. Die Flachgrabenisolation (STI) stellt eine elektrische Isolation zwischen anderen NMOSFET-Zellenvorrichtungen bereit. Metall und Kontakte stellen einen Zugang zu den M1-Vorrichtungsanschlüssen S1 114, D 112 und Gate G1 bereit. Mehrere Niveaus von Metallleitungen können zur Verbindung der Vorrichtungen mit dem zweiten Anschluss 160 verlegt sein, um einen Bereich der Schaltung 100 auf einem Chip zu bilden. In der dargestellten Ausführungsform umfasst die Zwischenverbindungsstruktur 1 Zwischenschichtdielektrikum (ILD) ILD 270, 3 Zwischenmetalldielektrikums (IMD)-Schichten IMD1 272, IMD2 274 und IMD3 276. Es können auch andere Passivierungsschichten vorgesehen sein, wie z.B. eine Oxidpassivierungsschicht 278. C1 190 kann als ein MIM-Kondensator umgesetzt sein, der eine obere Platte 242 und eine Bodenplatte 240 umfasst, die in der IMD2 274-Schicht gebildet ist. Eine Oberflächendielektrikumsschicht 280 kann eine Silizium aufweisende Dielektrikumsschicht sein, die Siliziumoxid (SiO2), Siliziumoxynitrid (SiON), Siliziumnitrid (SiN) oder andere Materialien umfassen kann.
  • In einer Ausführungsform ist das Bilden der einzelnen vereinfachten NMOSFET-Zelle, die M1 110, R1 182, C1 190 umfasst, wie mit Bezug auf 2A beschrieben ist, ähnlich dem Prozess, der in 2E beschrieben ist.
  • 3 stellt in grafischer Form eine simulierte Auftragung 300 eines Basisstroms Ib (Y-Achse) als einer Funktion von VGS (X-Achse) für eine 6 V NMOSFET-Vorrichtung dar, die in einer kommerziell erhältlichen 0,18 µm Bipolar-CMOS-DMOS (BCD) -Prozesstechnologie gebildet wird. ISUB ist eine Funktion von VGS und VDS. Entsprechend zwei vorbestimmter Werte von VDS werden zwei Basisstromgraphen 302 und 304 dargestellt. Die Graphen 302 und 304 stellen dar, dass der Basisstrom Ib im Wesentlichen in Antwort auf die Zunahme von VDS von 4,8 V auf 6 V zunimmt. In Antwort auf das ESD-Ereignis wird eine Spannung VGS am Gate G1 von M1 110 über die Auslösespannung (z.B. 1,5 V bis 2 V für den 6V NMOSFET) erhöht, der ausreicht, um eine Substratstrom-ISUB-Spitze zu induzieren. Dies löst einen parasitären NPN BJT aus, der in M1 bei einem konfigurierbaren Drain-Source-Potenzial inhärent vorliegt, z.B. 8 V, und erhält den parasitären Leitungsmodus mit einer Haltspannung von ungefähr 7 bis 7,5 V. Demzufolge kann der parasitäre NPN BJT jedes MOSFET durch Konfigurieren von Kapazitätswerten zum Einschalten bei einem spezifischen Drain-Source-Potenzial konfiguriert werden, beispielsweise 8 V, und um die NMOSFETs in dem parasitären Leitungszustand während des ESD-Ereignisses durch das Vermögen der parasitären NPN MOSFET-Haltespannung von ungefähr 7 V bis 7,5 V zu klemmen/zu halten.
  • 4A stellt in einer grafischen Form simulierte Auftragungen eines ESD-Leistungsvermögens einer gestapelten RCFET-Schaltung dar, die mit Bezug auf 1A beschrieben ist. Jede Zelle des 4-Niveau-Stapels kann gemäß vorangehender Beschreibung als eine 6V NMOSFET-Vorrichtung unter Verwendung der kommerziell erhältlichen 0,18 µm BCD-Prozesstechnologie hergestellt werden. Zur Bestimmung einer Antwort auf das ESD-Ereignis und zur Verifizierung eines Leistungsvermögens und zum Betrieb der gestapelten RCFET-Schaltung, wie mit Bezug auf 1A beschrieben ist, können SPICE-Simulationen durchgeführt werden. SPICE-Simulationen, die mit Bezug auf 4A beschrieben sind, können auch zum Konfigurieren eines Werts jedes Kondensators für unterschiedliche Konfigurationen verwendet werden, wie mit Bezug auf 1A, 1B, 1C und 1D beschrieben ist.
  • Eine simulierte Auftragung 402 stellt eine Verteilung der Gate- und Drainspannungen eines 4-Schicht-NMOSFET-Stapels als eine Funktion der Zeit dar. Mit einem Anstieg des ESD-Signals von 0 auf 30 V in 100 ns ist das Potenzial an jedem Gateknoten und Sourceknoten der 4 NMOSFETs gezeigt. Die VGS des einzelnen MOSFET ist die M1/2/3/4-Gatespannung weniger der Sourcespannung (das Drain jedes MOSFET ist mit dem Source des oberen MOSFET im Stapel verbunden).
  • Der Wert von VGS hängt von dem Betriebszustand der Schaltung ab. Die Schaltung ist auf VDD aktiv, angenommen VDD = 30 V DC, wobei jedes Drain von jedem Stapel MOSFET bei ungefähr (3014), 7,5 V DC (M1-Drain), 15 V DC (M2-Drain), 22,5 V DC (M3-Drain) und 30 V DC (M4-Drain) liegt. Das VG-Potenzial am Gate (Anmerkung: Gate VG, nicht Gate-Source VGS) jedes MOSFET beträgt ungefähr 30/4, gleich verteilt, und ist gleich dem Drain und der Betriebszustand des NMOSFET ist aus oder offen.
  • In Antwort auf das ESD werden Drain- und Gatespannungen erhöht, jedoch unter verschiedenen Neigungen (oder dv/dt-Rate), um eine Spannungsdifferenz zu erzeugen. Die Spannungsdifferenz zwischen jedem Gate und Source kann ausreichend sein, genug um einen Substratstrom zu induzieren und genug um den parasitären NPN-Bipolartransistor jedes MOSFET auszulösen. Der Stromfluss aufgrund der parasitären Leitung in jedem NMOSFET schaltet es ein, was den Kurzschluss zu Masse bereitstellt.
  • Eine simulierte Auftragung 404 stellt einen Strom dar, der durch die RC-Steuerschaltung während eines 100 ns ESD-Ereignisses (Y-Achse) als eine Funktion der Zeit (X-Achse) fließt. Der Strom steigt bei jedem 4. Abschnitt des Stromanstiegs auf einen Maximalwert an, wobei jedes Gate von jeder NMOS-Zelle um eine kleine Spannung induziert/angehoben wird, die genug bereitstellt, um einen genügenden Substratstrom zum Auslösen des parasitären BJT zu induzieren, wenn das ESD-Signal von 0 auf 30 V in 100 ns ansteigt und der Strom schnell abfällt, wenn das ESD-Signal mit Masse durch die parasitäre Leitung des gestapelten MOSFETs geschlossen wird. Simulierte Auftragungen 402, 404, 406 und 408, die in 4A dargestellt sind, wurden unter Verwendung der kommerziell erhältlichen Schaltungssimulationssoftware SPICE durchgeführt.
  • Eine simulierte Auftragung 406 stellt eine Gate-zu-Source-Spannung VGS als eine Funktion der Zeit für jede der 4 NMOSFET-Zellen dar. Wenn das ESD-Signal in 100 ns von 0 auf 30 V ansteigt, steigt VGS für jeden der 4 NMOSFETs aufgrund des kaskadenweisen Einschaltens unter unterschiedlichen Raten von 0 auf 1,5 V der 4 NMOSFETs an.
  • Ein Simulationsgraph 408 stellt eine Drain-zu-Source-Spannung als eine Funktion der Zeit für jede der 4 NMOSFET-Zellen dar. Wenn das ESD-Signal in 100 ns von 0 auf 30 V ansteigt, steigt VDS für jeden der 4 NMOSFETs aufgrund des kaskadenweisen Einschaltens der 4 NMOSFETs bei unterschiedlichen Raten von 0 V auf 8 V an. Nach ungefähr 100 ns wird eine VDS-Haltespannung von ungefähr 7,5 V aufrechterhalten.
  • 4B stellt Übertragungs-Linienpuls (TLP) -Siliziumdaten 410 des 4-gestapelten 6 V RC-SBLK-NMOS im 0,18 µm-BCD-Prozess dar, der mit Bezug auf 1A beschrieben ist. Durch das kommerziell erhältliche TLP-Messsystem wird ein Strompuls mit einer Pulsbreite von 100 ns und einer Anstiegszeit von 2 ns bereitgestellt.
  • TLP-Daten 412 stellen Strom- (Y-Achse) gegen-Spannung (X-Achse) (I-V) -Leistungsdaten dar, in welchen jeder Datenpunkt aus einem Strompuls erhalten wurde, der entlang des gestapelten RC-SBLK-NMOS mit 50 Ohm-Endung reflektiert wurde. Jeder Strompuls stellt das HBM dar, welches charakterisiert ist durch: 2 ns Anstiegszeit und 100 ns Pulsbreite. Die 100 ns-Pulslänge und Stromniveaus bis zu 2,5 A ist größer als die Standard-JEDEC-2 kV-HBM-Anforderung (z.B. erfordert die HBM-2 kV-Spezifizierung typischerweise einen TLP von ungefähr 1,33 A). Eine Neigung des Graphen 410 bezeichnet den Ein-Widerstand RON der 4 gestapelten RCFET-Schaltung.
  • Ein TLP-Graph 420 stellt I-V-Leistungsdaten für einen normalen Betriebszustand der gestapelten RCFET-Schaltung mit ESD-Schutz dar (z.B. in Abwesenheit eines ESD-Ereignisses). Der Graph 420 ist eine Auftragung der Leckage der Vorrichtung nach jedem sukzessiven TLP-Strompuls. TLP-IV und Leckage (loff) bei VDD = 30 V, wie mit Bezug auf 4B beschrieben ist, wurden alternativ z.B. durch Zappen mit einem TLP-Puls und einer Ausnehmung von einem reflektierten IV extrahiert, eine DC-loff-Messung wurde verfolgt und aufgezeichnet und diese wiederholten Messungen wurden mit zunehmendem TLP-Zappingstrom durchgeführt, bis der Vorrichtungsdurchbruch auftritt. Demzufolge stellen verschiedene Ausführungsformen einer gestapelten RCFET-Schaltung mit ESD-Schutz, wie mit Bezug auf die 1A, 1B, 1C, 1D, 2A, 2B, 2C und 3 beschrieben wurde, einen verbesserten ESD-Schutz für elektronische Vorrichtungen bereit, während gleichzeitig ihr HV-Leistungsvermögen verbessert wurde.
  • 5 zeigt ein Flussdiagramm, das einen Prozess 500 zur Umsetzung von Techniken darstellt, die hierin zum Schutz einer HV-Vorrichtung in Antwort auf ein ESD-Ereignis einschließlich einer gestapelten RCFET-Schaltung mit ESD-Schutz beschrieben sind, die mit Bezug auf die 1A, 1B, 1C, 1D, 2A, 2B, 2C, 3 und 4A und 4B beschrieben ist. Der Prozess 500 beginnt bei Operation 502, in der N mal ein Feldeffekttransistor (FET) in Reihe gestapelt wurde, um einen N-Niveaustapel bereitzustellen, wobei N eine ganze Zahl größer 1 ist. Bei Operation 504 wird ein erster Anschluss mit einem ersten FET der N einzelnen FETs verbunden. Bei Operation 506 wird ein zweiter Anschluss mit einem N-ten FET der N einzelnen FETs verbunden. Bei Operation 508 ist eine RC-Steuerschaltung konfiguriert, um einen Kurzschluss zwischen dem ersten Anschluss und dem zweiten Anschluss in Antwort auf ein ESD-Ereignis bereitzustellen, wobei der Kurzschluss zur Entladung von Energie von dem ESD-Ereignis zu dem ersten Anschluss konfiguriert ist. Bei Operation 510 wird die parasitäre Leitung der N einzelnen FETs durch das ESD-Ereignis ausgelöst, wobei die parasitäre Leitung die N einzelnen FETs zum Schließen bewirkt, wodurch der Kurzschluss hervorgerufen wird.
  • Die Reihenfolge, in der jeder Prozess oder jedes hierin beschriebene Verfahren durchgeführt wird, ist nicht als beschränkend anzusehen und es kann eine beliebige Anzahl der beschriebenen Prozessblöcke kombiniert werden, um den Prozess, das Verfahren oder alternative Verfahren umzusetzen. Als Teil der Operation 510 kann z.B. das Auslösen der parasitären Leitung ein Induzieren eines Basisstroms in einem parasitären NPN BJT in den N einzelnen FETs umfassen. Darüber hinaus können einzelne Blöcke von dem Prozess gelöscht werden, ohne von der Idee und dem Rahmen des hierin beschriebenen Gegenstands abzuweichen. Weiterhin kann der Prozess in einer geeigneten Hardware, Software, Firmware oder Kombination davon umgesetzt sein, ohne vom Rahmen der Erfindung abzuweichen.
  • Der Ausdruck „Techniken“ kann z.B. eine oder mehrere Vorrichtungen, Geräte, Systeme, Verfahren und Artikel zur Herstellung bezeichnen, wie im Zusammenhang hierin bezeichnet ist. Gemäß der Verwendung in dieser Anmeldung soll der Ausdruck „oder“ ein einschließendes „Oder“ anstelle eines ausschließenden „Oder“ darstellen. Das heißt, wenn nicht anderweitig spezifiziert oder aus dem Kontext klar hervorgeht, „X verwendet A oder B“ jede der natürlich einschließenden Permutationen bedeuten soll. Das heißt, falls X A verwendet; X B verwendet; oder X A und B verwendet, dann wird „X verwendet A oder B“ in jedem der vorangehenden Fälle erfüllt. Darüber hinaus sollen die Artikel „ein“ und „eine“, wie sie in dieser Anmeldung und den beigefügten Ansprüchen verwendet wird, im Allgemeinen als „ein oder mehrere“ angesehen werden, sofern dies nicht anderweitig spezifiziert ist oder klar aus dem Zusammenhang hervorgehet, der auf eine einzelne Form gerichtet ist.

Claims (8)

  1. Vorrichtung, umfassend: N einzelne eines Feldeffekttransistors, in Reihe gestapelt, um einen N-Niveaustapel bereitzustellen, wobei N eine ganze Zahl größer 1 ist; einen ersten Anschluss, der mit einem ersten Feldeffekttransistor der N einzelnen der Feldeffekttransistoren verbunden ist, und einen zweiten Anschluss, der mit einem N-ten Feldeffekttransistor verbunden ist; und eine RC-Steuerschaltung, die konfiguriert ist, einen Kurzschluss zwischen dem ersten Anschluss und dem zweiten Anschluss in Antwort auf ein ESD-Ereignis zu bewirken, wobei die RC-Steuerschaltung konfiguriert ist, ausreichend Spannung zur Steuerung der N einzelnen Feldeffekttransistoren bereitzustellen, wobei die N einzelnen Feldeffekttransistoren durch parasitäre Leitung eingeschaltet werden, um den Kurzschluss zu bewirken, wobei die RC-Steuerschaltung umfasst: höchstens N Kondensatoren, die zwischen dem zweiten Anschluss und einem Gate des ersten Feldeffekttransistors in Reihe geschaltet sind, wobei die höchstens N Kondensatoren miteinander direkt verbunden sind, wobei ein Wert der höchstens N Kondensatoren zum Anlegen eines gleichförmigen Gatepotenzials an die N einzelnen Feldeffekttransistoren konfiguriert ist; und N Widerstände entsprechend den N einzelnen Feldeffekttransistoren, wobei ein Widerstand zwischen dem Gate des ersten Feldeffekttransistors und dem ersten Anschluss verbunden ist, wobei die N Widerstände konfiguriert sind, um die ausreichende Spannung an ein Gate von jedem der N einzelnen Feldeffekttransistoren entsprechend in Antwort auf das ESD-Ereignis anzulegen, wodurch die parasitäre Leitung ausgelöst wird, um die N einzelnen Feldeffekttransistoren in einer Kaskadenweise zu schließen, wobei das gleichförmige Gatepotenzial ungefähr zwischen 1,5 bis 2 Volt liegt, wobei das gleichförmige Gatepotenzial wenigstens gleich einer Auslösespannung ist, die ausreichend ist, um in jedem der N einzelnen Feldeffekttransistoren einen Basisstrom zu induzieren, und wobei die Auslösespannung wesentlich geringer ist als eine Lawinenverbindungsdurchbruchsspannung der Feldeffekttransistoren.
  2. Vorrichtung nach Anspruch 1, wobei wenigstens eine Verbindung zwischen den höchstens N Kondensatoren mit dem Gate von wenigstens einem der N einzelnen Feldeffekttransistoren verbunden ist, um die gleichförmige Gatespannung anzulegen.
  3. Vorrichtung nach Anspruch 1, wobei jeder der N einzelnen Feldeffekttransistoren eine NMOS-Vorrichtung ist, wobei jeder der zweiten bis Nten Widerstände der N Widerstände zwischen einem Gate und einem Source eines entsprechenden der zweiten bis Nten Feldeffekttransistoren der N einzelnen der Feldeffekttransistoren verbunden ist.
  4. Vorrichtung nach Anspruch 1, wobei das gleichförmige Gatepotenzial von jedem der N einzelnen Feldeffekttransistoren konfiguriert ist, um höchstens gleich einem entsprechenden Sourcepotenzial von jedem der N einzelnen Feldeffekttransistoren in Abwesenheit des ESD-Ereignisses zu sein.
  5. Vorrichtung nach Anspruch 1, wobei der Basisstromfluss in dem Feldeffekttransistor bipolare parasitäre Komponenten einschaltet.
  6. Vorrichtung nach Anspruch 1, wobei die N Widerstände konfiguriert sind, so dass sie einen identischen Wert aufweisen.
  7. Vorrichtung nach Anspruch 1, wobei ein Wert der höchstens N Kondensatoren konfiguriert ist, so dass er gleich 2, 3 oder 4 ist.
  8. Verfahren, umfassend: ein Bereitstellen eines Substrats; ein Bilden von Flachgrabenisolationsbereichen in dem Substrat; ein Bilden einer gestapelten N-Niveau-RCFET-Schaltung mit ESD-Schutz mit einem Bilden von N einzelnen eines Feldeffekttransistors und Widerständen in Reihe auf dem Substrat, wobei das Bilden der N einzelnen Feldeffekttransistoren ein Bereitstellen einer Gateschicht über dem Substrat umfasst, wobei die Gateschicht zum Festlegen der Gates der Feldeffekttransistoren und der Widerstände strukturiert ist, wobei der Widerstand über dem Flachgrabenisolationsbereich gebildet wird, der benachbarte Feldeffekttransistor isoliert, und einem Bilden von Kondensatorstrukturen über dem Substrat; ein Bilden von Zwischenschichtdielektrikumsschichten und Zwischenmetalldielektrikumsschichten über dem Substrat; und Bilden von Zwischenverbindungen, die Metallleitungen und Durchkontaktierungen in den Zwischenschichtdielektrikumsschichten und Zwischenmetalldielektrikumsschichten umfassen, wobei die Zwischenverbindungen die Gates, die Kondensatoren und die Widerstände zur Bildung der gestapelten N-Niveau-RCFET-Schaltung verbinden.
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