CN112216689A - 半导体结构及其制作方法 - Google Patents
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Abstract
本公开提供一种半导体结构及其制作方法，涉及半导体制造技术领域，该结构包括：场效应晶体管，包括栅极和栅氧化层；金属线，与所述栅极连接；电阻，与所述金属线串接；其中，所述电阻的方块电阻阻值大于所述金属线的方块电阻阻值。本公开实施例提供的半导体结构可以降低脉冲电压对场效应晶体管的栅氧化层的破坏。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)在半导体工艺制造中被广泛使用，但是其栅氧化层很容易受到半导体工艺中的等离子体制程工艺的影响。当使用等离子体刻蚀对MOSFET半导体器件进行刻蚀时，会在MOSFET体器件上产生一个峰值很高的电压脉冲，该电压脉冲会对MOSFET器件造成很多不利的影响，例如：击穿栅氧化层、导致栅氧化物漏电流增大、导致场效应警惕管的阈值电压退化、导致栅氧化物的生命周期缩短等。
因此，一种可以降低脉冲电压对MOSFET器件的栅氧化层的破坏的半导体结构对半导体工艺是极其具有意义的。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本公开提供一种半导体结构，能够在一定程度上降低电压脉冲对场效应晶体管的栅氧化层的破坏。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开实施例的第一个方面，提出一种半导体结构，该半导体结构包括：场效应晶体管，包括栅极和栅氧化层；金属线，与所述栅极连接；电阻，与所述金属线串接；其中，所述电阻的方块电阻阻值大于所述金属线的方块电阻阻值。
在一些实施例中，所述金属线设置于所述电阻的上层；其中，所述金属线通过第一通孔和第二通孔与所述电阻串接；所述金属线对应所述电阻的位置具有开口区域。
在一些实施例中，所述金属线包括第一段和第二段；其中，所述金属线的第一段与所述栅极通过第三通孔电连接；所述金属线的第二段电连接至焊盘。
在一些实施例中，所述栅极和所述电阻同层设置。
在一些实施例中，所述栅极为多晶硅栅极，所述电阻为多晶硅电阻。
在一些实施例中，所述电阻包括多个串联的多晶硅电阻。
在一些实施例中，所述电阻的阻值范围是100～150欧姆。
在一些实施例中，所述金属线的方块电阻阻值范围是4～6欧姆。
在一些实施例中，所述栅氧化层是薄栅氧化层或者厚栅氧化层。
在一些实施例中，所述金属线是钨金属线。
根据本公开实施例的第二个方面，提出一种半导体结构的制作方法，所述半导体结构的制作方法包括：在基底上形成场效应晶体管的栅氧化层；在所述栅氧化层上方形成电阻和所述场效应晶体管的栅极；在所述电阻上方形成第一通孔和第二通孔，并在所述栅极上方形成第三通孔；在所述第一通孔、第二通孔以及所述第三通孔的上方形成金属层；利用等离子蚀刻工艺对所述金属层进行蚀刻以形成金属线，所述金属线包括第一段和第二段，所述第一段和所述第二段之间具有开口区域，所述开口区域对应所述电阻的位置；所述第一段的一端通过所述第三通孔与所述栅极电连接，所述第一段的另一端通过所述第一通孔与所述电阻电连接，所述第二段的一端通过所述第二通孔与所述电阻电连接。
在一些实施例中，所述半导体结构的制作方法还包括：在形成金属线的同时形成焊盘，所述焊盘与所述第二段的另一端电连接。
本公开某些实施例提供了包括栅极和栅氧化层的场效应晶体管、与所述栅极连接的金属线、与所述金属线串接电阻在内的的半导体结构，其中，所述电阻方块电阻的阻值大于所述金属线的方块电阻阻值，本公开通过在与场效应晶体管相连接的金属线上串联一个电阻，降低了等离子体刻蚀产生的电压脉冲的峰值，减少了电压脉冲对场效应晶体管的栅氧化层的破坏。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。下面描述的附图仅仅是本公开的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据相关技术示出的一种半导体结构示意图。
图2是根据本公开实施例示出的半导体结构改进前后的脉冲电压的示意图。
图3是根据本公开实施例示出的一种半导体结构示意图。
图4是根据本公开实施例示出的一种半导体结构的俯视图
图5是根据本公开实施例示出的半导体结构的制作方法的流程图。
图6～图13是图5所示制作方法的制作示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本公开的各方面。
在本发明中，除非另有明确的规定和限定，术语“相连”、“连接”等应做广义理解，例如，可以是电性连接或耦接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和步骤，也不是必须按所描述的顺序执行。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
下面结合附图对本公开示例实施方式进行详细说明。
图1是根据相关技术示出的一种半导体结构示意图。
在相关技术中，动态随机存储器(Dynamic Random Access Memory，DRAM)电路中广泛使用包括MOSFET器件的半导体结构。如图1所示，半导体结构100设置于基底105上，该半导体结构100可以包括：包括栅极(Gate)101和栅氧化层102的场效应晶体管(图1中并未展示场效应晶体管除栅极、栅氧化层以外的部分，但应该理解栅极101和栅氧化层102是场效应晶体管的一部分)、金属线103。在相关技术中，场效应晶体管中的栅极101端通过一个通孔104与金属线103相连。
在相关技术中，上述半导体结构100的制作工艺中通常包括以下步骤：在基底105上方形成场效应晶体管的栅氧化层102；在所述栅氧化层102上方形成所述场效应晶体管的栅极103；在所述栅极103上形成通孔104；在通孔104上方形成金属层，然后利用等离子蚀刻工艺对金属层进行蚀刻以形成金属线103。
在上述制作工艺中，在使用等离子体刻蚀工艺形成金属线时，当刚好将不需要的金属刻蚀完的瞬间，会在留下的金属线103上产生一个峰值很高的电压脉冲，如图2中的01所示。该电压脉冲会对场效应晶体管产生很多不利的影响，例如：击穿栅氧化层、栅氧化物漏电流增大、导致场效应晶体管的阈值电压退化、栅氧化物的生命周期缩短。
为了克服峰值较高的脉冲电压对场效应管的栅氧化层的破坏，本公开实施例提出了如图3所示半导体结构。
参考图3，半导体结构200可以包括：包括栅氧化层201和栅极202的场效应管(图3中并未展示场效应晶体管的具体示意图，但应该理解栅极202和栅氧化层201是场效应晶体管的一部分)、金属线203(包括第一段2031和第二段2032)以及电阻204，其中，所述电阻204的方块电阻的阻值大于所述金属线的方块电阻的阻值。
在一些实施例中，所述金属线203设置于所述电阻204的上层，其中所述金属线203通过第一通孔205和第二通孔206与所述电阻204串接；所述金属线203对应所述电阻的位置具有开口区域。
在一些实施例中，所述金属线203包括第一段2031和第二段2032；其中，所述金属线203的第一段2031与所述栅极202通过第三通孔207电连接；所述金属线203的第二段2032电连接至焊盘。在一些实施例中，所述电阻204的阻值范围是100～150欧姆。
在一些实施例中，所述金属线203的方块电阻阻值范围是4～6欧姆。
在一些实施例中，电阻的方块电阻的阻值要大于金属线的方块电阻的阻值，使得在有限面积条件下，可以通过串联电阻的方式减小脉冲电压对栅氧的影响。所述电阻204方块电阻阻值越大，其达到上述阻值要求时所占的芯片面积越小，所述电阻204的方块电阻阻值优选10～60欧姆。
在一些实施例中，所述栅极202和所述电阻204同层设置。
在另外一些实施例中，栅极202可设置在电阻204的下层，也可以设置在电阻204的上层，本公开对栅极202和电阻204所在层的相对位置并不做限制，以实际工艺要求为准。
在一些实施例中，所述栅极202可以为多晶硅栅极，所述电阻204可以是多晶硅电阻。
在另外一些实施例中，所述电阻204可以是多晶硅电阻，还可以是阱电阻，p+/n+电阻，金属电阻等，本公开对电阻204的材质不做限制。
在一些实施例中，所述电阻204可以包括多个串联的多晶硅电阻。
在一些实施例中，所述栅氧化层201可以是薄栅氧化层和厚栅氧化层。
在一些实施例中，薄栅氧化层指的是氧化层厚度为1-3纳米的氧化层，厚氧化层可以指的是氧化层厚度为3-6纳米的氧化层。
在一些实施例中，电压脉冲的电压峰值越大，其可以击穿的栅氧化层的厚度越大。在一些实施例中，场效应管的栅氧化层越薄，对应串联电阻204的阻值越大。例如，当场效应管的栅氧化层的厚度为1-4纳米时，其对应串联的电阻204的阻值就可以是120～150欧姆，再例如，当场效应管的栅氧化层的厚度为4-6纳米时，其对应串联的电阻204就可以是100～120欧姆。
在一些实施例中，所述金属线203是钨金属线。本公开对金属线203的材质不做限制，以实际需求为准。
图4是根据本公开实施例示出的一种半导体结构的俯视图。
在一些实施例中，所述半导体结构的制作方法还可以包括：在形成金属线203的同时还可以形成如图3所示的焊盘300，所述焊盘300与金属线的第二段2032的另一端电连接。
图3所示实施例提供的半导体结构，通过在连接场效应管栅极的金属线上串联一个电阻，以降低图2中所示的脉冲电压01，降低后的峰值电压可如02所示。因此，在金属线上串联电阻可以降低脉冲电压对场效应管的栅氧化层的影响。另外，本实施例提供的半导体结构不需要复杂的制作工艺，就可降低电压脉冲对场效应管的栅氧化层的破坏。
图5是根据一实施例示出的一种半导体结构的制作方法。
参考图5，上述半导体结构的制作方法可以包括以下步骤。
步骤S301，在基底上方形成场效应晶体管的栅氧化层。
步骤S302，在所述栅氧化层上方形成电阻和所述场效应晶体管的栅极。
步骤S303，在所述电阻上方形成第一通孔和第二通孔，并在所述栅极上方形成第三通孔。
步骤S304，在所述第一通孔、第二通孔以及所述第三通孔的上方形成金属层。
步骤S305，利用等离子蚀刻工艺对所述金属层进行蚀刻以形成金属线，所述金属线包括第一段和第二段，所述第一段和所述第二段之间具有开口区域，所述开口区域对应所述电阻的位置；所述第一段的一端通过所述第三通孔与所述栅极电连接，所述第一段的另一端通过所述第一通孔与所述电阻电连接，所述第二段的一端通过所述第二通孔与所述电阻电连接。
上述实施例示意性的示出了包括场效应管(包括栅极和栅氧化层)、金属线、串联电阻在内的半导体结构的制作方法，该方法简单易操作，可以降低电压脉冲对场效应晶体管的栅氧化层的破坏。
下面，可以结合一些实施例继续介绍本公开提出的半导体结构的制作工艺。
图6～图13是图5所示制作方法的制作过程的示意图。
参考图6和图7，首先可以在基底401上依次形成栅氧化层402、导电层403。
在一些实施例中，形成栅氧化层的材料包括但不限于二氧化硅、氮氧化硅等。形成导电层的材料包括但不限于Poly(多晶硅)电阻，其中poly材料可以选用N+Poly、P+Poly、或者Undoped Poly。
参考图8，在导电层403上进行第一光刻制程，经过涂覆光刻胶、曝光、显影、蚀刻等相关制程后，可以形成如图8所示的场效应晶体管的栅氧化层404和栅极405以及电阻406。
在一些实施例中，蚀刻可以是干法蚀刻也可以是湿法蚀刻，本公开对蚀刻技术不做限制。
应该知道，在形成场效应晶体管的栅氧化层之前应该首先形成P阱(对应于N型场效应管)或者N阱(对应于P型场效应管)，由于本公开提供的技术方案并不涉及场效应管的P阱或者N阱，所以本公开实施例对此不做描述。但是，应该理解的是，根据本公开实施例提供的制作方法可以完成包括场效应晶体管在内的半导体结构。
参考图9，在栅氧化层404、栅极405以及电阻406的周围以及上部填充介质以形成介质层407。
如图10所示，在介质层407上进行第二光刻制程，经过涂覆光刻胶、曝光、显影、蚀刻等相关制程后，可以形成如图10所示的第一沟槽408、第二沟槽409以及第三沟槽410。
如图11所示，可以通过一次导电材料填充制程对第一沟槽408、第二沟槽409以及第三沟槽410填充导电材料以形成如图11所示的第三通孔411、第一通孔412以及第二通孔413。
在本实施例中，对第三通孔411、第一通孔412以及第二通孔413进行导电材料填充时使用的填充的导电材料包括但不限于钨，在实践中可以自行设置导电材料填充制程的具体过程。
可以理解的是，导电材料填充制程包括但不限于绝缘壁沉积制程、籽金属沉积制程、金属生长制程、化学机械抛光(Chemical Mechanical Polishing，CMP)制程等，可以根据实际需求自行设置导电材料填充制程的具体过程。
参考图12，在第三通孔411、第一通孔412以及第二通孔413上方形成金属层414，该金属层414可以由是钨金属形成，也可以由其它金属形成。本公开对金属层的金属材料不做限制，以实际需求为准。
参考图13，在图12所示的金属线层414上进行等离子体刻蚀，经过涂覆光刻胶、曝光、显影、等离子体蚀刻等相关制程后，形成金属线的第一段415和第二段416。
本公开一些实施例提供的半导体结构制作方法，该半导体结构制作方法既形成了包括栅极和栅氧化层的场效应晶体管，还可以在与场效应晶体管的栅极相连接的金属线上串联了一个电阻。该制作方法形成的半导体结构可以降低半导体制作过程中产生的电压脉冲对场效应晶体管的栅氧化层的破坏。
另外，本公开一些实施例提供的半导体结构制作方法，将电阻与场效应管的栅极设置在了同一层级，该方法可以采用同一构图工艺一次性形成所述电阻和所述栅极，避免金属线的跨接等工艺，提高了制作效率，节约了制作材料。
此外，上述附图仅是根据本公开示例性实施例所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。本领域技术人员在考虑说明书及实践这里的公开后，将容易想到本公开的其它实施方案。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其他实施例。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未申请的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不限于这里已经示出的详细结构、附图方式或实现方法，相反，本公开意图涵盖包含在所附权利要求的精神和范围内的各种修改和等效设置。
Claims (12)
1.一种半导体结构，其特征在于，包括：
场效应晶体管，包括栅极和栅氧化层；
金属线，与所述栅极连接；
电阻，与所述金属线串接；
其中，所述电阻的方块电阻阻值大于所述金属线的方块电阻阻值。
2.根据权利要求1所述的半导体结构，其特征在于，所述金属线设置于所述电阻的上层；其中，
所述金属线通过第一通孔和第二通孔与所述电阻串接；
所述金属线对应所述电阻的位置具有开口区域。
3.根据权利要求2所述的半导体结构，其特征在于，所述金属线包括第一段和第二段；其中，
所述金属线的第一段与所述栅极通过第三通孔电连接；
所述金属线的第二段电连接至焊盘。
4.根据权利要求1所述的半导体结构，其特征在于，所述栅极和所述电阻同层设置。
5.根据权利要求1所述的半导体结构，其特征在于，所述栅极为多晶硅栅极，所述电阻为多晶硅电阻。
6.根据权利要求5所述的半导体结构，其特征在于，所述电阻包括多个串联的多晶硅电阻。
7.根据权利要求1所述的半导体结构，其特征在于，所述电阻的阻值范围是100～150欧姆。
8.根据权利要求1所述的半导体结构，其特征在于，所述金属线的方块电阻阻值范围是4～6欧姆。
9.根据权利要求1所述的半导体结构，其特征在于，所述栅氧化层是薄栅氧化层或者厚栅氧化层。
10.根据权利要求1所述的半导体结构，其特征在于，所述金属线是钨金属线。
11.一种半导体结构的制作方法，其特征在于，包括：
在基底上形成场效应晶体管的栅氧化层；
在所述栅氧化层上方形成电阻和所述场效应晶体管的栅极；
在所述电阻上方形成第一通孔和第二通孔，并在所述栅极上方形成第三通孔；
在所述第一通孔、第二通孔以及所述第三通孔的上方形成金属层；
利用等离子蚀刻工艺对所述金属层进行蚀刻以形成金属线，所述金属线包括第一段和第二段，所述第一段和所述第二段之间具有开口区域，所述开口区域对应所述电阻的位置；所述第一段的一端通过所述第三通孔与所述栅极电连接，所述第一段的另一端通过所述第一通孔与所述电阻电连接，所述第二段的一端通过所述第二通孔与所述电阻电连接。
12.根据权利要求11所述的制作方法，其特征在于，还包括：
在形成金属线的同时形成焊盘，所述焊盘与所述第二段的另一端电连接。
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| US20020038884A1 (en) * | 2000-09-29 | 2002-04-04 | Riichiro Shirota | Flash memory having memory section and peripheral circuit section and manufacturing the same |
| JP2005340627A (ja) * | 2004-05-28 | 2005-12-08 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| CN105655331A (zh) * | 2014-11-30 | 2016-06-08 | 新加坡商格罗方德半导体私人有限公司 | 用于高电压(hv)静电放电(esd)保护的rc堆迭式mosfet电路 |
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