DE102007038322B4 - MOS-Anordnung mit Diode-basierter Gate-Kopplung für verbesserte ESD-Eigenschaften und Layout-Technik hierfür - Google Patents

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Abstract

Halbleiteranordnung mit:einem Halbleiterkörper (140) von einem ersten Leitfähigkeitstyp;einem dotierten Draingebiet (102) von einem zweiten Leitfähigkeitstyp, das an einer Oberfläche des Halbleiterkörpers (140) angeordnet ist, wobei der zweite Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp ist;einem dotierten Sourcegebiet (108) vom zweiten Leitfähigkeitstyp, das an der Oberfläche des Halbleiterkörpers (140) angeordnet und lateral von dem dotierten Draingebiet (102) durch ein Gebiet vom ersten Leitfähigkeitstyp beabstandet ist;einem Gate (104), von dem zumindest ein Teilbereich isolierend über dem Gebiet vom ersten Leitfähigkeitstyps liegt, wobei das Gate (104) ein erstes Gebiet (146) vom zweiten Leitfähigkeitstyp angrenzend an das dotierte Sourcegebiet (108) und das dotierte Draingebiet (102), wodurch ein zweites Diodengebiet ausgebildet wird, und ein zweites Gebiet (144) vom ersten Leitfähigkeitstyp, das direkt an das erste Gebiet (146) vom zweiten Leitfähigkeitstyp angrenzt, wodurch ein erstes Diodengebiet ausgebildet wird, umfasst; undeinem Signalpad (110), das auf dem Halbleiterkörper (140) angeordnet ist, wobei das Signalpad (110) an das dotierte Draingebiet (102) gekoppelt ist, wobeieine zwischen das Gate (104) und das Sourcegebiet (108) geschaltete Diode (141; 147) durch das erste Diodengebiet (144) und das zweite Diodengebiet (146) ausgebildet wird, wobei eine Grenzfläche zwischen den ersten und zweiten Diodengebieten einen ersten Halbleiterübergang ausbildet, und wobei das erste Diodengebiet (144) an das dotierte Sourcegebiet (108) und das zweite Diodengebiet (146) an das Gate (104) gekoppelt ist, und wobeidas Gate (104) weiterhin ein silizidiertes Gebiet (142) umfasst, das über einem Teilbereich des zweiten Gebiets (144) vom ersten Leitfähigkeitstyp angeordnet ist, wobei das silizidierte Gebiet (142) sich nicht über den ersten Halbleiterübergang erstreckt.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf eine ESD-Schutzanordnung und ein zugehöriges Herstellungs-Verfahren.
  • Weil elektronische Komponenten zusammen mit den internen Strukturen in integrierten Schaltungen kleiner und kleiner werden, wird es leichter elektronische Komponenten entweder vollständig zu zerstören oder anderweitig zu beschädigen. Insbesondere sind viele integrierte Schaltungen äußerst anfällig für eine Beschädigung durch das Entladen statischer Elektrizität. Elektrostatische Entladung (ESD, Electrostatic discharge) ist der Transfer einer elektrostatischen Ladung zwischen Körpern von verschiedenen elektrostatischen Potentialen (Spannungen), welcher durch direkten Kontakt verursacht oder durch ein elektrostatisches Feld induziert wird. Die Entladung statischer Elektrizität, oder ESD ist ein kritisches Problem für die Elektronikindustrie.
  • Geräteausfälle, die aus ESD-Ereignissen resultieren, sind nicht immer sofort katastrophal oder offensichtlich. Oft ist das Gerät nur leicht geschwächt, aber ist weniger imstande normalen Betriebsbeanspruchungen zu widerstehen und kann folglich zu einem Zuverlässigkeitsproblem führen. Deshalb müssen verschiedene ESD-Schutzschaltungen im Gerät beinhaltet sein, um die verschiedenen Komponenten zu schützen.
  • Wenn ein ESD-Impuls in einem Transistor auftritt, kann die extrem hohe Spannung des ESD-Impulses zu einem Durchbruch des Transistors führen und kann möglicher Weise permanenten Schaden verursachen. Somit müssen die Eingangs-/Ausgangspads einer integrierten Schaltung vor ESD-Impulsen geschützt werden, damit sie nicht beschädigt werden.
  • Integrierte Schaltungen und die Geometrie der Transistoren, welche die integrierten Schaltungen umfassen, werden weiterhin verkleinert und die Transistoren werden näher beieinander angeordnet. Die physikalische Größe eines Transistors begrenzt die Spannung, der der Transistor standhalten kann, ohne beschädigt zu werden. Folglich sind die Durchbruchsspannungen von Transistoren verringert und es werden durch die von einem ESD-Ereignis induzierten Spannungen und Ströme häufiger Ströme erreicht, die imstande sind Komponenten zu überhitzen. Zusätzlich haben neueste Technologiefortschritte Anordnungen produziert, welche bei niedrigeren Spannungsniveaus versagen können als den Trigger-Spannungen von bekannten ESD-Schutzschaltungen. Folglich besteht ein Bedarf an verbesserten ESD-Schutzschaltungen mit niedrigeren Trigger-Spannungen.
  • Aus der Druckschrift DE 10 2005 013 687 B3 ist eine ESD-Schutzanordnung für niedere Spannungen bekannt, wobei ein MOS-Transistor ein Gate, ein Drain und eine Source aufweist, und ein vor ESD zu schützender Knoten elektrisch mit dem Drain verbunden ist. In einem Eingangsnetzwerk ist hierbei eine Diode zwischen das Gate und die Source gekoppelt, wobei die Diode in Sperrrichtung geschaltet ist.
  • Ferner ist aus der Druckschrift WO 02 / 09 115 A1 eine CMOS-SRAM-Zelle bekannt, wobei eine Diode innerhalb der Gateschaltung zwischen den komplementären N- und P-MOS-Transistoren angeordnet ist. Die Diode ist hierbei an einen der Latch-NFET's der Gateschaltung angeschlossen, wodurch der Ladestrom zum Gate des NFET's derart verringert wird, dass beim Einschalten das Gate des Latch-NFET's ohne Diode schneller geladen wird. Ferner offenbart diese Druckschrift, dass eine einzige physikalische n-Polysiliziumschicht die Gateelektroden für die NFET's bildet, während eine p-Polysiliziumschicht zum Ausbilden der Gateelektroden der PFET's verwendet wird.
  • Die Druckschrift US 5 536 958 A offenbart eine Halbleiteranordnung zum Schutz vor hohen Spannungen, wobei ein MOSFET über seinen Gateanschluss mit einer Viezahl von Polysiliziumdioden verbunden ist. Bei den Polysiliziumdioden handelt es sich hierbei um rückwärts verschaltete Zener-Dioden, die in einer Polysiliziumschicht ausgebildet sind.
  • Aus der Druckschrift US 2002 / 0 195 657 A1 ist eine DMOS-Leistungshalbleiteranordnung bekannt, welche einen Gatebus, eine Polysilizium-Diodenanordnung und einen DMOS-Bereich aufweist, wobei die Polysilizium-Diodenanordnung als ESD-Schutzanordnung ausgestaltet ist.
  • Die Druckschrift US 5 977 591 A offenbart einen MOS-Transistor mit einer verbesserten Hochspannungsfestigkeit und insbesondere einem verbesserten Schutz gegenüber elektrostatischen Entladungen, wobei zwischen dem Kanalgebiet und den Source-/Draingebieten flache Anschlussgebiete keilförmig ausgebildet werden. Zur Realisierung der keilförmigen Anschlussgebiete werden in einem Polysilizium-Gate die zu den Source-/Draingebieten zeigenden Randbereiche des Gates mit einer zum Mittenbereich des Gates entgegengesetzten Dotierung versehen.
  • Schließlich ist aus der Druckschrift US 5 204 988 A eine MOS-Halbleiteranordnung mit einer Überspannungsschutzschaltung bekannt, wobei zwischen ein Gate und eine Referenzelektrode eine bidirektionale Zenerdiode oder ein bidirektionaler Überspannungsabsorber in Form einer n-p-n-p-n-Struktur vorgesehen ist.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung sowie ein Verfahren zum Ausbilden einer Halbleiteranordnung zu schaffen, wobei die ESD-Schutzeigenschaften verbessert (insbesondere Verringerung der dynamischen ESD-Trigger-spannung) und der Flächenbedarf verringert ist.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halbleiteranordnung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 7 gelöst.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
    • 1 eine Schnittansicht von herkömmlichen ESD-Schutzstrukturen ist;
    • 2a-2b Schaltbilder von herkömmlichen ESD-Strukturen sind;
    • 3a-3b Schaltbilder einer erfindungsgemäßen ESD-Struktur sind;
    • 4a-4d eine Layoutansicht und Schnittansichten einer erfindungsgemäßen ESD-Struktur beinhalten;
    • 5a-5b eine Layoutansicht und eine Schnittansicht einer nicht-anspruchsgemäßen ESD-Struktur beinhalten;
    • 6a-6b eine Layoutansicht und eine Schnittansicht einer nicht-anspruchsgemäßen ESD-Struktur beinhalten; und
    • 7a-7b ein Schaltbild und eine Schnittansicht einer weiteren nicht-anspruchsgemäßen ESD-Struktur beinhalten.
  • Übereinstimmende Ziffern und Symbole der verschiedenen Figuren beziehen sich im Allgemeinen, sofern nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele klar darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet. Um bestimmte Ausführungsbeispiele deutlicher darzustellen, kann ein Buchstabe einer Figurenziffer folgen, der Variationen der gleichen Struktur, Materials oder Prozessschritts anzeigt.
  • Die Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einer NMOS ESD-Struktur. Die Erfindung kann jedoch ebenso auf andere Halbleiterstrukturen angewandt werden.
  • Bevor Details von bevorzugten Ausführungsbeispielen vorgestellt werden, wird es hilfreich sein, herkömmliche ESD-Schutzstrukturen zu betrachten. Ein Großteil der Erörterung mit Bezug auf die 1-3 bezieht sich auch auf Ausführungsbeispiele der Erfindung und folglich werden verschiedene Details nicht wiederholt werden.
  • 1 stellt eine bekannte ESD-Schutzanordnung 100 dar. Die Anordnung weist einen NMOS-Transistor mit Drain- und Source-Gebieten 102 und 108 auf. Ein Gate 104 liegt über einem Kanalgebiet 111 zwischen der Source 108 und dem Drain 102. Bulk-Kontaktgebiete 118 werden bereitgestellt, um elektrischen Anschluss zu dem p-Wannengebiet 140 zu ermöglichen. Kontakte 134 stellen elektrischen Anschluss zu den Dotiergebieten 102, 108 und 118 bereit. Jeder dieser Kontakte ist über einem Silizidgebiet 130 ausgebildet. In dem Fall des Drain-Gebiets 102 erstreckt sich das Silizidgebiet 130 nicht über das gesamte Dotiergebiet 102.
  • Typischerweise ist die Anordnung, wie in dem Schaltbild von 2a gezeigt, verbunden. Ein externes Pad 110 ist mit dem Drain 102 verbunden, während das Gate 104, die Source 108 und das Substrat 118 mit Masse 101 verbunden sind.
  • Die Struktur von 1 ist eine Standard-Silizid-blockierte NMOS-Anordnung. Typische Stromflusslinien an dem Snapback Triggerpunkt sind angegeben. Ein Durchbruch tritt an der Seitenwand des Übergangs (zwischen Drain 102 und p-Wanne 140) auf und erzeugt Löcherdrift zu den Bulk-Kontaktgebieten 118 während der parasitäre Bipolartransistor 120 (der durch n-Gebiet 102/p-Gebiet 111 und Teile der p-Wanne 140/n-Gebiet 108 ausgebildet wird) eingeschaltet wird. Die Trigger-Spannung ist relativ hoch, typischerweise zwischen 6 und 10 V.
  • Diese Struktur hat etliche Nachteile. Die ESD-Triggerspannung ist zu hoch um Anordnungen, die in Prozessen mit feinen Geometrien fabriziert werden, angemessen zu schützen. Es gibt ebenso eine Tendenz, aufgrund von Variation in dem parasitären Substratwiderstand 122, welcher verschiedene Basisspannungen an der Basis des parasitären Transistors 120 erzeugt, auf Multifinger-Triggerprobleme zu stoßen.
  • Eine mögliche herkömmliche Lösung, die verwendet wird, um die Triggerspannung der ESD-Anordnung zu verringern, ist in dem Schaltbild von 2b gezeigt. In der Figur ist eine Standard-Silizid-blockierte NMOS-Anordnung gezeigt. Anstelle das Gate 104, wie in 1b gezeigt, mit Masse 101 zu verbinden, ist ein Widerstand 116 zwischen das Gate 104 und die Masse 101 geschaltet. Ein externer Kondensator 114 ist zwischen das Drain 102 und das Gate 104 der Anordnung 100 gekoppelt. Dieser Kondensator ist typischerweise ein Gateoxid-Kondensator, aber er könnte ebenso einen Metall-Metall Kondensator, ein Poly-Poly-Kondensator (poly-poly Cap), Sandwich-Kondensator (sandwich cap) oder jede andere Kondensator-Struktur davon umfassen. Der Kondensator 112 stellt die interne parasitäre Drain-zu-Gate Kapazität dar, die der Anordnung 100 innewohnt. Der Widerstand 116 ist zwischen das Gate 104 und Masse 101 geschaltet, und spannt das Gate 104 während des normalen, nicht ESD-Betriebs auf Massepotential vor.
  • Die herkömmliche Lösung von 2b ermöglicht eine niedrigere ESD-Triggerspannung durch Koppeln des Drain 102 an das Gate 104 mit einer Kapazität 114. Wenn das Drain 102 der Anordnung einen positiven Hochspannungs-Transienten erfährt, wird ein Teil des Transienten über die Kapazität 114 und parasitäre Gate-Drain Kapazität 112 zu dem Gate 104 gekoppelt, wodurch die MOS-Anordnung vorübergehend angeschaltet wird. Diese MOS-Anordnung ermöglicht ein leichteres Ansteuern der parasitären Bipolaranordnung 120 (s. 1). Der Betrieb der MOS-Anordnung vermindert dabei die ESD-Triggerspannung für dynamische Signale. Die DC-Eigenschaften für statische Drainspannungen sind jedoch identisch mit der in dem Schaltbild in 2a dargestellten Anordnung.
  • Die Fähigkeit der in 2b dargestellten Lösung die dynamische ESD-Triggerspannung zu verringern, hängt von der RC-Zeitkonstanten der Gate-Drain-Kapazität ab, welche ungefähr die Summe der externen Kapazität 114 und der parasitären Kapazität 112 multipliziert mit dem Gate-zu-Masse-Widerstand 116 ist, oder (C114+C112) *R116. Wenn die Spannung des Drains 112 der Anordnung 100 während eines ESD-Ereignisses dynamisch erhöht wird, wird ein Teil des Signals durch die Drain-Gate Kapazität 112/114 zu dem Gate 104 durchgespeist, wodurch die Spannung an dem Gate 104 erhöht wird. Nach dem ESD-Ereignis wird die an dem Gate 104 vorhandene Kapazität durch den Widerstand 116 geladen. Für hohe RC-Zeitkonstanten lädt die Gatespannung langsam auf Masse, somit bleibt die Anordnung 100 länger eingeschaltet, wodurch der Strom während eines ESD-Transienten effektiver abgeleitet wird. Für niedrige RC-Zeitkonstanten klingt die Gatespannung jedoch schneller auf Massepotential ab, wodurch die Anordnung 100 früher abgeschaltet wird, und die Anordnung 100 weniger effektiv im Ableiten von Strom während ESD-Transienten ist.
  • Obwohl die in 2b gezeigte Lösung zum wirksamen Verringern des transienten ESD-Schwellenwerts von Anordnung 100 hergestellt werden kann, leidet die Lösung noch unter einer Anzahl von Problemen. Für die meisten sub-micron Prozesse kann der Widerstand 116 typischerweise in der Größenordnung von einigen wenigen Zehn kΩ bei angemessener Größe hergestellt werden. Diese Widerstände werden typischerweise mit nicht-silizidiertem Polysilizium oder mit implantiertem Silizium fabriziert. Um die RC-Zeitkonstante hoch zu halten, muss der Kondensator 114 ausreichend groß genug gemacht werden, um durch den Widerstand 116 nicht zu schnell geladen zu werden. Eine zwischen dem Drain und Gate von Anordnung 100 vorhandene, große Kapazität leidet an zwei Nachteilen. Erstens kann der Kondensator 114 physisch groß sein. In einigen Fällen kann das physische Layoutgebiet, das durch den Kondensator eingenommen wird, von der Größe eines Bondpads sein. Zweitens lädt die Anwesenheit einer großen Kapazität an dem Drain das Bondpad 110 kapazitiv, wodurch die ESD-Struktur unbrauchbar für RF und Hochfrequenzanwendungen wird, welche Eingänge mit niedriger Kapazität erfordern.
  • Verschiedene Verfahren zum Ausbilden von ESD-Schutzanordnungen, welche diese Konzepte verwenden, werden mit Bezug auf die 3a-3b und 4a-4d beschrieben.
  • Mit Bezug auf 3a ist ein Schaltbild gezeigt, welches ein Ausführungsbeispiel der vorliegenden Erfindung darstellt. Anordnung 100 ist ein Silizid-blockierter ESD-Schutz NMOS-Transistor. Ein externes Pad 110 ist an Drain 102 gekoppelt und das Gate 104 ist über eine Diode 141 an Masse 101 gekoppelt. Die Polarität der Diode ist so, dass die Diode 141 in Sperrrichtung betrieben würde, wenn der MOS Transistor in dem aktiven Arbeitsbereich angesteuert würde. Kapazität 112 stellt die der Anordnung innewohnende, parasitäre Drain-Gate Kapazität dar.
  • Das Ausführungsbeispiel von 3a erzeugt eine hohe RC-Zeitkonstante durch Verwenden einer in Sperrrichtung betriebenen Polysilizium-Diode 141 anstelle von Widerstand 116 (s. 2b) der herkömmlichen Lösung. Während ein Polysilizium-Widerstand oder ein Diffusionswiderstand in der Größenordnung von einigen Zehn kQ sein kann, kann der Widerstand einer in Sperrrichtung betriebenen Polysilizium-Diode in der Größenordnung von einigen MΩ sein. Aufgrund des großen Widerstands der Polysiliziumdiode 141 ist die parasitäre Drain-Gate-Kapazität 112 ausreichend, um die geforderte Zeitkonstante zu erzeugen und ein externer Kondensator ist nicht erforderlich.
  • Das Dimensionieren der Kapazität 112 und des Widerstands der Diode 141 sollte in Übereinstimmung mit der RC-Zeitkonstanten eines typischen ESD-Entladungsereignisses, z.B. ungefähr 150 ns, durchgeführt werden. Beispielsweise sollte für eine typische Drain-Gate Überlappungskapazität von 0,3 fF/um und eine typische Anordnungsgrößenbreite von 200µm der typische reverse Widerstand der Diode 150ns/60fF=2,5 MΩ sein. Es sollte ebenso ausreichend Sperrstrom (reverse bias current) in der Diode 141 sein, um die Kapazität 112 zu entladen und das Gate 104 nach einem ESD-Ereignis zurück auf das Massepotential zu bringen.
  • Während die beschriebene, in dem Schaltbild von 3a gezeigte ESD-Schutzanordnung einen NMOS-Transistor verwendet, kann eine ESD-Anordnung, wie in 3b gezeigt, alternativ ebenso mit einem PMOS-Transistor ausgebildet werden. Das Pad 110 ist an das Drain 102 eines PMOS-Transistors 103 gekoppelt, dessen Source 108 an eine Stromversorgung 146 gekoppelt ist und dessen Gate 104 über eine in Sperrrichtung betriebene Polysiliziumdiode 147 an die Stromversorgung gekoppelt ist. Die Gate-Drain Überlappungskapazität ist durch Kapazität 112 dargestellt. Der Betrieb der PMOS ESD-Anordnung ist in der Funktionsweise ähnlich der NMOS ESD-Anordnung, welche hierin voranstehend erläutert ist, abgesehen davon, dass sich die Anordnung anschalten wird, wenn die Spannung am Pad 110 um eine negative Spannung, die die ESD Triggerspannung der Anordnung übersteigt, unter die Versorgungsspannung 146 getrieben wird.
  • 4a zeigt eine Layout-Draufsicht eines Ausführungsbeispiels der vorliegenden Erfindung. 4b stellt eine Schnittansicht durch das Gate 104 der Anordnung von 4a dar. Die Anordnung umfasst ein Source-Gebiet 108 und ein Drain-Gebiet 102. Die Drain- und Source-Gebiete 102/108 beinhalten typischerweise n-Typ Dotierung und sind in der Nähe der Source- und Drain-Kontakte 134 silizidiert. Der Drainbereich 102 ist mit Bezug auf den Sourcebereich 108 verlängert und ein Silizid-blockierendes Gebiet 128 ist bereitgestellt, um den Serienwiderstand des Drain 102 zu erhöhen, wodurch in das Drain ein Ballastwiderstand (ballast resistance) eingebracht wird.
  • In dem Ausführungsbeispiel von 4a umfasst das Gate-Gebiet ein silizidiertes p-Typ Polysiliziumgebiet 142 in der Nähe der Kontakte 134. Angrenzend an die silizidierten p-Typ Polysiliziumgebiete 142 sind nicht-silizidierte p-Typ Gebiete 144. Über dem aktiven Bereich der Anordnung umfasst das Gategebiet jedoch n-Typ Polysilizium 146. Für die meisten NMOS- und PMOS-Anordnungen, insbesondere nicht-ESD-Anordnungen, erfährt das Polysilizium-Gate typischerweise Implantierungen, um die Austrittsarbeit und anschließend die Schwellenspannung der MOS-Anordnung einzustellen. NMOS-Gates erfahren typischerweise n-Typ Implantierungen während einer n+ Source/Drain Implantierung, und PMOS-Gates erfahren typischerweise p-Typ Implantierungen während einer p+ Source/Drain Implantierung. Die Grenzfläche zwischen den nicht silizidierten n-Typ und p-Typ Polysilizium Gategebieten bilden Diodenübergänge 135 aus. Wenn eine ausreichend hohe Dotierkonzentration für die n-Typ und p-Typ Polysiliziumgebiete verwendet wird, ist der Umkehr-Leckstrom (reverse leakage current) der ausgebildeten Diode hoch genug, um die Drain-Gate Kapazität 112 effektiv zu entladen (schematisch in 3a gezeigt). Typische n-Dotier- und p-Dotierkonzentrationen sind 1*1018 bis 1*1021 cm-3.
  • Es wird nun auf die in 4b gezeigte Schnittansicht Bezug genommen. Die Schnittansicht ist entlang einer Mittellinie des Gates gezeichnet. Wie in dem Schnittansichtsdiagramm gezeigt, wird eine p-Wanne 140 bereitgestellt, und ein Gate-Dielektrikum 138 wird über einem Kanalgebiet 111 angeordnet. In Ausführungsbeispielen der vorliegenden Erfindung begrenzen flache Grabenisolations- (STI, Shallow trench isolation) Gebiete 136 das Kanalgebiet (und umgeben vielmehr den aktiven Bereich der Zelle). Die Figur zeigt ebenfalls die Platzierung des p-Typ Gebiets 144, des silizidierten p-Typ Gebiets 142 und des n-Typ Gebiets 146. Die durch das Anstoßen der n-Typ Gebiete 146 und p-Typ Gebiete 144 ausgebildeten Dioden sind durch Diodensymbole 135 dargestellt. Wenn die Gate-Kontakte 134 mit Masse verbunden werden, wird das Schaltbild von 3a implementiert. Das n-Typ Gebiet 146 funktioniert als die Kathode der Polysiliziumdiode 135 und das p-Typ Gebiet 144 funktioniert als die Anode der Polysiliziumdiode 135.
  • 4c zeigt eine Detailansicht des Endes des Gate-Gebiets für ein weiteres Ausführungsbeispiel der vorliegenden Erfindung. Wie in dem hierin voranstehend vorgestellten Ausführungsbeispiel wird eine Diode 135 durch das Anstoßen des n-Typ Gebiets 146 und des p-Typ Gebiets 144 ausgebildet. Jedoch berührt das silizidierte Gebiet 142 das p-Typ Gebiet 144 an der Kante, wodurch ein elektrischer Kontakt hergestellt wird. Das silizidierte Gebiet 142 kann über n-Typ, p-Typ oder undotiertem oder „intrinsischem“ Polysilizium-Gatematerial angeordnet werden.
  • Das Layout und der Querschnitt von Ausführungsbeispielen der vorliegenden Erfindung sind bisher bezogen auf eine NMOS ESD-Anordnung beschrieben worden. In einem in 4d gezeigten weiteren Ausführungsbeispiel der vorliegenden Erfindung kann die ESD-Anordnung als eine PMOS-Anordnung implementiert sein. Die Implementierung der PMOS-Anordnung weist ein n-Wannen-Gebiet 140, ein n-Typ Gebiet 144, ein p-Typ Gebiet 146 und n-Typ silizidierte Gebiete 142 auf. Die durch das p-Typ Gebiet 146 und n-Typ Gebiet 144 ausgebildeten Übergänge bilden Polysiliziumdioden 135 mit einer Polarität aus, die entgegengesetzt zu der in 4b dargestellten ist.
  • Eine nicht-anspruchsgemäße Alternative ist in den 5a-5b gezeigt. Anstelle der Verwendung einer Polysiliziumdiode, die in das Gate-Gebiet eingebettet ist, wird eine SubstratDiode 161 oder eine Wannen-Diode verwendet (s. 5b).
  • 5a zeigt eine Layoutansicht der nicht-anspruchsgemäßen Alternative. Das Layout umfasst ein Source-Gebiet 108, und ein Drain-Gebiet 102, ein Gate 150 und Dotiergebiete 158, die entweder die Anode oder Kathode einer Substrat- oder einer Wannendiode ausbilden. Das Gate 150 kann aus Polysilizium, Metall oder Silizid gemacht sein. Ein Substrat- oder Wannenband (substrate or well tie) 152 ist bereitgestellt, um einen Strompfad zu einer Versorgung auszubilden. Beispielsweise koppelt Verbindung 156 das Gate-Gebiet 150 an das hochdotierte Gebiet 158.
  • In einer NMOS-Implementierung der nicht-anspruchsgemäßen Alternative umfassen Drain/Source-Gebiete 102/108 n-Typ Gebiete, Dotiergebiete 158 umfassen n-Typ Material, und das Substratband 152 umfasst ein p-Typ Gebiet, das das p-Substrat oder eine p-Wanne 140 kontaktiert. Eine Diode wird an der Grenzfläche zwischen dem silizidierten n-Typ Gebiet 158 und der darunterliegenden p-Wanne oder p-Substrat ausgebildet, wobei das silizidierte n-Typ Gebiet 158 die Kathode ausbildet und die p-Wanne oder das p-Substrat die Anode ausbildet. Das p-Typ Substrat-/p-Wannenband Gebiet 152 ist typischerweise über Kontakte 154 mit Masse 101 verbunden.
  • Alternativ umfassen in einer PMOS-Implementation der nicht-anspruchsgemäßen Alternative Source/Drain-Gebiete 102/108 p-Typ Gebiete, Dotiergebiete 158 umfassen p-Typ Material, und das Wannenband 152 umfasst ein n-Typ Gebiet, das eine n-Wanne kontaktiert. Eine Diode ist an der Grenzfläche zwischen dem p-Typ Gebiet 158 und der darunterliegenden n-Wanne ausgebildet, wobei das silizidierte p-Typ Dotiergebiet 158 die Anode ausbildet und die n-Wanne die Kathode ausbildet. Das n-Typ n-Wannenband Gebiet ist typischerweise über Kontakte 154 an eine Versorgungsspannung anstelle an Masse 101, wie in 5a gezeigt, gekoppelt.
  • Bezugnehmend auf 5b ist ein Querschnitt der in 5a gezeigten Layoutansicht gezeigt, der entlang der Länge der metallischen Linie 156 gezeichnet ist. In der Figur ist das Gate-Gebiet 150 als über STI-Gebiet 136 angeordnet gezeigt, weil der Querschnitt außerhalb des aktiven Bereichs genommen ist. Das Gate-Gebiet 150 umfasst vorzugsweise ein silizidiertes Gebiet 162 auf dem ein Kontakt 134 angeordnet ist, der an die metallische Verbindung 156 gekoppelt ist. Die metallische Verbindung 156 ist über Kontakt 137 an ein Dotiergebiet 158 gekoppelt. Dotiergebiet 158 umfasst vorzugsweise ein auf der Oberfläche angeordnetes, silizidiertes Gebiet. Die Grenzfläche zwischen Wanne/Substrat 140 und dem Dotiergebiet 158 umfasst eine Diode 161. Das Wannen-/Substratband Gebiet 152 ist über dem Wannen/Substrat-Gebiet angeordnet und umfasst typischerweise ein auf seiner Oberfläche angeordnetes, silizidiertes Gebiet. Das Wannen-/Substratband Gebiet 152 ist elektrisch über einen Kontakt 154 an einen metallischen Anschluss 160 gekoppelt.
  • 5b ist unter der Annahme gezeichnet, dass die nicht-anspruchsgemäßen ESD-Anordnung einen NMOS-Transistor verwendet.
  • Die Diode 161 ist gezeichnet, wobei die Kathode, die das Dotiergebiet 158 ist, n-Typ Material umfasst, und die Wanne/Substrat p-Typ Material umfasst. In einer weiteren nicht-anspruchsgemäßen Alternative, wo ein PMOS Transistor verwendet wird, umfasst das Dotiergebiet 158 ein p-Typ Material und das Substrat/Wannen-Gebiet 140 umfasst ein n-Typ Material. Die Polarität der Diode 161 wäre entgegengesetzt.
  • Eine weitere nicht-anspruchsgemäße Alternative ist in 6a-6b gezeigt. In der weiteren nicht-anspruchsgemäßen Alternative wird eine n+/p+ Diode verwendet, um das Gate der Anordnung 100 an Masse 101 zu koppeln, wie in der Layoutansicht von 6a und in der Schnittansicht von 6b gezeigt. Die n+/p+ Diode 175 beinhaltet ein stark dotiertes Gebiet 158 von einer Polarität und ein stark dotiertes Gebiet 170 von der entgegengesetzten Polarität. Der hohe Umkehr-Leckstrom der n+/p+ Diode stellt sicher, dass das Gate des Transistors nach einem ESD-Ereignis entladen wird.
  • In dem Falle einer NMOS-Anordnung umfasst das stark dotierte Gebiet 158 n-Typ Material und das stark dotierte Gebiet 170 umfasst p-Typ Material. Das Gate 150 ist an die n+ Kathode der n+/p+ Diode 175 gekoppelt. Die p+ Anode der n+/p+ Diode 170 ist an Masse 101 gekoppelt.
  • Im Falle einer PMOS-Anordnung umfasst auf der anderen Seite das stark dotierte Gebiet 158 p-Typ Material und das stark dotierte Gebiet 170 umfasst n-Typ Material. Das Gate 104 ist an die Anode der n+/p+ Diode 175 gekoppelt. Die Polarität der in den 6a-6b dargestellten Dioden ist entgegengesetzt, wenn ein PMOS ESD-Transistor verwendet wird, und ein Versorgungsanschluss würde anstelle des in den 6a und 6b gezeigten Anschlusses an Masse 101 verwendet. Die n+ Kathode der n+/p+ Diode 170 ist an eine Versorgungs- oder Referenzspannung gekoppelt anstelle des in den 6a und 6b gezeigten Anschlusses zur Masse 101.
  • Ein Beispiel einer nicht-anspruchsgemäßen Alternative der Schaltung ist in den 7a-7b gezeigt. Wie in 7a gezeigt, ist diese Schaltung in Struktur und Betrieb ähnlich dem Ausführungsbeispiel von 3a, das hierin voranstehend beschrieben wurde, abgesehen davon, dass zusätzlich zur Polysiliziumdiode 141 eine zweite Polysiliziumdiode 180 in Serie gekoppelt ist. Die Schnittansicht in 7b zeigt einen Teilbereich des Gates, welcher ein n-Typ Polysilizium-Gebiet 146, ein p-Typ Polysilizium-Gebiet 144 und ein zweites n-Typ Polysiliziumgebiet 182 umfasst. In einigen Ausführungsbeispielen wird ein silizidiertes Gebiet 142 oben auf dem zweiten n-Typ Polysiliziumgebiet angeordnet und ein Kontakt 134 wird darauf angeordnet.
  • Die in den 7a-7b gezeigte nicht-anspruchsgemäße Alternative geht davon aus, dass ein NMOS-Transistor verwendet wird. In dem Falle eines PMOS-Transistors würde hingegen die Polarität der Dioden umgekehrt und Gebiet 146 und Gebiet 182 würden p-Typ Gebiete umfassen und Gebiet 144 würde ein n-Typ Gebiet umfassen.

Claims (9)

  1. Halbleiteranordnung mit: einem Halbleiterkörper (140) von einem ersten Leitfähigkeitstyp; einem dotierten Draingebiet (102) von einem zweiten Leitfähigkeitstyp, das an einer Oberfläche des Halbleiterkörpers (140) angeordnet ist, wobei der zweite Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp ist; einem dotierten Sourcegebiet (108) vom zweiten Leitfähigkeitstyp, das an der Oberfläche des Halbleiterkörpers (140) angeordnet und lateral von dem dotierten Draingebiet (102) durch ein Gebiet vom ersten Leitfähigkeitstyp beabstandet ist; einem Gate (104), von dem zumindest ein Teilbereich isolierend über dem Gebiet vom ersten Leitfähigkeitstyps liegt, wobei das Gate (104) ein erstes Gebiet (146) vom zweiten Leitfähigkeitstyp angrenzend an das dotierte Sourcegebiet (108) und das dotierte Draingebiet (102), wodurch ein zweites Diodengebiet ausgebildet wird, und ein zweites Gebiet (144) vom ersten Leitfähigkeitstyp, das direkt an das erste Gebiet (146) vom zweiten Leitfähigkeitstyp angrenzt, wodurch ein erstes Diodengebiet ausgebildet wird, umfasst; und einem Signalpad (110), das auf dem Halbleiterkörper (140) angeordnet ist, wobei das Signalpad (110) an das dotierte Draingebiet (102) gekoppelt ist, wobei eine zwischen das Gate (104) und das Sourcegebiet (108) geschaltete Diode (141; 147) durch das erste Diodengebiet (144) und das zweite Diodengebiet (146) ausgebildet wird, wobei eine Grenzfläche zwischen den ersten und zweiten Diodengebieten einen ersten Halbleiterübergang ausbildet, und wobei das erste Diodengebiet (144) an das dotierte Sourcegebiet (108) und das zweite Diodengebiet (146) an das Gate (104) gekoppelt ist, und wobei das Gate (104) weiterhin ein silizidiertes Gebiet (142) umfasst, das über einem Teilbereich des zweiten Gebiets (144) vom ersten Leitfähigkeitstyp angeordnet ist, wobei das silizidierte Gebiet (142) sich nicht über den ersten Halbleiterübergang erstreckt.
  2. Halbleiteranordnung nach Patentanspruch 1, wobei das erste Diodengebiet (144) direkt mit dem dotierten Sourcegebiet (108) verbunden ist.
  3. Halbleiteranordnung nach Patentanspruch 1 oder 2, wobei das Gate (104) weiterhin ein drittes Gebiet (182) vom zweiten Leitfähigkeitstyp umfasst, das angrenzend an das zweite Gebiet (144) angeordnet ist, wodurch ein drittes Diodengebiet (182) ausgebildet wird, wobei die Grenzfläche zwischen dem ersten Diodengebiet (144) und dem dritten Diodengebiet (182) einen zweiten Halbleiterübergang ausbildet.
  4. Halbleiteranordnung nach Patentanspruch 3, wobei das Gate (104) weiterhin ein silizidiertes Gebiet (142) umfasst, das über einem Teilbereich des dritten Gebiets (182) vom zweiten Leitfähigkeitstyp angeordnet ist, wobei das silizidierte Gebiet (142) sich nicht über den zweiten Halbleiterübergang erstreckt.
  5. Halbleiteranordnung nach einem der Patentansprüche 1 bis 4, wobei der erste Leitfähigkeitstyp ein p-Typ, und der zweite Leitfähigkeitstyp ein n-Typ ist.
  6. Halbleiteranordnung nach einem der Patentansprüche 1 bis 4, wobei der erste Leitfähigkeitstyp ein n-Typ, und der zweite Leitfähigkeitstyp ein p-Typ ist.
  7. Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Hableiterkörpers (140) von einem ersten Leitfähigkeitstyp; Ausbilden eines Gategebiets (104) über einem Teilbereich des Halbleiterkörpers (140); Ausbilden von hoch dotierten Source- und Draingebieten (102, 108) von einem zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp in dem Halbleiterkörper (140) angrenzend an das Gategebiet (104); Ausbilden einer Diode (141; 147) auf dem Halbleiterkörper (140), wobei die Diode ein erstes Diodengebiet (144) vom ersten Leitfähigkeitstyp und ein zweites Diodengebiet (146) vom zweiten Leitfähigkeitstyp umfasst; Ausbilden eines externen Anschlusspads (110) auf dem Halbleiterkörper (140); elektrisches Koppeln des hoch dotierten Draingebiets (102) an das externe Anschlusspad (110); elektrisches Anschließen der Diode (141; 147) zwischen dem Gate-Gebiet (104) und dem hoch dotierten Sourcegebiet (108), wobei das zweite Diodengebiet (146) direkt mit dem Gate-Gebiet (104) verbunden ist und das erste Diodengebiet (144) mit dem Sourcegebiet (108) verbunden ist; und elektrisches Anschließen des hoch dotierten Sourcegebiets (108) an ein Referenzpotential, wobei das Ausbilden der Diode (141; 147) die Schritte umfasst: Dotieren eines Teilbereichs des Gategebiets (104) angrenzend an die hoch dotierten Source- und Draingebiete (108, 102) mit einem Material vom zweiten Leitfähigkeitstyp, wodurch das zweite Diodengebiet (146) ausgebildet wird; Dotieren eines Teilbereichs des Gategebiets (104), das an das zweite Diodengebiet (146) angrenzt, mit einem Material vom ersten Leitfähigkeitstyp, wodurch das erste Diodengebiet (144) ausgebildet wird, wobei eine Grenzfläche zwischen den ersten und zweiten Diodengebieten einen ersten Halbleiterübergang ausbildet; und Silizidieren eines Teilbereichs des ersten Diodengebiets (144) zum Ausbilden eines silizidierten Gebiets (142), wobei das silizidierte Gebiet (142) sich nicht über den ersten Halbleiterübergang erstreckt.
  8. Verfahren nach Patentanspruch 7, wobei das Referenzpotential Masse (101) ist.
  9. Verfahren nach Patentanspruch 7 oder 8, wobei das erste Diodengebiet (144) direkt mit dem Sourcegebiet (108) verbunden ist.
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