DE19631751C1

DE19631751C1 - Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last

Info

Publication number: DE19631751C1
Application number: DE19631751A
Authority: DE
Inventors: Jenoe Dr Ing Tihanyi
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1996-08-06
Filing date: 1996-08-06
Publication date: 1997-11-27
Anticipated expiration: 2016-08-07
Also published as: US5914619A

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Ansteuern eines Leistungs-FET, dem sourceseitig eine Last in Reihe geschaltet ist gemäß dem Oberbegriff des Anspruchs 1.

Eine derartige Schaltungsanordnung ist aus der US-5,352,932 bekannt. Darin ist z. B. in Fig. 1 eine Schaltung beschrie ben, die zum einen eine Ladungspumpe aufweist und zum anderen Mittel, um den Leistungs-FET schnell abzuschalten. Wird gemäß Fig. 1 der Schalter 12 eingeschaltet, so werden der FET 5 und damit der Bipolartransistor 8 leitend gesteuert. Dadurch wird auch der Leistungs-FET 1 leitend gesteuert und dieser bleibt leitend gesteuert, da durch das Rechtecksignal an der Klemme 11 die Gatespannung um den notwendigen Wert erhöht wird. Zum Abschalten wird der Schalter 12 geöffnet, wodurch der Depletion-FET 16 leitend geschaltet wird und dadurch die Gate-Source-Kapazität des Leistungs-FET entladen wird.

Diese bekannte Schaltung hat folgenden Nachteil: Im Über stromfall, d. h. bei einer niederohmigen Last, wird die Gate spannung des Leistungs-FET 1 auf etwa die Zenerspannung der Zenerdiode 15 gehalten, wenn der Spannungsabfall zwischen der Versorgungsspannungsklemme 3 und dem Lastanschluß 4, d. h. der Drain-Source-Strecke des Leistungs-FET 1, groß ist. Da in diesem Fall die Gate-Source-Spannung am Depletion-FET 16 ei nen kleinen Wert einnimmt, wird der Depletion-FET 16 leitend und zieht dadurch den Strom der Ladungspumpe so lange ab, so lange er leitend geschaltet bleibt. Dadurch entsteht ein Ein bruch in den begrenzten Einschaltstrom. Ein derartiger Ein bruch ist insbesondere bei einem Lampenschalter nachteilig, wo sehr hohe Einschaltströme auftreten.

Aufgabe der vorliegenden Erfindung ist es eine Schaltungsan ordnung anzugeben, die den vorgenannten Nachteil nicht auf weist.

Diese Aufgabe wird durch den kennzeichnenden Teil des An spruchs 1 gelöst. Weiterbildungen sind Kennzeichen der Un teransprüche.

Vorteil der Anordnung ist es, daß durch relativ einfache Mit tel das Sourcepotential des Depletion-FET 16 in Richtung des Versorgungsspannungspotentials gezogen wird. Dadurch bleibt der Depletion-FET 16 während dieser Einschaltphase deakti viert. Erst durch das gezielte Abschalten der Anordnung wird der Depletion-FET wieder leitend gesteuert und kann so die Gate-Source-Kapazität des Leistungs-FET entladen.

Um die erfindungsgemäße Anordnung auch bei höheren Spannungen einsetzen zu können, wird in einer Weiterbildung vorgeschla gen, das Gate des Depletion-FET über eine Diode in Sperrich tung anzusteuern und zwischen Gate des Depletion-FET und Source des Leistungs-FET einen Widerstand zu schalten.

Die Dioden können als MOS-Dioden ausgeführt werden, ebenso können die Widerstände in MOS-Technik realisiert werden.

Die Erfindung wird nachfolgend anhand von vier Figuren näher erläutert. Es zeigen

Fig. 1 ein erstes Ausführungsbeispiel einer erfindungsgemä ßen Schaltungsanordnung,

Fig. 2 ein zweites Ausführungsbeispiel einer erfindungsgemä ßen Schaltungsanordnung,

Fig. 3 ein drittes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung und

Fig. 4 ein viertes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung.

In allen Figuren sind durchwegs gleiche Elemente mit gleichen Bezugszeichen bezeichnet.

Die Schaltungsanordnung nach Fig. 1 enthält einen Leistungs- FET 1, dessen Drain-Anschluß D über einen Anschluß 3 an einer Versorgungsspannung +U_BB liegt. Sein Source-Anschluß ist über einen Anschluß 4 mit einer Last 2 verbunden. Diese Last liegt einseitig an Masse (Lastmasse). Zwischen dem Drain-Anschluß und dem Source-Anschluß des Leistungs-FET 1 liegt die Reihen schaltung aus einem zweiten FET 5 und einem Widerstand 14. Der FET 5 ist von dem Leistungs-FET entgegengesetzten Kanal typ. Sein Source-Anschluß ist mit dem Drain-Anschluß des Lei stungs-FET 1 verbunden, seien Drain-Anschluß mit dem Wider stand 14. Zwischen dem Gate-Anschluß des zweiten FET 5 und seinem Source-Anschluß ist ein Widerstand 6 angeschlossen.

Der Gate-Anschluß des Leistungs-FET 1 ist über Widerstände 17, 19 und eine erste Diode 9 mit einem Anschluß eines Kon densators 10 verbunden, sein anderer Anschluß mit einem ersten Eingangsanschluß 11. Mit dem Verbindungspunkt zwischen Kon densator 10 und erster Diode 9 ist der Emitteranschluß eines npn-Bipolartransistors 8 verbunden. Sein Basis-Anschluß ist mit dem Drain-Anschluß des zweiten FET 5 verbunden, sein Kol lektor-Anschluß mit dessen Source-Anschluß. Zwischen dem Gate-Anschluß des Leistungs-FET 1 und seinem Source-Anschluß liegt über einen Widerstand 18 die Drain-Source-Strecke eines dritten FET 16, der als Depletion-FET ausgebildet ist. Sein Source-Anschluß ist mit dem Source-Anschluß des Leistungs-FET 1 verbunden. Der Gate-Anschluß von 16 liegt einerseits über einen Widerstand 20 und einen steuerbaren Schalter 12 an ei nem zweiten Eingangsanschluß 13 und andererseits am Gate-An schluß des zweiten FET 5. Des weiteren ist ein weiterer npn- Transistor 30 vorgesehen. Dessen Kollektor ist mit der Ver sorgungsspannungsklemme 3 verschaltet und dessen Emitter mit dem Source-Anschluß des Depletion-FET 16. Der Source-Anschluß des Depletion-FET 16 ist über einen Widerstand 30 mit dem Source-Anschluß des Leistungs-FET 1 verbunden. Der Basis-An schluß des Transistors 30 ist mit dem Drain-Anschluß des zweiten FETs 5 verbunden.

Wird der steuerbare Schalter 12 geschlossen, so wird das Po tential am Source-Anschluß des Depletion-FET 16 in Richtung der Versorgungsspannung U_BB gezogen, da die Kollektor-Emit ter-Strecke des Transistors 30 über die Zenerdiode 15 und den Widerstand 14 leitend geschaltet wird. Die Entkopplung von Source des Depletion-FET 16 und Source des Leistungs-FET 1 erfolgt über den Widerstand 31, wobei der Substratanschluß des Depletion-FET 16 weiterhin mit dem Sourceanschluß des Leistungs-FET 1 verbunden bleibt. Dadurch kann die Ladungs pumpe voll wirksam arbeiten und damit die Gate-Spannung des Leistungs-FET 1 frei erhöht werden, unabhängig von der Aus gangsspannung an der Klemme 4.

Die Schaltungsanordnung nach Fig. 2 unterscheidet sich von der nach Fig. 1 durch eine Reihe von Weiterbildungen, die jeweils für sich oder in beliebiger Kombination angewandt werden können.

Gemäß einer ersten Weiterbildung kann zwischen dem Drain-An schluß des Leistungs-FET 1 und dem Verbindungspunkt zwischen den Widerständen 17 und 19 eine Anti-Serien-Schaltung aus ei ner Zenerdiode 25 und einer Diode 26 angeschlossen sein. Hierbei ist die Katode der Zenerdiode mit dem Drain-Anschluß von 1 verbunden. Dadurch werden Spannungsspitzen abgebaut, die beim Abschalten einer induktiven Last auftreten können.

Gemäß einer zweiten Weiterbildung können zwischen dem Verbin dungspunkt der Widerstände 17 und 19 und dem Source-Anschluß des Leistungs-FET 1 Mittel 27 zur Spannungsbegrenzung vorge sehen sein. Diese werden von der Drain-Spannung des Lei stungs-FET 1 über eine Steuerleitung 28 derart gesteuert, daß bei Anwachsen der Drain-Source-Spannung z. B. in Folge eines Kurzschlusses, die Gate-Source-Spannung des Leistungs-FET verringert wird. Damit läßt sich eine Strombegrenzung im Lei stungs-FET erreichen.

Eine weitere Verbesserung kann darin bestehen, daß zwischen die erste Diode 9 und den Widerstand 17 eine dritte Diode 21 eingeschaltet wird. Dabei ist die Anode von 21 mit der Katode von 9 verbunden. Der Verbindungspunkt beider Dioden ist über einen weiteren Kondensator 23 mit einem dritten Eingangsan schluß 24 verbunden.

Wird an den Anschluß 24 eine Impulsfolge angelegt, die gegen über der an dem Eingang 11 angelegten Impulsfolge um 180° phasenverschoben ist, so addiert sich die am Katodenanschluß der Diode 9 hochgepumpte Spannung zur Spannung des Kondensa tors 23. Damit wird ein schnelleres Ansteigen der Gatespan nung des Leistungs-FET 1 erreicht.

Die Entladung des Kondensators 23 in den Ladepausen wird über die Basis-Emitter-Strecke eines Bipolartransistors 22 verhin dert, dessen Emitter zwischen Katode der Diode 9 und Anode der Diode 21 angeschlossen ist. Sein Kollektor- und Basis-An schluß ist mit dem Kollektor- bzw. Basis-Anschluß des Bipo lartransistors 8 verbunden. Der Bipolartransistor 22 wird gleichzeitig mit dem Bipolartransistor 8 über den FET 5 ein geschaltet. Über die Kollektor-Emitter-Strecke des Bipolar transistors 22, die Diode 21 und die Widerstände 17 und 19 wird die Gate-Source-Kapazität des Leistungs-FET 1 zusätzlich aufgeladen.

Fig. 3 zeigt eine Weiterbildung gegenüber Fig. 1, bei der in die Gate-Anschlußleitung des Depletion-FET 16 eine Diode 33 in Sperrichtung zwischengeschaltet ist. Somit ist die An ode der Diode 33 mit dem Gate des Depletion-FET 16 und die Katode der Diode 33 mit dem Knotenpunkt der Reihenschaltung der beiden Widerstände 26 verbunden. Des weiteren ist zwi schen dem Gate-Anschluß des Depletion-FET 16 und dem Source- Anschluß des Leistungs-FET 1 ein Widerstand 32 geschaltet.

Diese Lösung ist für höhere Spannung geeignet, da das Ga teoxid des Depletion-FET 16 eine zusätzliche spannungsbegren zende Eigenschaft aufweist.

Die Ausführungsform gemäß Fig. 4 unterscheidet sich von der Ausführungsform in Fig. 2 dadurch, daß ein als Diode ge schalteter FET 34 vorgesehen ist, dessen Gate- und Source-An schluß miteinander und mit dem Knotenpunkt der Reihenschal tung der beiden Widerstände 26 verbunden ist. Der Drain-An schluß ist mit dem Gateanschluß des Depletion-FET 16 ver schaltet. Zusätzlich ist der Substratanschluß des FET 34 mit der Versorgungsspannungsklemme 3 verbunden.

Auch hier ist somit eine Diode, gebildet durch den FET 34, in Sperrichtung in die Gatezuleitung des Depletion-FET 16 ge schaltet. Auch in diesem Ausführungsbeispiel ist der Gate-An schluß des Depletion-FET 16 über einen Widerstand 32 mit dem Source-Anschluß des Leistungs-FET 1 verbunden.

Claims

1. Schaltungsanordnung zum Ansteuern eines Leistungs-FET (1), dem sourceseitig eine Last (2) in Reihe geschaltet ist und der drainseitig mit einer Versorgungsspannungsklemme (3) gekoppelt ist,

- mit einer Ladungspumpe (8, 9, 10), deren Ausgangssignal dem Gate-Anschluß des Leistungs-FET (1) zugeführt wird,
- mit einem Depletion-FET (16), über dessen Laststrecke die Gate-Source-Kapazität des Leistungs-FET (1) entladbar ist,
- mit einer Schaltungseinrichtung (5, 6, 7, 12, 20) zum Ansteuern der Ladungspumpe (8, 9, 10) und des Depletion-FET (16),

dadurch gekennzeichnet, daß

- eine weitere Schaltungseinrichtung (30, 14, 15) vorgesehen ist, die das Source-Potential des Depletion-FET (16) in Abhängigkeit vom Ansteuersignal in Richtung der Versorgungsspannung (UBB) zieht.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Source-Anschluß des Depletion-FET (16) über die Laststrecke eines Transistors (30) mit der Versorgungsspannungsklemme (3) gekoppelt ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine steuerbare Stromquelle (5) vorgesehen ist, deren Ausgangs signal über eine Einrichtung (14, 15), an der eine Spannung abfällt, mit dem Source-Anschluß des Leistungs-FET (1) verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Steu eranschluß des Transistors (30) mit dem Knotenpunkt der Rei henschaltung aus Stromquelle (5) und der Einrichtung (14, 15), an der eine Spannung abfällt, verbunden ist.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß der Source-Anschluß des Depletion-FET (16) über einen Widerstand (31) mit dem Source-Anschluß des Leistungs-FET (1) verbunden ist.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß der Substrat-Anschluß des Depletion-FET (16) mit dem Source-An schluß des Leistungs-FET (1) verbunden ist.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß der Gate- Anschluß des Depletion-FET (16) über einen Widerstand (32) mit dem Source-Anschluß des Leistungs-FET (1) verbunden ist und das Gate des Depletion-FET (16) über eine Diode (33) in Sper richtung angesteuert wird.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Diode durch ein FET (34) gebildet wird, dessen Gate-Source-Anschluß kurzgeschlossen sind und dessen Substrat-Anschluß mit der Versorgungsspannungsklemme (3) gekoppelt ist.