JP2012222715A - ドライバ回路 - Google Patents

Abstract

【課題】 出力オフ時のスイッチング時間を短くすることのできるドライバ回路を提供する。
【解決手段】 実施形態のドライバ回路は、を駆動する出力用ＭＯＳトランジスタＭＶ１が、電源端子ＶＤＤと誘導性負荷ＲＬが接続される出力端子ＯＵＴとの間に接続され、抵抗Ｒ１が、出力用ＭＯＳトランジスタＭＶ１のゲート端子とゲート電圧印加端子ＶＧとの間に接続され、ゲート電圧印加端子ＶＧに一端が接続された抵抗Ｒ２と、一端が抵抗Ｒ２の他端に接続され、他端が接地端子ＧＮＤに接続され、出力用ＭＯＳトランジスタＭＶ１を制御する制御信号ＶＳＷにより導通が制御されるＮＭＯＳトランジスタＭＤ１とを備える。さらに、このドライバ回路は、一端が抵抗Ｒ１の他端に接続され、他端が出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタＭＤ１の一端から出力される信号により導通が制御されるＰＮＰトランジスタＱ１を備える。
【選択図】 図１

Description

本発明の実施形態は、ドライバ回路に関する。

電源端子と出力端子との間に接続するハイサイドスイッチとしてパワーＭＯＳトランジスタを用い、このパワーＭＯＳトランジスタが、出力端子に接続された誘導性負荷を駆動するドライバ回路がある。

このパワーＭＯＳトランジスタのゲート端子とソース端子との間には、寄生容量としてゲート容量が存在する。ゲート容量を形成するゲート酸化膜は、層間絶縁膜よりも膜厚が薄い。これにより、ゲート容量は、層間絶縁膜により形成される寄生容量よりも、容量値が大きくなる。したがって、ゲート端子に制御電圧を印加してパワーＭＯＳトランジスタをオンさせた場合、ゲート容量には大きな電荷が蓄積される。

そこで、パワーＭＯＳトランジスタをオフさせる場合、スイッチング時間を短くするには、このゲート容量に蓄積された電荷を速やかに放電する必要がある。

ところが、従来、ゲート容量の放電経路には、パワーＭＯＳトランジスタのゲート保護用の保護抵抗や、出力オフ時に誘導性負荷により発生する逆起電力による負電圧を低く抑えるための負電圧抑制用抵抗が挿入されている。そのため、ゲート容量の放電時間は、ゲート容量の容量値Ｃと、上述の保護抵抗や負電圧抑制用抵抗の抵抗値Ｒとの、ＣＲ時定数により決定される。この場合、抵抗値Ｒを小さくできれば、放電時間を短縮することができる。しかし、それぞれの抵抗の挿入目的からは、抵抗値Ｒを一定値以下に小さくすることができない。すなわち、ゲート容量の放電時間を決定するＣＲ時定数を小さくすることができない。

このように、従来のドライバ回路には、出力オフ時のスイッチング時間を短くすることができない、という問題があった。

特開２００９−６０２２６号公報

そこで、本発明が解決しようとする課題は、出力オフ時のスイッチング時間を短くすることのできるドライバ回路を提供することにある。

実施形態のドライバ回路は、出力用ＭＯＳトランジスタが、電源端子と誘導性負荷に接続される出力端子との間に接続され、第１の抵抗が、前記出力用ＭＯＳトランジスタのゲート端子とゲート電圧印加端子との間に接続され、一端が前記ゲート電圧印加端子に接続された第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が接地端子に接続され、前記出力用ＭＯＳトランジスタを制御する制御信号により導通が制御される第１のスイッチとを備える。さらに、このドライバ回路は、一端が前記第１の抵抗の前記他端に接続され、他端が前記出力端子に接続され、前記第１のスイッチの前記一端から出力される信号により導通が制御される第２のスイッチを備える。

本発明の実施形態に係るドライバ回路の構成の例を示す回路図。 出力用ＭＯＳトランジスタがオフするときのゲート容量の放電電流経路を示す図。 本発明の実施形態に係るドライバ回路の出力用ＭＯＳトランジスタがオフするときの出力電圧波形および出力用ＭＯＳトランジスタのゲート電圧波形の例を示す図。 出力用ＭＯＳトランジスタがオフするときのゲート容量の放電電流経路を示す図。 出力用ＭＯＳトランジスタのオフ時に誘導性負荷の逆起電力により流れる電流の経路を示す図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（実施形態）
図１は、本発明の実施形態に係るドライバ回路の構成の例を示す回路図である。

本実施形態のドライバ回路は、出力端子ＯＵＴに接続される誘導性負荷ＲＬを駆動するドライバ回路であって、電源端子ＶＤＤと出力端子ＯＵＴとの間に接続された出力用ＭＯＳトランジスタＭＶ１と、出力用ＭＯＳトランジスタＭＶ１のゲート端子に一端が接続され、他端がゲート電圧印加端子ＶＧに接続された抵抗Ｒ１（第１の抵抗）と、ゲート電圧印加端子ＶＧに一端が接続された抵抗Ｒ２（第２の抵抗）と、抵抗Ｒ２の他端に一端が接続され、他端が接地端子ＧＮＤに接続され、出力用ＭＯＳトランジスタＭＶ１のオン／オフを制御する制御信号ＶＳＷにより導通が制御されるスイッチとして機能するＮＭＯＳトランジスタＭＤ１（第１のスイッチ）と、抵抗Ｒ１の他端に一端が接続され、他端が出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタＭＤ１の一端から出力される信号により導通が制御されるスイッチとして機能するＰＮＰトランジスタＱ１（第２のスイッチ）と、を備える。

また、ゲート電圧印加端子ＶＧと出力端子ＯＵＴとの間には、ツェナーダイオードＤＺ１１、ＤＺ１２が直列に接続されている。このツェナーダイオードＤＺ１１、ＤＺ１２は、出力用ＭＯＳトランジスタＭＶ１のゲート電圧が所定の値よりも高くなるのを防止するためのリミッタである。

さらに、本実施形態のドライバ回路は、出力用ＭＯＳトランジスタＭＶ１がオフしたことを検出するオフ検出回路１０を有する。オフ検出回路１０の構成、動作等については後述する。

出力用ＭＯＳトランジスタＭＶ１は、ドレイン端子が電源端子ＶＤＤに接続されたＮチャネル型ＭＯＳトランジスタであり、ゲート端子に閾値電圧Ｖｔｈ以上の正電圧が印加されたときに導通し、ソース端子である出力端子ＯＵＴに接続された誘導性負荷ＲＬへ駆動電流を供給する。

出力用ＭＯＳトランジスタＭＶ１のゲート端子へは、制御信号ＶＳＷにより印加が制御されるゲート電圧が、ゲート電圧印加端子ＶＧから抵抗Ｒ１を介して、入力される。

抵抗Ｒ１は、出力用ＭＯＳトランジスタＭＶ１のゲート端子へ異常電流が流れ込むのを防止するための保護抵抗である。

ゲート電圧印加端子ＶＧと接地端子ＧＮＤとの間に、抵抗Ｒ２とＮＭＯＳトランジスタＭＤ１とが、直列に接続される。

ＮＭＯＳトランジスタＭＤ１は、ドレイン端子が抵抗Ｒ２に接続され、ソース端子が接地端子ＧＮＤへ接続されたＮチャネル型ＭＯＳトランジスタであり、ゲート端子へ、制御信号ＶＳＷが入力される。このＮＭＯＳトランジスタＭＤ１は、制御信号ＶＳＷにより導通が制御されるスイッチとして機能する。制御信号ＶＳＷは、出力用ＭＯＳトランジスタＭＶ１のオン／オフを制御する信号である。

ＰＮＰトランジスタＱ１は、エミッタ端子が抵抗Ｒ１の他端に接続され、コレクタ端子が出力端子ＯＵＴに接続され、ベース端子がＮＭＯＳトランジスタＭＤ１のドレイン端子に接続されている。したがって、ＰＮＰトランジスタＱ１は、ＮＭＯＳトランジスタＭＤ１のドレイン端子から出力される信号により導通が制御されるスイッチとして機能する。

次に、出力用ＭＯＳトランジスタＭＶ１のオンさせる動作、およびオフさせる動作について、順を追って説明する。

先ず、出力用ＭＯＳトランジスタＭＶ１のオンさせるときは、制御信号ＶＳＷが‘Ｌ’（低）レベルとされる。また、制御信号ＶＳＷが‘Ｌ’レベルのとき、ゲート電圧印加端子ＶＧへは高レベルの正電圧が入力される。

制御信号ＶＳＷが‘Ｌ’ レベルになると、ＮＭＯＳトランジスタＭＤ１はオフし、ＮＭＯＳトランジスタＭＤ１のドレイン端子のレベルは、ゲート電圧印加端子ＶＧへ入力された正電圧レベルとなる。これにより、ＰＮＰトランジスタＱ１もオフする。

そのため、ゲート電圧印加端子ＶＧへ入力された高レベルの正電圧が、出力用ＭＯＳトランジスタＭＶ１のゲート端子へ印加され、出力用ＭＯＳトランジスタＭＶ１はオンする。

出力用ＭＯＳトランジスタＭＶ１がオンすると、出力端子ＯＵＴの電圧がＶＤＤとなる。なお、このとき、出力用ＭＯＳトランジスタＭＶ１のゲート電圧Ｖｇは、ツェナーダイオードＤＺ１１、ＤＺ１２のツェナー電圧をともにＶｚとすると、Ｖｇ＝ＶＤＤ＋２×Ｖｚにリミットされる。

ここで、出力用ＭＯＳトランジスタＭＶ１のゲート端子とソース端子（出力端子ＯＵＴ）の間には、寄生容量であるゲート容量Ｃｇが形成されている。したがって、出力用ＭＯＳトランジスタＭＶ１がオンしたとき、ゲート容量Ｃｇには、ゲート電圧Ｖｇと出力電圧ＶＤＤの電位差に応じた電荷が蓄積される。

その後、出力用ＭＯＳトランジスタＭＶ１のオフさせるときは、制御信号ＶＳＷが‘Ｈ’（高）レベルとされる。また、制御信号ＶＳＷが‘Ｈ’レベルのとき、ゲート電圧印加端子ＶＧはオフ状態となる。

このとき、出力用ＭＯＳトランジスタＭＶ１を速やかにオフさせるためには、ゲート容量Ｃｇに蓄積された電荷を速やかに放電する必要がある。本実施形態では、この放電経路として、ＰＮＰトランジスタＱ１が利用される。

このゲート容量Ｃｇの放電動作について、図２〜図４を用いて説明する。

図２に示すように、制御信号ＶＳＷが‘Ｈ’レベルになると、ＮＭＯＳトランジスタＭＤ１がオンする。これにより、ＮＭＯＳトランジスタＭＤ１のドレイン端子のレベルが接地レベルとなり、ＰＮＰトランジスタＱ１もオンする。

ＰＮＰトランジスタＱ１がオンすると、ゲート容量ＣｇからＰＮＰトランジスタＱ１を介して放電電流Ｉ１が流れる。放電電流Ｉ１が流れることにより、出力用ＭＯＳトランジスタＭＶ１のゲート電圧Ｖｇが低下し、出力端子ＯＵＴの電圧も低下する。

図３に、出力用ＭＯＳトランジスタＭＶ１がオフするときの出力端子ＯＵＴの電圧変化の様子およびゲート電圧Ｖｇの変化の様子を示す。

ＰＮＰトランジスタＱ１を介した放電は、出力用ＭＯＳトランジスタＭＶ１のゲート電圧Ｖｇが閾値電圧Ｖｔｈまで低下し、図３（ａ）に示す時刻ｔ１で、出力端子ＯＵＴの電圧がＶＤＤ−Ｖｔｈとなるまで継続する。この時刻ｔ１における出力用ＭＯＳトランジスタＭＶ１のゲート電圧Ｖｇは、図３（ｂ）に示すように、Ｖｇ＝ＶＤＤ＋Ｖｇｓと表すことができる。ここで、Ｖｇｓは、出力用ＭＯＳトランジスタＭＶ１のゲート−ソース間電圧を表す。

すなわち、ゲート容量Ｃｇの端子電圧でもあるゲート電圧Ｖｇは、放電開始時の時刻を０として、時刻ｔ１までの放電期間Ｔ１の間に、ＶＤＤ＋２×ＶｚからＶＤＤ＋Ｖｇｓまで低下したことになる。この電圧（放電電圧）の変化を、抵抗Ｒ１の抵抗値をＲ１、ゲート容量Ｃｇの容量値をＣｇとして、式で表すと、
ＶＤＤ＋Ｖｇｓ＝（ＶＤＤ＋２×Ｖｚ）・ｅｘｐ（−Ｔ１／Ｃｇ・Ｒ１） ・・（１）
と表され、
（ＶＤＤ＋Ｖｇｓ）／（ＶＤＤ＋２×Ｖｚ）＝ｅｘｐ（−Ｔ１／Ｃｇ・Ｒ１） ・・（２）
と表される。

そこで、式（２）の両辺の自然対数をとると、
ｌｎ｛（ＶＤＤ＋Ｖｇｓ）／（ＶＤＤ＋２×Ｖｚ）｝＝−Ｔ１／Ｃｇ・Ｒ１ ・・（３）
となる。

この式（３）から、放電期間Ｔ１を求めると、
Ｔ１＝−Ｃｇ・Ｒ１・ｌｎ｛（ＶＤＤ＋Ｖｇｓ）／（ＶＤＤ＋２×Ｖｚ）｝
＝Ｃｇ・Ｒ１・ｌｎ｛（ＶＤＤ＋２×Ｖｚ）／（ＶＤＤ＋Ｖｇｓ）｝ ・・（４）
となる。

次いで、出力用ＭＯＳトランジスタＭＶ１のゲート電圧Ｖｇが閾値電圧Ｖｔｈまで低下し、誘導性負荷ＲＬへ駆動電流が流れなくなると、オフ検出回路１０が動作を開始する。

オフ検出回路１０では、先ず、制御信号ＶＳＷが‘Ｈ’レベルであるときインバータＩV１２、ＩＶ１３により駆動されるトランジスタＱ１３に、図４に示すように、電流Ｉ１３が流れ始める。電流Ｉ１３が流れると、トランジスタＱ１３とカレントミラー回路を構成するトランジスタＱ１４に電流Ｉ１４が流れる。すると、トランジスタＱ１４が接続されているトランジスタＱ１１に電流が流れ、トランジスタＱ１１とカレントミラー回路を構成するトランジスタＱ１２にも電流Ｉ１２が流れるようになる。

トランジスタＱ１２に電流Ｉ１２が流れると抵抗Ｒ１１に電圧が生じ、ＮＭＯＳトランジスタＭＤ１１がオンする。ＮＭＯＳトランジスタＭＤ１１は、抵抗Ｒ１２を介して抵抗Ｒ１の他端に接続されている。そのため、ＮＭＯＳトランジスタＭＤ１１がオンすると、ゲート容量Ｃｇから、抵抗Ｒ１、抵抗Ｒ１２を介して放電電流Ｉ２が流れるようになる。すなわち、図３（ｂ）に示すように、時刻ｔ１以降は放電経路が増加し、放電電流Ｉ１＋Ｉ２が流れるようになる。

なお、ＮＭＯＳトランジスタＭＤ１１のゲート電圧は、ツェナーダイオードＤＺ１３のツェナー電圧以下に抑えられる。

ここで、図３（ａ）に示すように、出力端子ＯＵＴの電圧がＶＤＤ×０．１となった時刻ｔ２を立ち下り終了時刻とすると、時刻ｔ２における出力用ＭＯＳトランジスタＭＶ１のゲート電圧Ｖｇは、Ｖｇ＝ＶＤＤ×０．１＋Ｖｇｓと表される。

そこで、時刻ｔ１から時刻ｔ２までを放電期間Ｔ２として、時刻ｔ１におけるゲート電圧（Ｖｇ＝ＶＤＤ＋Ｖｇｓ）に対する時刻ｔ２のゲート電圧（放電電圧）を表すと、
ＶＤＤ×０．１＋Ｖｇｓ＝（ＶＤＤ＋Ｖｇｓ）・ｅｘｐ（−Ｔ２／Ｃｇ・Ｒ１） ・・（５）
と表される。

これより、先に式（４）を導出したのと同様に、放電期間Ｔ２を求めると、
Ｔ２＝Ｃｇ・Ｒ１・ｌｎ｛（ＶＤＤ＋Ｖｇｓ）／（ＶＤＤ×０．１＋Ｖｇｓ）｝ ・・（６）
となる。

したがって、出力用ＭＯＳトランジスタＭＶ１のスイッチングのオフ時間をＴｏｆｆと表すと、
Ｔｏｆｆ＝Ｔ１＋Ｔ２
＝Ｃｇ［Ｒ１・ｌｎ｛（ＶＤＤ＋２×Ｖｚ）／（ＶＤＤ＋Ｖｇｓ）｝
＋Ｒ１・ｌｎ｛（ＶＤＤ＋Ｖｇｓ）／（ＶＤＤ×０．１＋Ｖｇｓ）｝］ ・・（７）
となる。

式（７）に示すように、本実施形態では、ゲート容量Ｃｇの放電経路としてＰＮＰトランジスタＱ１を設けたので、Ｔｏｆｆを表す式に抵抗Ｒ２が関係しない。

一方、ＰＮＰトランジスタＱ１による放電経路を有さない従来のドライバ回路では、抵抗Ｒ２、ＮＭＯＳトランジスタＭＤ１が放電経路となるため、出力用ＭＯＳトランジスタＭＶ１のスイッチングのオフ時間ＴｏｆｆＡは、抵抗Ｒ２、Ｒ１２の抵抗値を、それぞれＲ２、Ｒ１２とすると、
ＴｏｆｆＡ＝Ｃｇ［（Ｒ１＋Ｒ２）・ｌｎ｛（ＶＤＤ＋２×Ｖｚ）／（ＶＤＤ＋Ｖｇｓ）｝
＋（Ｒ１＋Ｒ２//Ｒ１２）・ｌｎ｛（ＶＤＤ＋Ｖｇｓ）／（ＶＤＤ×０．１＋Ｖｇｓ）｝］・（８）
と表される。

この式（８）と比較してわかるように、本実施形態の出力用ＭＯＳトランジスタＭＶ１のスイッチングのオフ時間Ｔｏｆｆを表す式（７）では、放電特性に関るＣＲ時定数に抵抗Ｒ２の抵抗値が含まれない。したがって、その分、出力用ＭＯＳトランジスタＭＶ１のスイッチングのオフ時間が短くなる。

なお、式（８）において、抵抗Ｒ２の抵抗値を小さくできれば、ＴｏｆｆＡを小さくすることは可能である。しかし、抵抗Ｒ２は、出力用ＭＯＳトランジスタＭＶ１がオフしたときに、そのオフ状態を維持するために必要な出力端子ＯＵＴの負電圧を低く抑えるための、負電圧抑制用抵抗である。そのため、抵抗Ｒ２の抵抗値を小さくすると、出力用ＭＯＳトランジスタＭＶ１のオフ状態を維持するために必要な負電圧が高くなるという問題が生じる。

ここで、抵抗Ｒ２の抵抗値と出力用ＭＯＳトランジスタＭＶ１のオフ状態を維持するために必要な出力端子ＯＵＴの負電圧との関係について説明する。

図５に示すように、出力用ＭＯＳトランジスタＭＶ１がオフして出力端子ＯＵＴの負電圧が発生すると、接地端子ＧＮＤから出力端子ＯＵＴへ向かってオフ電流Ｉｏｆｆが流れる。オフ電流Ｉｏｆｆが流れる経路は、接地端子ＧＮＤから、ＮＭＯＳトランジスタＭＤ１、抵抗Ｒ２、抵抗Ｒ１２、ＮＭＯＳトランジスタＭＤ１１を経由して、出力端子ＯＵＴへ、という経路である。

そこで、ＮＭＯＳトランジスタＭＤ１、ＭＤ１１のオン抵抗をそれぞれＲｏｎ１、Ｒｏｎ２、出力端子ＯＵＴの出力電圧をＶｏｕｔとして、オフ電流Ｉｏｆｆを求めると、
Ｉｏｆｆ＝（ＧＮＤ−Ｖｏｕｔ）／（Ｒｏｎ１＋Ｒ２＋Ｒ１２＋Ｒｏｎ２） ・・（９）
と表される。

したがって、出力用ＭＯＳトランジスタＭＶ１のゲート−ソース間電圧Ｖｇｓは、
Ｖｇｓ＝Ｉｏｆｆ×（Ｒ１２＋Ｒｏｎ２）
＝−Ｖｏｕｔ×（Ｒ１２＋Ｒｏｎ２）／（Ｒｏｎ１＋Ｒ２＋Ｒ１２＋Ｒｏｎ２）
・・・（１０）
と表される。

出力用ＭＯＳトランジスタＭＶ１のオフ状態を維持するためには、ゲート−ソース間電圧Ｖｇｓを閾値Ｖｔｈより低くする必要がある。すなわち、
−Ｖｏｕｔ×（Ｒ１２＋Ｒｏｎ２）／（Ｒｏｎ１＋Ｒ２＋Ｒ１２＋Ｒｏｎ２）＜Ｖｔｈ
・・・（１１）
とする必要がある。

式（１１）より、出力電圧をＶｏｕｔが一定の場合、抵抗Ｒ２の抵抗値を大きくするほど、出力用ＭＯＳトランジスタＭＶ１のゲート−ソース間電圧Ｖｇｓを小さくできることがわかる。

また、抵抗Ｒ２の抵抗値を大きくすれば、ゲート−ソース間電圧Ｖｇｓを閾値Ｖｔｈよりも低くするのに必要な出力電圧Ｖｏｕｔの値を小さくできることがわかる。

本実施形態では、上述したように、出力用ＭＯＳトランジスタＭＶ１のスイッチングのオフ時間Ｔｏｆｆを求める式（７）に抵抗Ｒ２が関係しない。したがって、ゲート−ソース間電圧Ｖｇｓを閾値Ｖｔｈよりも低くするのに必要な出力電圧Ｖｏｕｔの値を小さくするために、抵抗Ｒ２の抵抗値を大きくしても、出力用ＭＯＳトランジスタＭＶ１のスイッチングのオフ時間が増加することはない。

なお、このときの出力電圧Ｖｏｕｔの値は、式（１０）より、
Ｖｏｕｔ＝−（Ｒｏｎ１＋Ｒ２＋Ｒ１２＋Ｒｏｎ２）／（Ｒ１２＋Ｒｏｎ２）×Ｖｇｓ
・・・（１２）
と表される。

このような本実施形態によれば、出力用ＭＯＳトランジスタＭＶ１がオフするときに、ゲート容量Ｃｇに蓄積された電荷をＰＮＰトランジスタＱ１を介して放電させるので、オフ状態を維持するための負電圧抑制用抵抗である抵抗Ｒ２へ放電電流が流れることを防ぐことができる。そのため、放電時間を決定する時定数に抵抗Ｒ２の抵抗値が含まれず、出力用ＭＯＳトランジスタＭＶ１がオフするときのスイッチング時間を短くすることができる。

出力用ＭＯＳトランジスタＭＶ１のスイッチングオフ時間に抵抗Ｒ２が関係しないので、抵抗Ｒ２の抵抗値を大きくして、出力用ＭＯＳトランジスタＭＶ１のオフ状態を維持するのに必要な出力端子ＯＵＴの負電圧の値を小さくすることができる。

以上説明した実施形態のドライバ回路によれば、出力オフ時のスイッチング時間を短くすることができる。

また、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＶ１ 出力用ＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
ＭＤ１ ＮＭＯＳトランジスタ
Ｑ１ ＰＮＰトランジスタ

Claims (4)

1. 電源端子と誘導性負荷に接続される出力端子との間に接続された出力用ＭＯＳトランジスタと、
   一端が前記出力用ＭＯＳトランジスタのゲート端子に接続され、他端がゲート電圧印加端子に接続された第１の抵抗と、
   一端が前記ゲート電圧印加端子に接続された第２の抵抗と、
   一端が前記第２の抵抗の他端に接続され、他端が接地端子に接続され、前記出力用ＭＯＳトランジスタを制御する制御信号により導通が制御される第１のスイッチと、
   一端が前記第１の抵抗の前記他端に接続され、他端が前記出力端子に接続され、前記第１のスイッチの前記一端から出力される信号により導通が制御される第２のスイッチと
   を備えることを特徴とするドライバ回路。
2. 前記第１の抵抗の前記他端と前記出力端子との間に直列に接続された第３の抵抗および第３のスイッチと、
   前記出力用ＭＯＳトランジスタに出力電流が流れなくなったことを検出したときに前記第３のスイッチを導通させる制御回路と
   を備えることを特徴とする請求項１に記載のドライバ回路。
3. 前記制御信号が前記出力用ＭＯＳトランジスタをオフに制御するときに、
   前記第１のスイッチが、前記第２のスイッチを導通させ、
   前記第２のスイッチが、前記出力用ＭＯＳトランジスタの前記ゲート端子の寄生容量に蓄積された電荷の放電経路を形成する
   ことを特徴とする請求項１に記載のドライバ回路。
4. 前記第２のスイッチへ放電電流が流れて前記寄生容量の放電電圧が前記出力用ＭＯＳトランジスタの閾値電圧まで低下すると、前記第３のスイッチが導通して、前記第３のスイッチへも放電電流が流れるようになる
   ことを特徴とする請求項２に記載のドライバ回路。

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