JP2002076865A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】出力端子に負電圧が印加された場合に、リーク
電流を低減でき、スイッチング素子の誤オンを防止でき
る半導体集積回路装置を提供することを目的とする。 【解決手段】裏面電源電圧の分離構造を用いた半導体集
積回路装置であって、負荷の高電位側にスイッチング素
子を有するハイサイドスイッチ回路において、接地端子
ＧＮＤから出力端子ＯＵＴに抜ける電流経路に、ダイオ
ードＤ１を逆方向に挿入し、出力端子ＯＵＴに負電圧が
印加された場合に上記電流経路をブロックすること特徴
としている。出力端子ＯＵＴに負電圧が印加された場合
に、上記ダイオードＤ１により接地端子から出力端子へ
の電流経路をブロックするので、リーク電流を阻止で
き、スイッチング素子ＭＶ１の誤オンを防止できる。
電流を低減でき、スイッチング素子の誤オンを防止でき
る半導体集積回路装置を提供することを目的とする。 【解決手段】裏面電源電圧の分離構造を用いた半導体集
積回路装置であって、負荷の高電位側にスイッチング素
子を有するハイサイドスイッチ回路において、接地端子
ＧＮＤから出力端子ＯＵＴに抜ける電流経路に、ダイオ
ードＤ１を逆方向に挿入し、出力端子ＯＵＴに負電圧が
印加された場合に上記電流経路をブロックすること特徴
としている。出力端子ＯＵＴに負電圧が印加された場合
に、上記ダイオードＤ１により接地端子から出力端子へ
の電流経路をブロックするので、リーク電流を阻止で
き、スイッチング素子ＭＶ１の誤オンを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、裏面電源電圧（Ｎ
＋）の分離（Ｐ）構造を用いた半導体集積回路装置に関
し、特に負荷の高電位側にスイッチング素子を有するハ
イサイドスイッチ回路に使用されるものである。
＋）の分離（Ｐ）構造を用いた半導体集積回路装置に関
し、特に負荷の高電位側にスイッチング素子を有するハ
イサイドスイッチ回路に使用されるものである。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置にお
けるハイサイドスイッチ回路は、例えば図３に示すよう
に構成されている。
けるハイサイドスイッチ回路は、例えば図３に示すよう
に構成されている。
【０００３】図３において、ＭＶ１はスイッチング素子
としてのパワーＭＯＳＦＥＴで、このパワーＭＯＳＦＥ
Ｔ ＭＶ１の電流通路は、電源端子ＶＤＤと出力端子Ｏ
ＵＴ間に接続されている。上記電源端子ＶＤＤと接地端
子ＧＮＤ間には、チャージポンプ回路ＣＰが設けられ、
このチャージポンプ回路ＣＰの出力が抵抗Ｒ１（抵抗値
ｒ１＝２５ＫΩ）を介して上記パワーＭＯＳＦＥＴ Ｍ
Ｖ１のゲートに供給される。
としてのパワーＭＯＳＦＥＴで、このパワーＭＯＳＦＥ
Ｔ ＭＶ１の電流通路は、電源端子ＶＤＤと出力端子Ｏ
ＵＴ間に接続されている。上記電源端子ＶＤＤと接地端
子ＧＮＤ間には、チャージポンプ回路ＣＰが設けられ、
このチャージポンプ回路ＣＰの出力が抵抗Ｒ１（抵抗値
ｒ１＝２５ＫΩ）を介して上記パワーＭＯＳＦＥＴ Ｍ
Ｖ１のゲートに供給される。
【０００４】上記電源端子ＶＤＤには、カレントミラー
回路ＣＭを構成しているＰＮＰ型のバイポーラトランジ
スタＰ１，Ｐ２のエミッタが接続される。上記トランジ
スタＰ１のコレクタと接地端子ＧＮＤ間には、ディプリ
ション型ＭＯＳトランジスタＭＤ１の電流通路が接続さ
れ、このトランジスタＭＤ１のゲートはオフ時に“Ｈ”
レベルとなる制御信号が入力される制御入力端子ＣＩＮ
に接続されている。上記トランジスタＰ２のコレクタと
出力端子ＯＵＴ間には、抵抗Ｒ３（抵抗値ｒ３＝１００
ＫΩ）とツェナーダイオードＤＺ３のカソード、アノー
ド間が並列接続される。
回路ＣＭを構成しているＰＮＰ型のバイポーラトランジ
スタＰ１，Ｐ２のエミッタが接続される。上記トランジ
スタＰ１のコレクタと接地端子ＧＮＤ間には、ディプリ
ション型ＭＯＳトランジスタＭＤ１の電流通路が接続さ
れ、このトランジスタＭＤ１のゲートはオフ時に“Ｈ”
レベルとなる制御信号が入力される制御入力端子ＣＩＮ
に接続されている。上記トランジスタＰ２のコレクタと
出力端子ＯＵＴ間には、抵抗Ｒ３（抵抗値ｒ３＝１００
ＫΩ）とツェナーダイオードＤＺ３のカソード、アノー
ド間が並列接続される。
【０００５】ディプリション型ＭＯＳトランジスタＭＤ
２の電流通路の一端は、上記チャージポンプ回路ＣＰの
出力端に接続され、他端は接地端子ＧＮＤに接続され、
ゲートは上記制御入力端子ＣＩＮに接続される。抵抗Ｒ
２（抵抗値ｒ２＝５ＫΩ）の一端は、上記パワーＭＯＳ
ＦＥＴ ＭＶ１のゲートに接続され、この抵抗Ｒ２の他
端と出力端子ＯＵＴ間にディプリション型ＭＯＳトラン
ジスタＤＭ３の電流通路が接続される。このトランジス
タＤＭ３のゲートは、上記トランジスタＰ２のコレクタ
に接続される。ツェナーダイオードＤＺ１のアノード
は、上記パワーＭＯＳＦＥＴ ＭＶ１のゲートに接続さ
れ、カソードはツェナーダイオードＤＺ２のカソードに
接続される。そして、このツェナーダイオードＤＺ２の
アノードは、出力端子ＯＵＴに接続されている。
２の電流通路の一端は、上記チャージポンプ回路ＣＰの
出力端に接続され、他端は接地端子ＧＮＤに接続され、
ゲートは上記制御入力端子ＣＩＮに接続される。抵抗Ｒ
２（抵抗値ｒ２＝５ＫΩ）の一端は、上記パワーＭＯＳ
ＦＥＴ ＭＶ１のゲートに接続され、この抵抗Ｒ２の他
端と出力端子ＯＵＴ間にディプリション型ＭＯＳトラン
ジスタＤＭ３の電流通路が接続される。このトランジス
タＤＭ３のゲートは、上記トランジスタＰ２のコレクタ
に接続される。ツェナーダイオードＤＺ１のアノード
は、上記パワーＭＯＳＦＥＴ ＭＶ１のゲートに接続さ
れ、カソードはツェナーダイオードＤＺ２のカソードに
接続される。そして、このツェナーダイオードＤＺ２の
アノードは、出力端子ＯＵＴに接続されている。
【０００６】このハイサイドスイッチ回路は、例えばモ
ータの駆動回路として用いられるもので、上記出力端子
ＯＵＴにはモータの駆動コイルが負荷として接続され
る。
ータの駆動回路として用いられるもので、上記出力端子
ＯＵＴにはモータの駆動コイルが負荷として接続され
る。
【０００７】上記のような構成において、負荷、例えば
モータの駆動時には、制御入力端子ＣＩＮから入力され
る制御信号を“Ｌ”レベルに設定する。トランジスタＭ
Ｄ１は、ディプリション型であるのでオン状態であり、
カレントミラー回路ＣＭを構成するトランジスタＰ１，
Ｐ２によって抵抗Ｒ３にトランジスタＭＤ１の電流通路
を流れる電流と同じ電流が流れる。この際、チャージポ
ンプ回路ＣＰから出力される昇圧電位によって、トラン
ジスタＭＤ２のドレイン電位が上昇するので、このトラ
ンジスタＭＤ２はオフ状態となる。上記抵抗Ｒ３の両端
に発生した電圧がトランジスタＭＤ３のゲートに印加さ
れるが、このトランジスタＭＤ３のドレイン電位が上昇
するので、トランジスタＭＤ３はオフ状態となる。この
結果、ノードＮＡの電位が上昇してパワーＭＯＳＦＥＴ
ＭＶ１がオンし、モータが駆動される。
モータの駆動時には、制御入力端子ＣＩＮから入力され
る制御信号を“Ｌ”レベルに設定する。トランジスタＭ
Ｄ１は、ディプリション型であるのでオン状態であり、
カレントミラー回路ＣＭを構成するトランジスタＰ１，
Ｐ２によって抵抗Ｒ３にトランジスタＭＤ１の電流通路
を流れる電流と同じ電流が流れる。この際、チャージポ
ンプ回路ＣＰから出力される昇圧電位によって、トラン
ジスタＭＤ２のドレイン電位が上昇するので、このトラ
ンジスタＭＤ２はオフ状態となる。上記抵抗Ｒ３の両端
に発生した電圧がトランジスタＭＤ３のゲートに印加さ
れるが、このトランジスタＭＤ３のドレイン電位が上昇
するので、トランジスタＭＤ３はオフ状態となる。この
結果、ノードＮＡの電位が上昇してパワーＭＯＳＦＥＴ
ＭＶ１がオンし、モータが駆動される。
【０００８】一方、オフ動作時には、制御入力端子ＣＩ
Ｎから入力される制御信号は“Ｈ”レベルであり、トラ
ンジスタＭＤ１，ＭＤ２はオン状態である。また、カレ
ントミラー回路ＣＭを構成するトランジスタＰ１，Ｐ２
によって、トランジスタＭＤ１の電流通路を流れる電流
と同じ電流が抵抗Ｒ３を流れ、この抵抗Ｒ３の両端に発
生した電圧によりトランジスタＭＤ３がオンとなり、ノ
ードＮＡ（パワーＭＯＳＦＥＴ ＭＶ１のゲート電圧）
を接地電位（ＧＮＤ）に落とすので、パワーＭＯＳＦＥ
Ｔ ＭＶ１はオフとなる。
Ｎから入力される制御信号は“Ｈ”レベルであり、トラ
ンジスタＭＤ１，ＭＤ２はオン状態である。また、カレ
ントミラー回路ＣＭを構成するトランジスタＰ１，Ｐ２
によって、トランジスタＭＤ１の電流通路を流れる電流
と同じ電流が抵抗Ｒ３を流れ、この抵抗Ｒ３の両端に発
生した電圧によりトランジスタＭＤ３がオンとなり、ノ
ードＮＡ（パワーＭＯＳＦＥＴ ＭＶ１のゲート電圧）
を接地電位（ＧＮＤ）に落とすので、パワーＭＯＳＦＥ
Ｔ ＭＶ１はオフとなる。
【０００９】次に、上記オフ動作時に、出力端子ＯＵＴ
が負電圧に引かれた場合について説明する。モータを駆
動している場合には、駆動が停止されると駆動コイルに
逆起電力が発生し、出力端子ＯＵＴに負の電圧が印加さ
れる。この時、接地端子ＧＮＤからトランジスタＭＤ
２、抵抗Ｒ１、抵抗Ｒ２及びトランジスタＭＤ３を介し
て出力端子ＯＵＴに抜ける電流経路（破線の矢印にて示
す）により、抵抗Ｒ２の両端に電圧降下が発生する。
が負電圧に引かれた場合について説明する。モータを駆
動している場合には、駆動が停止されると駆動コイルに
逆起電力が発生し、出力端子ＯＵＴに負の電圧が印加さ
れる。この時、接地端子ＧＮＤからトランジスタＭＤ
２、抵抗Ｒ１、抵抗Ｒ２及びトランジスタＭＤ３を介し
て出力端子ＯＵＴに抜ける電流経路（破線の矢印にて示
す）により、抵抗Ｒ２の両端に電圧降下が発生する。
【００１０】これによって、ノードＮＡ（ゲート電圧）
が出力端子ＯＵＴに対して上昇することになり、パワー
ＭＯＳＦＥＴ ＭＶ１がオンしてしまう。このため、出
力端子ＯＵＴを充分に負電圧に引くことが出来ない。ま
た、抵抗Ｒ１とＲ２の抵抗分割で負電圧を決めるため、
出力端子ＯＵＴが負になることにより通常よりも多いリ
ーク電流が発生するという問題がある。
が出力端子ＯＵＴに対して上昇することになり、パワー
ＭＯＳＦＥＴ ＭＶ１がオンしてしまう。このため、出
力端子ＯＵＴを充分に負電圧に引くことが出来ない。ま
た、抵抗Ｒ１とＲ２の抵抗分割で負電圧を決めるため、
出力端子ＯＵＴが負になることにより通常よりも多いリ
ーク電流が発生するという問題がある。
【００１１】
【発明が解決しようとする課題】上記のように従来の半
導体集積回路装置では、オフ動作にて出力端子が負電圧
に引かれた場合、リーク電流によりスイッチング素子が
誤オンしてしまうという問題があった。
導体集積回路装置では、オフ動作にて出力端子が負電圧
に引かれた場合、リーク電流によりスイッチング素子が
誤オンしてしまうという問題があった。
【００１２】本発明は上記のような事情に鑑みてなされ
たもので、その目的とするところは、出力端子に負電圧
が印加された場合に、リーク電流を低減でき、スイッチ
ング素子の誤オンを防止できる半導体集積回路装置を提
供することにある。
たもので、その目的とするところは、出力端子に負電圧
が印加された場合に、リーク電流を低減でき、スイッチ
ング素子の誤オンを防止できる半導体集積回路装置を提
供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、誘導性負荷を駆動するハイサイドスイッチ回路
を備えた半導体集積回路装置であって、接地端子から出
力端子への電流経路に通電方向を逆にしたダイオードを
設け、前記出力端子に負電圧が印加されたときに、前記
ダイオードにより接地端子から出力端子へのリーク電流
経路をブロックすることを特徴としている。
装置は、誘導性負荷を駆動するハイサイドスイッチ回路
を備えた半導体集積回路装置であって、接地端子から出
力端子への電流経路に通電方向を逆にしたダイオードを
設け、前記出力端子に負電圧が印加されたときに、前記
ダイオードにより接地端子から出力端子へのリーク電流
経路をブロックすることを特徴としている。
【００１４】また、前記ダイオードは、前記出力端子側
の島状領域中に設けられることを特徴とする。
の島状領域中に設けられることを特徴とする。
【００１５】前記ハイサイドスイッチ回路は、裏面電源
におけるＰＮ接合分離構造であることを特徴とする。あ
るいは、前記ハイサイドスイッチ回路は、誘電体分離構
造であり、回路または素子単位で分離されることを特徴
とする。
におけるＰＮ接合分離構造であることを特徴とする。あ
るいは、前記ハイサイドスイッチ回路は、誘電体分離構
造であり、回路または素子単位で分離されることを特徴
とする。
【００１６】前記スイッチング素子で駆動される誘導性
負荷は、モータであることを特徴とする。
負荷は、モータであることを特徴とする。
【００１７】更に、本発明の半導体集積回路装置は、電
源端子と出力端子間に設けられたスイッチング素子と、
前記電源端子と接地端子間に設けられたチャージポンプ
回路と、前記電源端子に接続されたカレントミラー回路
と、電流通路が前記カレントミラー回路の第１の電流出
力端子と前記接地端子間に接続され、ゲートが制御入力
端子に接続されたディプリション型の第１ＭＯＳトラン
ジスタと、アノードが前記チャージポンプ回路の出力端
に接続されたダイオードと、電流通路の一端が前記ダイ
オードのアノードに接続され、電流通路の他端が前記接
地端子に接続され、ゲートが前記制御入力端子に接続さ
れたディプリション型の第２ＭＯＳトランジスタと、一
端が前記チャージポンプ回路の出力端に接続され、他端
が前記スイッチング素子の制御端子に接続された第１の
抵抗と、一端が前記スイッチング素子の制御端子に接続
された第２の抵抗と、一端が前記カレントミラー回路の
第２の電流出力端子に接続され、他端が前記出力端子に
接続された第３の抵抗と、カソードが前記カレントミラ
ー回路の第２の電流出力端子に接続され、アノードが前
記出力端子に接続された第１のツェナーダイオードと、
電流通路の一端が前記第２の抵抗の他端に接続され、電
流通路の他端が前記出力端子に接続され、ゲートが前記
カレントミラー回路の第２の電流出力端子に接続された
ディプリション型の第３ＭＯＳトランジスタと、カソー
ドが前記スイッチング素子の制御端子に接続された第２
のツェナーダイオードと、カソードが前記第２のツェナ
ーダイオードのアノードに接続され、アノードが前記出
力端子に接続された第３のツェナーダイオードとを具備
し、前記出力端子に負電圧が印加されたときに、前記ダ
イオードにより接地端子から出力端子へのリーク電流経
路をブロックすることを特徴としている。
源端子と出力端子間に設けられたスイッチング素子と、
前記電源端子と接地端子間に設けられたチャージポンプ
回路と、前記電源端子に接続されたカレントミラー回路
と、電流通路が前記カレントミラー回路の第１の電流出
力端子と前記接地端子間に接続され、ゲートが制御入力
端子に接続されたディプリション型の第１ＭＯＳトラン
ジスタと、アノードが前記チャージポンプ回路の出力端
に接続されたダイオードと、電流通路の一端が前記ダイ
オードのアノードに接続され、電流通路の他端が前記接
地端子に接続され、ゲートが前記制御入力端子に接続さ
れたディプリション型の第２ＭＯＳトランジスタと、一
端が前記チャージポンプ回路の出力端に接続され、他端
が前記スイッチング素子の制御端子に接続された第１の
抵抗と、一端が前記スイッチング素子の制御端子に接続
された第２の抵抗と、一端が前記カレントミラー回路の
第２の電流出力端子に接続され、他端が前記出力端子に
接続された第３の抵抗と、カソードが前記カレントミラ
ー回路の第２の電流出力端子に接続され、アノードが前
記出力端子に接続された第１のツェナーダイオードと、
電流通路の一端が前記第２の抵抗の他端に接続され、電
流通路の他端が前記出力端子に接続され、ゲートが前記
カレントミラー回路の第２の電流出力端子に接続された
ディプリション型の第３ＭＯＳトランジスタと、カソー
ドが前記スイッチング素子の制御端子に接続された第２
のツェナーダイオードと、カソードが前記第２のツェナ
ーダイオードのアノードに接続され、アノードが前記出
力端子に接続された第３のツェナーダイオードとを具備
し、前記出力端子に負電圧が印加されたときに、前記ダ
イオードにより接地端子から出力端子へのリーク電流経
路をブロックすることを特徴としている。
【００１８】また、前記制御入力端子には、オフ時に
“Ｈ”レベルとなる制御信号が入力されることを特徴と
する。
“Ｈ”レベルとなる制御信号が入力されることを特徴と
する。
【００１９】上記のような構成によれば、出力端子に負
電圧が印加された場合に、ダイオードによってリーク電
流経路をブロックできるので、リーク電流を低減でき、
スイッチング素子の誤オンを防止できる。
電圧が印加された場合に、ダイオードによってリーク電
流経路をブロックできるので、リーク電流を低減でき、
スイッチング素子の誤オンを防止できる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態に係る半導体集積回路装置について説明するためのも
ので、ハイサイドスイッチ回路を示す回路図である。こ
の回路は、図３に示した従来の回路と同様に、例えばモ
ータの駆動回路として用いられる。
て図面を参照して説明する。図１は、本発明の実施の形
態に係る半導体集積回路装置について説明するためのも
ので、ハイサイドスイッチ回路を示す回路図である。こ
の回路は、図３に示した従来の回路と同様に、例えばモ
ータの駆動回路として用いられる。
【００２１】スイッチング素子としてのパワーＭＯＳＦ
ＥＴ ＭＶ１の電流通路は、電源端子ＶＤＤと出力端子
ＯＵＴ間に接続されている。上記電源端子ＶＤＤと接地
端子ＧＮＤ間には、チャージポンプ回路ＣＰが設けら
れ、このチャージポンプ回路ＣＰの出力が抵抗Ｒ１（抵
抗値ｒ１＝２５ＫΩ）を介して上記パワーＭＯＳＦＥＴ
ＭＶ１のゲートに供給されるようになっている。
ＥＴ ＭＶ１の電流通路は、電源端子ＶＤＤと出力端子
ＯＵＴ間に接続されている。上記電源端子ＶＤＤと接地
端子ＧＮＤ間には、チャージポンプ回路ＣＰが設けら
れ、このチャージポンプ回路ＣＰの出力が抵抗Ｒ１（抵
抗値ｒ１＝２５ＫΩ）を介して上記パワーＭＯＳＦＥＴ
ＭＶ１のゲートに供給されるようになっている。
【００２２】上記電源端子ＶＤＤには、カレントミラー
回路ＣＭを構成しているＰＮＰ型のバイポーラトランジ
スタＰ１，Ｐ２のエミッタが接続される。上記トランジ
スタＰ１のコレクタと接地端子ＧＮＤ間には、ディプリ
ション型ＭＯＳトランジスタＭＤ１の電流通路が接続さ
れ、このトランジスタＭＤ１のゲートはオフ時に“Ｈ”
レベルとなる制御信号が供給される制御入力端子ＣＩＮ
に接続されている。上記トランジスタＰ２のコレクタと
出力端子ＯＵＴ間には、抵抗Ｒ３（抵抗値ｒ３＝１００
ＫΩ）とツェナーダイオードＤＺ３のカソード、アノー
ド間が並列接続される。
回路ＣＭを構成しているＰＮＰ型のバイポーラトランジ
スタＰ１，Ｐ２のエミッタが接続される。上記トランジ
スタＰ１のコレクタと接地端子ＧＮＤ間には、ディプリ
ション型ＭＯＳトランジスタＭＤ１の電流通路が接続さ
れ、このトランジスタＭＤ１のゲートはオフ時に“Ｈ”
レベルとなる制御信号が供給される制御入力端子ＣＩＮ
に接続されている。上記トランジスタＰ２のコレクタと
出力端子ＯＵＴ間には、抵抗Ｒ３（抵抗値ｒ３＝１００
ＫΩ）とツェナーダイオードＤＺ３のカソード、アノー
ド間が並列接続される。
【００２３】ダイオードＤ１のアノードは、上記チャー
ジポンプ回路ＣＰの出力端及び抵抗Ｒ１の一端に接続さ
れ、カソードはトランジスタＭＤ２の電流通路の一端に
接続される。このトランジスタＭＤ２の電流通路の他端
は接地端子ＧＮＤに接続され、ゲートは上記制御入力端
子ＣＩＮに接続される。上記ダイオードＤ１は、上記ト
ランジスタＭＤ２の電流通路を介したリーク電流経路を
ブロックするためのものである。
ジポンプ回路ＣＰの出力端及び抵抗Ｒ１の一端に接続さ
れ、カソードはトランジスタＭＤ２の電流通路の一端に
接続される。このトランジスタＭＤ２の電流通路の他端
は接地端子ＧＮＤに接続され、ゲートは上記制御入力端
子ＣＩＮに接続される。上記ダイオードＤ１は、上記ト
ランジスタＭＤ２の電流通路を介したリーク電流経路を
ブロックするためのものである。
【００２４】抵抗Ｒ２（抵抗値ｒ２＝５ＫΩ）の一端
は、上記パワーＭＯＳＦＥＴ ＭＶ１のゲートに接続さ
れ、この抵抗Ｒ２の他端と出力端子ＯＵＴ間にディプリ
ション型ＭＯＳトランジスタＤＭ３の電流通路が接続さ
れる。このトランジスタＤＭ３のゲートは、上記トラン
ジスタＰ２のコレクタに接続される。ツェナーダイオー
ドＤＺ１のアノードは、上記パワーＭＯＳＦＥＴ ＭＶ
１のゲートに接続され、カソードはツェナーダイオード
ＤＺ２のカソードに接続される。そして、このツェナー
ダイオードＤＺ２のアノードは、出力端子ＯＵＴに接続
されている。この出力端子ＯＵＴには、例えばモータの
駆動コイルが接続される。
は、上記パワーＭＯＳＦＥＴ ＭＶ１のゲートに接続さ
れ、この抵抗Ｒ２の他端と出力端子ＯＵＴ間にディプリ
ション型ＭＯＳトランジスタＤＭ３の電流通路が接続さ
れる。このトランジスタＤＭ３のゲートは、上記トラン
ジスタＰ２のコレクタに接続される。ツェナーダイオー
ドＤＺ１のアノードは、上記パワーＭＯＳＦＥＴ ＭＶ
１のゲートに接続され、カソードはツェナーダイオード
ＤＺ２のカソードに接続される。そして、このツェナー
ダイオードＤＺ２のアノードは、出力端子ＯＵＴに接続
されている。この出力端子ＯＵＴには、例えばモータの
駆動コイルが接続される。
【００２５】なお、上記ツェナーダイオードＤＺ１，Ｄ
Ｚ２は、上記パワーＭＯＳＦＥＴＭＶ１のゲート電位
（ノードＮＡの電位）が所定の値より高くなるのを防止
するためのリミッタであり、上記ツェナーダイオードＤ
Ｚ３は、上記トランジスタＭＤ３のゲート電位が所定の
値より高くなるのを防止するためのリミッタである。
Ｚ２は、上記パワーＭＯＳＦＥＴＭＶ１のゲート電位
（ノードＮＡの電位）が所定の値より高くなるのを防止
するためのリミッタであり、上記ツェナーダイオードＤ
Ｚ３は、上記トランジスタＭＤ３のゲート電位が所定の
値より高くなるのを防止するためのリミッタである。
【００２６】次に、上記のような構成において動作を説
明する。出力端子ＯＵＴに接続された負荷、例えばモー
タの駆動時には、まず、制御入力端子ＣＩＮから入力さ
れる制御信号を“Ｌ”レベルに設定する。トランジスタ
ＭＤ１は、ディプリション型であるのでオン状態であ
り、カレントミラー回路ＣＭを構成するトランジスタＰ
１，Ｐ２によって抵抗Ｒ３にトランジスタＭＤ１の電流
通路を流れる電流と同じ電流が流れる。この際、チャー
ジポンプ回路ＣＰから出力される昇圧電位によって、ダ
イオードＤ１を介してトランジスタＭＤ２のドレイン電
位が上昇するので、このトランジスタＭＤ２はオフ状態
となる。上記抵抗Ｒ３の両端に発生した電圧がトランジ
スタＭＤ３のゲートに印加されるが、抵抗Ｒ１，Ｒ２を
介してこのトランジスタＭＤ３のドレイン電位が上昇す
るので、トランジスタＭＤ３もやはりオフ状態となる。
この結果、ノードＮＡの電位が上昇してパワーＭＯＳＦ
ＥＴＭＶ１がオンし、モータが駆動される。
明する。出力端子ＯＵＴに接続された負荷、例えばモー
タの駆動時には、まず、制御入力端子ＣＩＮから入力さ
れる制御信号を“Ｌ”レベルに設定する。トランジスタ
ＭＤ１は、ディプリション型であるのでオン状態であ
り、カレントミラー回路ＣＭを構成するトランジスタＰ
１，Ｐ２によって抵抗Ｒ３にトランジスタＭＤ１の電流
通路を流れる電流と同じ電流が流れる。この際、チャー
ジポンプ回路ＣＰから出力される昇圧電位によって、ダ
イオードＤ１を介してトランジスタＭＤ２のドレイン電
位が上昇するので、このトランジスタＭＤ２はオフ状態
となる。上記抵抗Ｒ３の両端に発生した電圧がトランジ
スタＭＤ３のゲートに印加されるが、抵抗Ｒ１，Ｒ２を
介してこのトランジスタＭＤ３のドレイン電位が上昇す
るので、トランジスタＭＤ３もやはりオフ状態となる。
この結果、ノードＮＡの電位が上昇してパワーＭＯＳＦ
ＥＴＭＶ１がオンし、モータが駆動される。
【００２７】これに対し、オフ動作時には、制御入力端
子ＣＩＮから入力される制御信号は“Ｈ”レベルであ
り、トランジスタＭＤ１，ＭＤ２がオン状態となり、ノ
ードＮＢの電位がダイオードＤ１及びトランジスタＭＤ
２の電流通路を介して接地端子ＧＮＤに導かれて低下す
る。カレントミラー回路ＣＭを構成するトランジスタＰ
１，Ｐ２によって、トランジスタＭＤ１の電流通路を流
れる電流と同じ電流が抵抗Ｒ３を流れ、抵抗Ｒ３の両端
に発生した電圧によってトランジスタＭＤ３がオン状態
となる。これによって、ノードＮＡの電位をダイオード
Ｄ１で発生する電位差まで落とすことができるので、パ
ワーＭＯＳＦＥＴ ＭＶ１はオフとなる。
子ＣＩＮから入力される制御信号は“Ｈ”レベルであ
り、トランジスタＭＤ１，ＭＤ２がオン状態となり、ノ
ードＮＢの電位がダイオードＤ１及びトランジスタＭＤ
２の電流通路を介して接地端子ＧＮＤに導かれて低下す
る。カレントミラー回路ＣＭを構成するトランジスタＰ
１，Ｐ２によって、トランジスタＭＤ１の電流通路を流
れる電流と同じ電流が抵抗Ｒ３を流れ、抵抗Ｒ３の両端
に発生した電圧によってトランジスタＭＤ３がオン状態
となる。これによって、ノードＮＡの電位をダイオード
Ｄ１で発生する電位差まで落とすことができるので、パ
ワーＭＯＳＦＥＴ ＭＶ１はオフとなる。
【００２８】次に、オフ動作にて出力端子ＯＵＴが負電
圧に引かれた場合について説明する。モータを駆動して
いる場合には、駆動が停止されるとコイルに逆起電力が
発生し、出力端子ＯＵＴに負電圧が印加される。しか
し、この時、上記接地端子ＧＮＤからトランジスタＭＤ
２、抵抗Ｒ１、抵抗Ｒ２及びトランジスタＭＤ３を介し
て出力端子ＯＵＴに抜ける電流経路（破線の矢印にて示
す）をダイオードＤ１によってブロックするため、通常
のオフ状態と同じ動作になる。よって、抵抗Ｒ２を流れ
る電流が増加することはなく、パワーＭＯＳＦＥＴ Ｍ
Ｖ１が誤オンするのを抑制できる。
圧に引かれた場合について説明する。モータを駆動して
いる場合には、駆動が停止されるとコイルに逆起電力が
発生し、出力端子ＯＵＴに負電圧が印加される。しか
し、この時、上記接地端子ＧＮＤからトランジスタＭＤ
２、抵抗Ｒ１、抵抗Ｒ２及びトランジスタＭＤ３を介し
て出力端子ＯＵＴに抜ける電流経路（破線の矢印にて示
す）をダイオードＤ１によってブロックするため、通常
のオフ状態と同じ動作になる。よって、抵抗Ｒ２を流れ
る電流が増加することはなく、パワーＭＯＳＦＥＴ Ｍ
Ｖ１が誤オンするのを抑制できる。
【００２９】なお、出力端子ＯＵＴに負電圧が印加され
た時、チャージポンプ回路ＣＰの出力端側のノードＮＢ
は負電圧となる。このため、図２（ａ）に示すように、
もし、ダイオードＤ１をＧＮＤ側の島状領域（Ｐウェル
領域）１１中にＮ型不純物領域１２とＰ型不純物領域１
３で形成すると、Ｐウェル領域１１がノードＮＢ（Ｐ型
不純物領域１３）より高い電位となる。このため、Ｐウ
ェル領域１１とＮ型不純物領域１２とで形成されるＰＮ
接合が逆バイアスではなくなり、分離構造が崩れてしま
う。この結果、寄生素子（ＰＮＰトランジスタ等）１４
が動作し、破線の矢印１５で示すように、接地端子ＧＮ
ＤからＮ型不純物領域１２を介してＰ型不純物領域１３
（パワーＭＯＳトランジスタＭＶ１のゲート側）に電流
経路１５が生成される。
た時、チャージポンプ回路ＣＰの出力端側のノードＮＢ
は負電圧となる。このため、図２（ａ）に示すように、
もし、ダイオードＤ１をＧＮＤ側の島状領域（Ｐウェル
領域）１１中にＮ型不純物領域１２とＰ型不純物領域１
３で形成すると、Ｐウェル領域１１がノードＮＢ（Ｐ型
不純物領域１３）より高い電位となる。このため、Ｐウ
ェル領域１１とＮ型不純物領域１２とで形成されるＰＮ
接合が逆バイアスではなくなり、分離構造が崩れてしま
う。この結果、寄生素子（ＰＮＰトランジスタ等）１４
が動作し、破線の矢印１５で示すように、接地端子ＧＮ
ＤからＮ型不純物領域１２を介してＰ型不純物領域１３
（パワーＭＯＳトランジスタＭＶ１のゲート側）に電流
経路１５が生成される。
【００３０】そこで、上記ダイオードＤ１は、図２
（ｂ）に示すように、出力端子ＯＵＴ側の島状領域（Ｐ
ウェル領域）２１中に、Ｎ型不純物領域２２とＰ型不純
物領域２３とで形成して設ければ、出力端子ＯＵＴに負
電圧が印加された時に、Ｐウェル領域２１とＮ型不純物
領域２２とで形成されるＰＮ接合が逆バイアスとなるた
め、寄生素子２４は動作しない。よって、ダイオードＤ
１はＯＵＴ側の島状領域（Ｐウェル領域）２１中に設け
ると良い。
（ｂ）に示すように、出力端子ＯＵＴ側の島状領域（Ｐ
ウェル領域）２１中に、Ｎ型不純物領域２２とＰ型不純
物領域２３とで形成して設ければ、出力端子ＯＵＴに負
電圧が印加された時に、Ｐウェル領域２１とＮ型不純物
領域２２とで形成されるＰＮ接合が逆バイアスとなるた
め、寄生素子２４は動作しない。よって、ダイオードＤ
１はＯＵＴ側の島状領域（Ｐウェル領域）２１中に設け
ると良い。
【００３１】また、上記実施の形態では、接地端子ＧＮ
Ｄから出力端子ＯＵＴへのオフ動作時に生成されるリー
ク電流経路にダイオードＤ１を設けたが、同様にしてハ
イサイドスイッチ回路における異常検出回路に用いられ
るコンパレータを介して流れるリーク電流経路に、通電
方向を逆にしたダイオードを設けても良い。
Ｄから出力端子ＯＵＴへのオフ動作時に生成されるリー
ク電流経路にダイオードＤ１を設けたが、同様にしてハ
イサイドスイッチ回路における異常検出回路に用いられ
るコンパレータを介して流れるリーク電流経路に、通電
方向を逆にしたダイオードを設けても良い。
【００３２】更に、裏面電源におけるＰＮ接合分離構造
を例にとって説明したが、ＳＯＩなどのような誘電体分
離構造で、回路または素子単位で分離される構造に適用
しても良い。
を例にとって説明したが、ＳＯＩなどのような誘電体分
離構造で、回路または素子単位で分離される構造に適用
しても良い。
【００３３】以上実施の形態を用いて本発明の説明を行
ったが、本発明は上記実施の形態に限定されるものでは
なく、実施段階ではその要旨を逸脱しない範囲で種々に
変形することが可能である。更に、上記実施の形態には
種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され
得る。例えば実施の形態に示される全構成要件からいく
つかの構成要件が削除されても、発明が解決しようとす
る課題の欄で述べた課題の少なくとも１つが解決でき、
発明の効果の欄で述べられている効果の少なくとも１つ
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。
ったが、本発明は上記実施の形態に限定されるものでは
なく、実施段階ではその要旨を逸脱しない範囲で種々に
変形することが可能である。更に、上記実施の形態には
種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され
得る。例えば実施の形態に示される全構成要件からいく
つかの構成要件が削除されても、発明が解決しようとす
る課題の欄で述べた課題の少なくとも１つが解決でき、
発明の効果の欄で述べられている効果の少なくとも１つ
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
出力端子に負電圧が印加された場合に、リーク電流を低
減でき、スイッチング素子の誤オンを防止できる半導体
集積回路装置が得られる。
出力端子に負電圧が印加された場合に、リーク電流を低
減でき、スイッチング素子の誤オンを防止できる半導体
集積回路装置が得られる。
【図１】本発明の実施の形態に係る半導体集積回路装置
について説明するためのもので、ハイサイドスイッチ回
路を示す回路図。
について説明するためのもので、ハイサイドスイッチ回
路を示す回路図。
【図２】上記図１に示したハイサイドスイッチ回路にお
いて、ダイオードをＧＮＤ側の島状領域に形成した場合
と、出力端子側の島状領域に設けた場合の相違について
説明するための断面図。
いて、ダイオードをＧＮＤ側の島状領域に形成した場合
と、出力端子側の島状領域に設けた場合の相違について
説明するための断面図。
【図３】従来の半導体集積回路装置について説明するた
めのもので、ハイサイドスイッチ回路を示す回路図。
めのもので、ハイサイドスイッチ回路を示す回路図。
ＭＶ１…パワーＭＯＳＦＥＴ（スイッチング素子）、 ＶＤＤ…電源端子、 ＧＮＤ…接地端子、 ＣＩＮ…制御信号入力端子、 ＯＵＴ…出力端子、 ＣＰ…チャージポンプ回路、 ＣＭ…カレントミラー回路、 Ｒ１，Ｒ２，Ｒ３…抵抗、 ＭＤ１，ＭＤ２，ＭＤ３…ディプリション型ＭＯＳトラ
ンジスタ、 Ｐ１，Ｐ２…ＰＮＰ型のバイポーラトランジスタ、 ＤＺ１，ＤＺ２，ＤＺ３…ツェナーダイオード、 Ｄ１…ダイオード、 １１…接地端子側の島状領域（Ｐウェル領域）、 １２…Ｎ型不純物領域、 １３…Ｐ型不純物領域、 １４…寄生素子（ＰＮＰトランジスタ）、 ２１…出力端子側の島状領域（Ｐウェル領域）、 ２２…Ｎ型不純物領域、 ２３…Ｐ型不純物領域、 ２４…寄生素子（ＰＮＰトランジスタ）。
ンジスタ、 Ｐ１，Ｐ２…ＰＮＰ型のバイポーラトランジスタ、 ＤＺ１，ＤＺ２，ＤＺ３…ツェナーダイオード、 Ｄ１…ダイオード、 １１…接地端子側の島状領域（Ｐウェル領域）、 １２…Ｎ型不純物領域、 １３…Ｐ型不純物領域、 １４…寄生素子（ＰＮＰトランジスタ）、 ２１…出力端子側の島状領域（Ｐウェル領域）、 ２２…Ｎ型不純物領域、 ２３…Ｐ型不純物領域、 ２４…寄生素子（ＰＮＰトランジスタ）。
フロントページの続き Ｆターム(参考） 5F038 AV04 AV05 AV06 BG05 BH02 BH06 BH07 BH19 DF01 EZ20 5J055 AX06 AX52 AX64 BX16 CX13 CX20 DX03 DX22 DX64 EX06 EX07 EY01 EY12 EY13 EY17 EY21 EZ00 EZ04 EZ66 FX12 FX17 FX35 GX01 GX07
Claims (7)
- 【請求項１】 誘導性負荷を駆動するハイサイドスイッ
チ回路を備えた半導体集積回路装置であって、 接地端子から出力端子への電流経路に、通電方向を逆に
したダイオードを設け、 前記出力端子に負電圧が印加されたときに、前記ダイオ
ードにより接地端子から出力端子へのリーク電流経路を
ブロックすることを特徴とする半導体集積回路装置。 - 【請求項２】 前記ダイオードは、前記出力端子側の島
状領域中に設けられることを特徴とする請求項１に記載
の半導体集積回路装置。 - 【請求項３】 前記ハイサイドスイッチ回路は、裏面電
源におけるＰＮ接合分離構造であることを特徴とする請
求項１または２に記載の半導体集積回路装置。 - 【請求項４】 前記ハイサイドスイッチ回路は、誘電体
分離構造であり、回路または素子単位で分離されること
を特徴とする請求項１または２に記載の半導体集積回路
装置。 - 【請求項５】 前記スイッチング素子で駆動される誘導
性負荷は、モータであることを特徴とする請求項１乃至
４いずれか１つの項に記載の半導体集積回路装置。 - 【請求項６】 電源端子と出力端子間に設けられたスイ
ッチング素子と、 前記電源端子と接地端子間に設けられたチャージポンプ
回路と、 前記電源端子に接続されたカレントミラー回路と、 電流通路が前記カレントミラー回路の第１の電流出力端
子と前記接地端子間に接続され、ゲートが制御入力端子
に接続されたディプリション型の第１ＭＯＳトランジス
タと、 アノードが前記チャージポンプ回路の出力端に接続され
たダイオードと、 電流通路の一端が前記ダイオードのアノードに接続さ
れ、電流通路の他端が前記接地端子に接続され、ゲート
が前記制御入力端子に接続されたディプリション型の第
２ＭＯＳトランジスタと、 一端が前記チャージポンプ回路の出力端に接続され、他
端が前記スイッチング素子の制御端子に接続された第１
の抵抗と、 一端が前記スイッチング素子の制御端子に接続された第
２の抵抗と、 一端が前記カレントミラー回路の第２の電流出力端子に
接続され、他端が前記出力端子に接続された第３の抵抗
と、 カソードが前記カレントミラー回路の第２の電流出力端
子に接続され、アノードが前記出力端子に接続された第
１のツェナーダイオードと、 電流通路の一端が前記第２の抵抗の他端に接続され、電
流通路の他端が前記出力端子に接続され、ゲートが前記
カレントミラー回路の第２の電流出力端子に接続された
ディプリション型の第３ＭＯＳトランジスタと、 カソードが前記スイッチング素子の制御端子に接続され
た第２のツェナーダイオードと、 カソードが前記第２のツェナーダイオードのアノードに
接続され、アノードが前記出力端子に接続された第３の
ツェナーダイオードとを具備し、 前記出力端子に負電圧が印加されたときに、前記ダイオ
ードにより接地端子から出力端子へのリーク電流経路を
ブロックすることを特徴とする半導体集積回路装置。 - 【請求項７】 前記制御入力端子には、オフ時に“Ｈ”
レベルとなる制御信号が入力されることを特徴とする請
求項７に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255843A JP2002076865A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255843A JP2002076865A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076865A true JP2002076865A (ja) | 2002-03-15 |
Family
ID=18744564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000255843A Withdrawn JP2002076865A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076865A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2843499A1 (fr) * | 2002-08-09 | 2004-02-13 | Mbi Motovariateurs | Convertisseur d'energie |
| JP2004247588A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | 保護回路 |
| JP2005150321A (ja) * | 2003-11-14 | 2005-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005318714A (ja) * | 2004-03-30 | 2005-11-10 | Origin Electric Co Ltd | 電力供給装置 |
| WO2012137651A1 (ja) * | 2011-04-04 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
| JP2012222715A (ja) * | 2011-04-13 | 2012-11-12 | Toshiba Corp | ドライバ回路 |
| US9136833B2 (en) | 2012-03-01 | 2015-09-15 | Asahi Kasei Microdevices Corporation | Power source connection circuit |
| WO2021033630A1 (ja) * | 2019-08-22 | 2021-02-25 | 株式会社オートネットワーク技術研究所 | スイッチ装置 |
-
2000
- 2000-08-25 JP JP2000255843A patent/JP2002076865A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2843499A1 (fr) * | 2002-08-09 | 2004-02-13 | Mbi Motovariateurs | Convertisseur d'energie |
| JP2004247588A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | 保護回路 |
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| JP4498000B2 (ja) * | 2004-03-30 | 2010-07-07 | オリジン電気株式会社 | 電力供給装置 |
| US8884682B2 (en) | 2011-04-04 | 2014-11-11 | Renesas Electronics Corporation | Power semiconductor device |
| JP5539587B2 (ja) * | 2011-04-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
| JPWO2012137651A1 (ja) * | 2011-04-04 | 2014-07-28 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
| WO2012137651A1 (ja) * | 2011-04-04 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
| US9503073B2 (en) | 2011-04-04 | 2016-11-22 | Renesas Electronics Corporation | Power semiconductor device |
| JP2012222715A (ja) * | 2011-04-13 | 2012-11-12 | Toshiba Corp | ドライバ回路 |
| US9136833B2 (en) | 2012-03-01 | 2015-09-15 | Asahi Kasei Microdevices Corporation | Power source connection circuit |
| WO2021033630A1 (ja) * | 2019-08-22 | 2021-02-25 | 株式会社オートネットワーク技術研究所 | スイッチ装置 |
| US11901887B2 (en) | 2019-08-22 | 2024-02-13 | Autonetworks Technologies, Ltd. | Switch device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |