JP2005150321A - 半導体装置 - Google Patents

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Abstract

【課題】 寄生素子の発生を抑制しつつ、入力インピーダンス精度の向上を図った、スイッチング素子及びその制御回路を有する半導体装置を得る。
【解決手段】 制御用入力端子１、ＧＮＤ端子２及び出力端子３を備え、ＩＧＢＴ６及びＩＧＢＴ６を駆動する制御回路４を有する半導体装置において、制御用入力端子１，ＧＮＤ端子２間に接地用抵抗７及び温度補償用抵抗８が直列に接続される。接地用抵抗７として、ＩＧＢＴ６が設けられる半導体基板に形成された絶縁膜上に設けられるポリシリコン抵抗を用いる。温度補償用抵抗８として、上記半導体基板に不純物を注入し拡散処理を施すことにより得られる拡散抵抗を用いる。
【選択図】図１

Description

この発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ(Insulated Gate Bipolar Transistor)）等のパワースイッチング素子とその制御回路とを含む半導体装置に関する。
一般に、パワースイッチング素子であるＩＧＢＴが形成されている半導体基板に、回路素子あるいは回路素子を形成するためのウェル等の回路領域を形成すると寄生素子が発生する。特に接合分離技術を用いてＩＧＢＴ上に回路素子を形成した場合には、ＩＧＢＴを形成した基板と回路領域とにより寄生サイリスタが形成されることが知られており、この寄生サイリスタがオンしラッチアップ現象が生じると、ＩＧＢＴを有する半導体装置自体が破壊に至るなどの問題が生じる。
このような寄生サイリスタのラッチアップ現象を防止するために保護素子を設ける等の対策を講じる必要があり、このような対策を講じた半導体装置として、例えば、特許文献１に開示された半導体装置がある。この半導体装置は、ショットキバリアダイオードを用いて寄生サイリスタのラッチアップを防止する手段が開示されている。
一方、上記のように構成されたＩＧＢＴを有する半導体装置を外部から駆動する回路側において、半導体装置の入力端子側が断線した状態を検出するため、半導体装置が駆動動作をし得ない程度の微小な電流を半導体装置の入力端子から流入された際に発生する電圧を測定し、この電圧が所定の値以上に達した場合に断線状態と判断するような回路が付加される場合がある。なお、半導体装置の駆動動作とは、半導体装置が出力端子，基準端子間の導通／非導通を入力端子より得られる電圧に基づき制御する動作を意味する。すなわち、ＩＧＢＴ等のパワースイッチング素子を用いて、基準端子，入力端子間に生じる差電圧が所定の値よりも小さい場合は出力端子，基準端子間を非導通状態（ＯＦＦ状態）とし、上記差電圧が所定の値よりも大きい場合は出力端子，基準端子間を導通状態（ＯＮ状態）とすることを意味する。
前述の微小な電流を発生させる手段としては抵抗値の大きな（例えば数十ｋΩの）抵抗でプルアップするなどの手段が用いられる。半導体装置の入力端子から微小な電流を流入させて得られる電圧は半導体装置の入力インピーダンスに大きく影響を受けるため、入力インピーダンスの精度向上が求められていた。
特開２００２−１６２４５号公報
入力インピーダンスの精度を向上させる手段として、例えば、半導体装置の入力端子と基準端子（接地端子）との間において、半導体装置内に形成される制御回路等と並列に抵抗を設ける手段が考えられる。この際、寄生素子の発生を効果的に抑制すべく、半導体基板上で形成可能なポリシリコン抵抗等の抵抗を用いた場合、周囲温度による変化、製造バラツキ等の影響により精度の高い抵抗を形成することが困難であった。
このように、従来のパワースイッチング素子を有する半導体装置は入力インピーダンスの精度向上を効果的に図ることができいという問題点があった。
この発明は上記問題点を解決するためになされたもので、可能な限り寄生素子の発生を抑制しつつ、入力インピーダンス精度の向上を図った、スイッチング素子及びその制御回路を有する半導体装置を得ることを目的とする。
この発明に係る請求項１記載の半導体装置は、入力端子、基準端子及び出力端子と、半導体基板上に形成され、一方電極が前記出力端子に接続され、他方電極が前記基準端子に接続されるスイッチング素子と、前記入力端子より得られる入力電圧に基づき前記スイッチング素子の制御電極に制御信号を与え、前記スイッチング素子の導通／非導通を制御する制御回路と、前記半導体基板上に形成され、前記入力端子，前記基準端子間に介挿されることにより前記入力端子の入力インピーダンスを規定する抵抗部とを備え、前記抵抗部は第１の温度依存性を有する第１の抵抗と、前記第１の抵抗に対し並列あるいは直列に接続され、第２の温度依存性を有する第２の抵抗とを含み、前記第１及び第２の抵抗による合成抵抗により前記入力インピーダンスが規定され、前記第１及び第２の温度依存性は、温度変化に伴う抵抗値変化が互いに逆の関係を有している。
この発明における請求項１記載の半導体装置は、第１の抵抗の第１の温度依存性と第２の抵抗の第２の温度依存性とは互いに逆の関係を有するため、第１及び第２の抵抗による合成抵抗は第１及び第２の温度依存性を打ち消した温度依存性を呈する。その結果、上記合成抵抗として、温度依存性の小さい高精度な入力インピーダンスを得ることができる。
＜実施の形態１＞
図１はこの発明の実施の形態１であるＩＧＢＴ内蔵の半導体装置５Ａの構成を示す回路図である。同図に示すように、半導体装置５Ａは外部より信号授受可能な制御用入力端子１（入力端子）、ＧＮＤ端子（基準端子）２及び出力端子３を備え、内部に制御回路４、ＩＧＢＴ６、接地用抵抗７（第１の抵抗）及び温度補償用抵抗８（第２の抵抗）を有している。
制御回路４は制御用入力端子１、ＧＮＤ端子２及びＩＧＢＴ６のゲート電極に接続され、制御用入力端子１より得られる入力信号に基づきＩＧＢＴ６を駆動制御する。ＩＧＢＴ６はコレクタが出力端子３に接続され、エミッタがＧＮＤ端子２に接続される。
一方、制御用入力端子１，ＧＮＤ端子２間に接地用抵抗７及び温度補償用抵抗８が直列に接続される。すなわち、接地用抵抗７の一端が制御用入力端子１に接続され、他端が温度補償用抵抗８の温度補償用抵抗電極１７に接続され、温度補償用抵抗８の温度補償用抵抗電極１８がＧＮＤ端子２に接続される。これら接地用抵抗７及び温度補償用抵抗８により制御用入力端子１に対する抵抗部を形成し、この抵抗部の合成抵抗が制御用入力端子１の入力インピーダンスを規定する。
接地用抵抗７は制御用入力端子１からみたインピーダンス精度を向上させるために設けられ、温度補償用抵抗８は接地用抵抗７の周囲温度による変化を打ち消すような温度依存性を有することを特徴としている。
接地用抵抗７として、ＩＧＢＴ６が設けられる半導体基板に形成された絶縁膜上に設けられるポリシリコン抵抗を用いる。なぜなら、接地用抵抗７は制御用入力端子１に直接接続される素子であるため、接地用抵抗７と制御回路４，ＩＧＢＴ６等が形成される半導体基板との間に寄生的に発生する素子の影響を避けるためである。
接地用抵抗７となるポリシリコン抵抗はＩＧＢＴ６あるいは制御回路４を構成するためのスイッチング素子を形成する際に用いられる工程で同時に形成される。しかし、ポリシリコン抵抗は周囲温度に応じて抵抗値が変化する温度依存性を有する。温度依存性が小さい抵抗として金属薄膜抵抗を形成することが考えられるが、抵抗素子を形成するためだけに製造工程を追加することになり製造コストが増加してしまうため実用的でない。
ポリシリコン抵抗は一般に周囲温度の上昇に伴って抵抗値が低下する負の温度依存性（第１の温度依存性）を有するが、この負の温度依存性を打ち消すように周囲温度の上昇に伴って抵抗値が上昇する正の温度依存性（第２の温度依存性）を有する抵抗を組み合わせることより、全体として周囲温度に対する依存性を小さく抑えることができる。
すなわち、温度補償用抵抗８として上記正の温度依存性を有する抵抗を用いることにより、接地用抵抗７及び温度補償用抵抗８の組合せによる合成抵抗は周囲温度に対する依存性が小さい抵抗となる。
上記正の温度依存性を有する温度補償用抵抗８として、ＩＧＢＴ６が形成されるＳi基板等の半導体基板に不純物を注入し拡散処理を施すことにより得られる拡散抵抗を用いている。拡散抵抗は正の温度依存性を有することからポリシリコン抵抗からなる接地用抵抗７と拡散抵抗からなる温度補償用抵抗８とを直列（図１の場合）あるいは並列に接続することにより温度依存性の小さい合成抵抗を得ることができる。
一方、拡散抵抗はＩＧＢＴ６と同一半導体基板上に形成されるため、半導体基板に対して寄生素子を有するため通常使用状態及び異常時においても寄生素子の誤動作を防止する措置が必要となる。
図２は温度補償用抵抗８となる拡散抵抗の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域１４が選択的に形成され、Ｐ型半導体領域１４の上層部にＮ型半導体領域１５が選択的に形成され、Ｎ型半導体領域１５の上層部に温度補償抵抗用のＰ型半導体領域１６が選択的に形成される。
Ｐ型半導体領域１４、Ｎ型半導体領域１５及びＰ型半導体領域１６を含むＮ型半導体領域９の表面上に絶縁層１３が形成され、Ｐ型半導体領域１６の表面の一部に接触して温度補償用抵抗電極１７が形成され、Ｐ型半導体領域１６の表面の他の一部に接触して温度補償用抵抗電極１８が形成され、Ｎ型半導体領域１５の表面の一部と接触してＮ型半導体領域用電極１９が形成され、Ｐ型半導体領域１４の表面の一部と接触してＰ型半導体領域用電極２０が形成される。これらの電極１７〜２０はそれぞれ絶縁層１３を貫通して形成される。また、Ｐ型半導体基板１１の他方主面上にメタライズ層１２が形成される。上記した絶縁層１３の選択的貫通処理は、エッチング加工等により局所的に絶縁層１３に穴を設けることにより行われる。
さらに、温度補償用抵抗電極１７側をアノード、Ｎ型半導体領域用電極１９側をカソードとして、温度補償用抵抗電極１７，Ｎ型半導体領域用電極１９間にショットキバリアダイオード２１を設けるとともに、Ｐ型半導体領域用電極２０側をアノード、Ｎ型半導体領域用電極１９側をカソードとして、Ｎ型半導体領域用電極１９，Ｐ型半導体領域用電極２０間にショットキバリアダイオード２２を設けている。なお、ショットキバリアダイオード２１，２２は温度補償用抵抗８（Ｐ型半導体領域１６）とは独立して形成されているが、説明の都合上、模式的に示している。
図２において、拡散抵抗となる温度補償用抵抗８は、Ｐ型半導体領域１４、Ｎ型半導体領域１５、Ｐ型半導体領域１６、温度補償用抵抗電極１７及び１８により構成され、温度補償用抵抗電極１７，１８間のＰ型半導体領域１６が実質的拡散抵抗成分として機能する。
Ｐ型半導体領域１６が抵抗として正常に機能するためには、Ｐ型半導体領域１６とＮ型半導体領域１５とが常に逆方向バイアスとなる（Ｐ型半導体領域１６よりＮ型半導体領域１５の電位が高い状態）ようにすることが必要である。なぜなら、ＰＮ接合が順方向バイアスされると、他の領域との間に寄生トランジスタ（Ｐ型半導体領域１４，Ｎ型半導体領域１５及びＰ型半導体領域１６からなるＰＮＰトランジスタあるいはＮ型半導体領域１５、Ｐ型半導体領域１４及びＮ型半導体領域９からなるＮＰＮトランジスタ）が動作し異常を発生する可能性があるからである。
また、Ｐ型半導体領域１６，Ｎ型半導体領域１５間の第１のＰＮ接合よりも低い順方向電圧特性にショットキバリアダイオード２１を設定し、Ｐ型半導体領域１４，Ｎ型半導体領域１５間の第２のＰＮ接合よりも低い順方向電圧特性にショットキバリアダイオード２２を設定することにより、ショットキバリアダイオード２１，２２を流れる他の電流経路が設けられるため、上記第１及び第２のＰＮ接合に流れる電流をバイパスし、上記第１及び第２のＰＮ接合に起因する寄生素子の動作を抑制することができる。
すなわち、ショットキバリアダイオード２１は上記第１のＰＮ接合の順方向バイアス抑制用に用いられ、ショットキバリアダイオード２２は上記第２のＰＮ接合の順方向バイアス抑制用に用いられ、Ｎ型半導体領域１５に接するＰ型半導体領域１６あるいはＰ型半導体領域１４が常に順方向バイアスされないように構成している。
図３はＩＧＢＴ６の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０、Ｎ型半導体領域１０上にＮ型半導体領域９が形成される。そして、Ｎ型半導体領域９の上層部にＰ型半導体領域４８が形成され、Ｐ型半導体領域４８の表面にＮ型半導体領域４９が選択的に形成される。
そして、互いに隣接するＰ型半導体領域４８，４８間に上において、一方のＰ型半導体領域４８におけるＮ型半導体領域４９の一部上及びＰ型半導体領域４８の一部上、Ｎ型半導体領域９の一部上並びに他方のＰ型半導体領域４８におけるＰ型半導体領域４８の一部上及びＮ型半導体領域４９の一部上にかけて、ゲート絶縁膜３１を介してＩＧＢＴゲート電極５０が形成される。ＩＧＢＴゲート電極５０の周囲は絶縁層１３によって絶縁される。
そして、絶縁層１３が形成されないＰ型半導体領域４８及びＮ型半導体領域４９上にＧＮＤ端子２が形成され、Ｐ型半導体基板１１の他方主面上にメタライズ層１２が形成される。なお、図２と図３との関係において、同一符号の部分は同じ構成要素であり、勿論、同時に形成される。
ＩＧＢＴゲート電極５０をポリシリコンを用いて構成すれば、接地用抵抗７を構成するポリシリコン抵抗とを同時に形成することにより製造工程の簡略化を図ることができる。
このように、実施の形態１では、ポリシリコン抵抗より構成される接地用抵抗７と拡散抵抗より構成される温度補償用抵抗８とを組み合わせることにより温度依存性の小さい合成抵抗を制御用入力端子１，ＧＮＤ端子２間に設けることができ、制御用入力端子１のインピーダンス精度の向上を図ることができる。この際、接地用抵抗７となるポリシリコン抵抗はＩＧＢＴ６のＩＧＢＴゲート電極５０と同時に形成したり、温度補償用抵抗８を構成するＰ型半導体領域１４，Ｎ型半導体領域１５及びＰ型半導体領域１６を制御回路４内で用いるＭＯＳトランジスタ等のスイッチング素子と同時に形成する等により製造コストの低減を図ることができる。
加えて、ショットキバリアダイオード２１，２２を設けて、温度補償用抵抗８を構成する拡散抵抗に発生する寄生素子の誤動作抑制を行うことにより、温度補償用抵抗８を設けることによる悪影響を確実に回避している。
（拡散抵抗の他の構成）
図２で示す構造では、温度補償用抵抗８をＰ型拡散領域により形成する例を示したが、以下に述べるように温度補償用抵抗８をＮ型拡散領域により形成しても良い。
図４は温度補償用抵抗８となる拡散抵抗の他の構造（その１）を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域１４が選択的に形成され、Ｐ型半導体領域１４の表面内にＮ型半導体領域３７が選択的に形成される。
Ｐ型半導体領域１４及びＮ型半導体領域３７を含むＮ型半導体領域９の表面上に絶縁層１３が形成され、Ｎ型半導体領域３７の表面の一部に接触して温度補償用抵抗電極１７が形成され、Ｎ型半導体領域３７の表面の他の一部に接触して温度補償用抵抗電極１８が形成され、Ｐ型半導体領域１４の表面の一部と接触してＰ型半導体領域用電極２０が形成される。これらの電極１７，１８，２０はそれぞれ絶縁層１３を貫通して形成される。また、Ｐ型半導体基板１１の他方主面上にメタライズ層１２が形成される。
さらに、Ｐ型半導体領域用電極２０側をアノード、温度補償用抵抗電極１７側をカソードとして、温度補償用抵抗電極１７，Ｐ型半導体領域用電極２０間にショットキバリアダイオード３８を設けている。なお、ショットキバリアダイオード３８は温度補償用抵抗８（Ｎ型半導体領域３７）とは独立して形成されているが、説明の都合上、模式的に示している。
図４において、拡散抵抗となる温度補償用抵抗８は、Ｐ型半導体領域１４、Ｎ型半導体領域３７、温度補償用抵抗電極１７及び１８により構成され、温度補償用抵抗電極１７，１８間のＮ型半導体領域３７が実質的拡散抵抗成分として機能する。
Ｎ型半導体領域３７が抵抗として正常に機能するためには、Ｎ型半導体領域３７とＰ型半導体領域１４とが常に逆方向バイアスとなる（Ｐ型半導体領域１４よりＮ型半導体領域３７の電位が高い状態）ようにすることが必要である。なぜなら、ＰＮ接合が順方向バイアスされると、他の領域との間に寄生トランジスタ（Ｎ型半導体領域３７、Ｐ型半導体領域１４及びＮ型半導体領域９からなるＮＰＮトランジスタ）が動作し異常を発生する可能性があるからである。
また、Ｎ型半導体領域３７，Ｐ型半導体領域１４間のＰＮ接合よりも低い順方向電圧特性にショットキバリアダイオード３８を設定することにより、ショットキバリアダイオード３８を流れる他の電流経路が設けられるため、上記ＰＮ接合に流れる電流をバイパスし、上記ＰＮ接合に起因する寄生素子の動作を抑制することができる。このように、ショットキバリアダイオード３８は、上記ＰＮ接合の順方向バイアス抑制用に用いられる。
図５は温度補償用抵抗８となる拡散抵抗の他の構造（その２）を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域１４が選択的に形成され、Ｐ型半導体領域１４の上層部にＮ型半導体領域１５が選択的に形成され、Ｎ型半導体領域１５の表面内にＮ型半導体領域１５Ａ及び１５Ｂが選択的に形成される。なお、Ｎ型半導体領域１５は他の領域で形成されるＰＭＯＳトランジスタのウェル領域と同時に形成される領域である。また、Ｎ型半導体領域１５Ａ及び１５ＢはＮ型半導体領域１５よりＮ型の不純物濃度が高く設定される。
Ｐ型半導体領域１４、Ｎ型半導体領域１５、Ｎ型半導体領域１５Ａ及びＮ型半導体領域１５Ｂを含むＮ型半導体領域９の表面上に絶縁層１３が形成され、Ｎ型半導体領域１５Ａの表面の一部に接触して温度補償用抵抗電極１７が形成され、Ｎ型半導体領域１５Ｂの表面の一部に接触して温度補償用抵抗電極１８が形成され、Ｐ型半導体領域１４の表面の一部と接触してＰ型半導体領域用電極２０が形成される。これらの電極１７，１８，２０はそれぞれ絶縁層１３を貫通して形成される。また、Ｐ型半導体基板１１の他方主面上にメタライズ層１２が形成される。
さらに、図４で示すショットキバリアダイオード３８と同様に、Ｐ型半導体領域用電極２０側をアノード、温度補償用抵抗電極１７側をカソードとして、温度補償用抵抗電極１７，Ｐ型半導体領域用電極２０間にショットキバリアダイオード３９を設けている。
図５において、拡散抵抗となる温度補償用抵抗８は、Ｐ型半導体領域１４、Ｎ型半導体領域１５、１５Ａ、及び１５Ｂ、並びに温度補償用抵抗電極１７及び１８により構成され、温度補償用抵抗電極１７，１８間のＮ型半導体領域１５が実質的拡散抵抗成分として機能する。Ｎ型半導体領域１５はＰＭＯＳトランジスタのウェル領域と同時に形成されるため不純物濃度は比較的低い、そこで、温度補償用抵抗電極１７，１８との電気的接続用にＮ型半導体領域１５の表面内に比較的不純物濃度が高いＮ型半導体領域１５Ａ，１５Ｂを設けている。
Ｎ型半導体領域１５が抵抗として正常に機能するためには、Ｎ型半導体領域１５とＰ型半導体領域１４とが常に逆方向バイアスとなる（Ｐ型半導体領域１４よりＮ型半導体領域１５の電位が高い状態）ようにすることが必要である。なぜなら、ＰＮ接合が順方向バイアスされると、他の領域との間に寄生トランジスタ（Ｎ型半導体領域１５、Ｐ型半導体領域１４及びＮ型半導体領域９からなるＮＰＮトランジスタ）が動作し異常を発生する可能性があるからである。
また、Ｎ型半導体領域１５，Ｐ型半導体領域１４間のＰＮ接合よりも低い順方向電圧特性にショットキバリアダイオード３９を設定することにより、ショットキバリアダイオード３９を流れる他の電流経路が設けられるため、上記ＰＮ接合に流れる電流をバイパスし、上記ＰＮ接合に起因する寄生素子の動作を抑制することができる。このように、ショットキバリアダイオード３９は、上記ＰＮ接合の順方向バイアス抑制用に用いられる。
＜実施の形態２＞
図６はこの発明の実施の形態２であるＩＧＢＴ内蔵の半導体装置５Ｂの構成を示す回路図である。同図に示すように、実施の形態１の温度補償用抵抗８に置き換わって、接地用抵抗７の他端とＧＮＤ端子２との間にＮＭＯＳトランジスタ（Ｎ型ＭＯＳＦＥＴ）２３及びショットキバリアダイオード２４が並列に介挿される。すなわち、ショットキバリアダイオード２４のアノードがＧＮＤ端子２に接続され、カソードが接地用抵抗７の他端に接続されるとともに、ＮＭＯＳトランジスタ２３のドレインが接地用抵抗７の他端に接続され、ソースがＧＮＤ端子２に接続される。そして、ＮＭＯＳトランジスタ２３のゲート電極は制御用入力端子１に直接接続される。なお、他の構成は図１で示した実施の形態１と同様である。
したがって、実施の形態２では、接地用抵抗７（第１の抵抗）及びＮＭＯＳトランジスタ２３（のＯＮ抵抗（第２の抵抗））により制御用入力端子１に対する抵抗部を形成し、この抵抗部の合成抵抗が制御用入力端子１の入力インピーダンスを規定する。
ＮＭＯＳトランジスタ２３のＯＮ抵抗が実施の形態１の温度補償用抵抗８と等価な働きをする。すなわち、ＮＭＯＳトランジスタ２３のＯＮ抵抗（チャネル抵抗）は正の温度依存性を有するため、温度補償用抵抗８と同様、接地用抵抗７の負の温度依存性を打ち消す効果を奏する。ショットキバリアダイオード２４はＮＭＯＳトランジスタ２３のドレインに存在する寄生素子誤動作防止用に用いられている。なお、ＮＭＯＳトランジスタ２３は制御用入力端子１より得られる入力電圧が装置をＩＧＢＴ６の動作状態を制御回路４に指示する電圧のとき、ＯＮ状態となる閾値電圧に設定される。
図７はＮＭＯＳトランジスタ２３の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域２９が選択的に形成され、Ｐ型半導体領域２９の表面にＮ型ドレイン領域２５Ｂ、Ｎ型ソース領域２５Ｓ及びＰ型半導体領域３０が選択的に形成される。Ｐ型半導体領域３０はＰ型半導体領域２９のコンタクト領域として用いるため、Ｐ型の不純物濃度がＰ型半導体領域２９より高濃度に設定される。
そして、Ｎ型ドレイン領域２５Ｄ，Ｎ型ソース領域２５Ｓ間のＰ型半導体領域２９の表面上にゲート絶縁膜３６を介してゲート電極２７が形成される。したがって、Ｎ型ドレイン領域２５Ｄ、Ｎ型ソース領域２５Ｓ、領域２５Ｄ，２５Ｓ間のＰ型半導体領域２９（チャネル領域）、ドレイン電極２６、ゲート電極２７及びソース電極２８によりＮＭＯＳトランジスタ２３が構成される。なお、ソース電極２８はＰ型半導体領域３０に電気的に接続されることにより、ＮＭＯＳトランジスタ２３のバックゲート電極としても機能する。
Ｎ型ドレイン領域２５Ｄの一部、Ｎ型ソース領域２５Ｓの一部及びＰ型半導体領域３０の一部を除く、Ｎ型半導体領域９及びＰ型半導体領域２９の表面上に絶縁層１３が形成される。そして、Ｎ型ドレイン領域２５Ｄ上にドレイン電極２６が形成され、Ｎ型ソース領域２５Ｓ及びＰ型半導体領域３０上にソース電極２８が形成される。これらの電極２６，２８はそれぞれ絶縁層１３を貫通して形成される。そして、ＮＭＯＳトランジスタ２３とは独立して形成されるショットキバリアダイオード２４（図７では模式的に示す）のアノードがソース電極２８に、カソードがドレイン電極２６に接続される。
図７で示すＮＭＯＳトランジスタ２３の構造と図３で示したＩＧＢＴ６の構造とを参照して、同一符号の部分は同じ構成要素であり同時に形成される。加えて、ＩＧＢＴ６のＰ型半導体領域４８の形成時にＮＭＯＳトランジスタ２３のＮ型半導体領域用電極１９，２０が形成され、ＩＧＢＴ６のＮ型半導体領域４９形成時にＮ型ドレイン領域２５Ｄ及びＮ型ソース領域２５Ｓが形成される。
同図に示すように、Ｎ型ドレイン領域２５Ｄ及びＮ型ソース領域２５ＳはＰ型半導体領域２９，３０（ＮＭＯＳトランジスタ２３のバックゲート領域）との間にＰＮ接合が形成される。このＰＮ接合は通常は逆方向バイアスされて使用される。しかし、このＰＮ接合が順方向バイアスされると他の半導体領域との間に形成される寄生素子が動作するため、実使用に用いる素子を破壊するなどの危険性がある。
実施の形態２では、ショットキバリアダイオード２４を設けることにより、Ｐ型半導体領域２９，３０とＮ型ドレイン，ドレイン領域２５Ｄ，２５Ｓとの間に形成されるＰＮ接合が順方向バイアスされた場合に、ショットキバリアダイオード２４を流れる他の電流経路が設けられるため、当該ＰＮ接合に流れる電流をバイパスさせて寄生素子の誤動作を効果的に抑制することができる。
このように、実施の形態２の半導体装置５Ｂは、接地用抵抗７の温度補償用抵抗として、制御用入力端子１にゲート電極が直接接続されるＮＭＯＳトランジスタ２３のＯＮ抵抗を用いることにより、実施の形態１と同様の効果を奏し、加えて、実施の形態１のように拡散抵抗を用いる場合に比べて、より小さな形成面積で温度補償用抵抗を形成することができる。さらに、ショットキバリアダイオード２４によってＮＭＯＳトランジスタ２３に付随する寄生素子を効果的に抑制することができる。
＜実施の形態３＞
図８はこの発明の実施の形態３であるＩＧＢＴ内蔵の半導体装置５Ｃの構成を示す回路図である。同図に示すように、実施の形態１の接地用抵抗７及び温度補償用抵抗８からなる抵抗部に置き換わって、接地用抵抗７の他端とＧＮＤ端子２との間にｎ（≧１）個の組合せ抵抗部ＲＣ１〜ＲＣｎが並列に設けられる。
組合せ抵抗部ＲＣｉ（ｉ＝１〜ｎのいずれか）は、接地用抵抗ＲＧｉ、ＮＭＯＳトランジスタＱＮｉ、プルアップ用抵抗ＲＰｉ（第３の抵抗）及びツェナーダイオードＴＤｉより構成され、接地用抵抗ＲＧｉの一端が制御用入力端子１に接続され、他端がＮＭＯＳトランジスタＱＮｉのドレインに接続され、ＮＭＯＳトランジスタＱＮｉのソースがＧＮＤ端子２に接続される。プルアップ用抵抗ＲＰｉの一端が制御用入力端子１に接続され、他端がＮＭＯＳトランジスタＱＮｉのゲート及びツェナーダイオードＴＤｉのカソードに接続され、ツェナーダイオードＴＤｉのアノードがＧＮＤ端子２に接続される。なお、プルアップ用抵抗ＲＰ１〜ＲＰｎは接地用抵抗ＲＧ１〜ＲＧｎより十分大きな抵抗値に設定される。
このような構成において、ツェナーダイオードＴＤｉが短絡することなく本来の機能を発揮している場合は、制御用入力端子１に付与する入力電圧がＩＧＢＴ６を動作状態を指示する電圧の時、ＮＭＯＳトランジスタＱＮｉの閾値電圧を超えてＮＭＯＳトランジスタＱＮｉはＯＮする。
ツェナーダイオードに過大な電流を流入させると局所的な発熱が発生しＰＮ接合を短絡させること（ツェナーザップ）が可能である。したがって、ツェナーダイオードＴＤ１〜ＴＤｎのうち、所定数ｋ（ｋ＝０〜ｎ）のツェナーダイオードを選択的に短絡させることにより、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎのうち（ｎ−ｋ）個のみ、ＯＮ状態可能なトランジスタに設定することができる。
したがって、実施の形態３の半導体装置５Ｃの検査工程時において、前述したように、ＯＮ状態可能なＮＭＯＳトランジスタ数を設定することにより、半導体製造工程におけるバラツキの影響を受けても所望の入力インピーダンスを高精度に設定することができる。
実施の形態３では、接地用抵抗ＲＧｉとＮＭＯＳトランジスタＱＮｉとのＯＮ抵抗との合成抵抗により組合せ抵抗部ＲＣｉの抵抗値を決定したが、ＮＭＯＳトランジスタＱＮｉのＯＮ抵抗を接地用抵抗ＲＧｉより十分小さい値に設定し、ＮＭＯＳトランジスタＱＮｉのドレインと接地用抵抗ＲＧｉの他端との間に実施の形態１で示した拡散抵抗（温度補償用抵抗８）を設けても良い。この場合、組合せ抵抗部ＲＣｉの実質的な抵抗値は接地用抵抗７と拡散抵抗とによる合成抵抗により決定することになる。
また、実施の形態２と同様、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎのドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態４＞
図９はこの発明の実施の形態４であるＩＧＢＴ内蔵の半導体装置５Ｄの構成を示す回路図である。同図に示すように、実施の形態１の温度補償用抵抗８に置き換わって、ＮＭＯＳトランジスタ４１、ダイオード４２，４３、定電圧ダイオード４４及び抵抗４５（出力端子用抵抗部）を設けている。
ＮＭＯＳトランジスタ４１のドレインは接地用抵抗７の他端に接続され、ソースはＧＮＤ端子２に接続される。入力端子用ダイオードであるダイオード４２のアノードは制御用入力端子１に接続され、カソードはＮＭＯＳトランジスタ４１のゲートに接続される。
また、抵抗４５の一端は出力端子３に接続される。出力端子用ダイオードであるダイオード４３のアノードは抵抗４５の他端に接続され、カソードはＮＭＯＳトランジスタ４１のゲートに接続される。定電圧ダイオード４４のアノードはＧＮＤ端子２に接続され、カソードは抵抗４５の他端に接続される。他の構成は図１で示した実施の形態１と同様である。
このような構成において、制御用入力端子１に付与する入力電圧がＩＧＢＴ６を動作状態を指示する電圧（ＮＭＯＳトランジスタ４１の閾値電圧とダイオード４２の順方向電圧降下との和以上の電圧に設定）の時、ＮＭＯＳトランジスタ４１のゲート電位はＮＭＯＳトランジスタ４１の閾値電圧を超えてＮＭＯＳトランジスタ４１はＯＮし、実施の形態２と同様、温度補償用抵抗として機能する。
そして、制御用入力端子１に付与する入力電圧がＩＧＢＴ６を停止状態を指示する電圧（ＮＭＯＳトランジスタ４１の閾値電圧とダイオード４２の順方向電圧降下との和未満の電圧に設定）の時、ＮＭＯＳトランジスタ４１のゲート電位はＮＭＯＳトランジスタ４１の閾値電圧を下回る。
一方、出力端子３には駆動すべき負荷が接続されるため、ＩＧＢＴ６がＯＦＦ状態のときは、出力端子３の電位は電源電圧にプルアップされる。したがって、ＮＭＯＳトランジスタ４１のゲートには、抵抗４５及びダイオード４３よりなる出力関連電圧付与部より付与される出力関連電圧（出力端子３より得られる出力電圧がダイオード４３による電圧効果分降下して得られる電圧）としてＮＭＯＳトランジスタ４１がＯＮ状態となるに十分な電位が印加される。したがって、負荷に異常がない場合、制御用入力端子１に付与される入力電圧がＩＧＢＴ６の停止状態を指示する電圧の場合でも、ＮＭＯＳトランジスタ４１はＯＮ状態となる。なお、定電圧ダイオード４４はダイオード４３のアノード電位の上昇を抑制するために設けられている。
ところが、負荷に断線等の異常が発生すると出力端子３の電位が電源電位を大きく下回り、上記出力関連電圧として付与されるＮＭＯＳトランジスタ４１のゲート電位は、ＮＭＯＳトランジスタ４１をＯＮ状態にすることができなくなる。
なお、ダイオード４２及び４３による整流動作により制御用入力端子１より得られる入力電圧に関連した入力関連電圧，出力端子３より得られる出力電圧に関連した出力関連電圧のうちの一方がＮＭＯＳトランジスタ４１のゲート電極に与えられる。すなわち、入力電圧がダイオード４２による電圧降下分降下して得られる入力関連電圧と出力電圧がダイオード４３による電圧効果分降下して得られる出力関連電圧のうちの一方の電圧が他方の電圧の影響を受けることなくＮＭＯＳトランジスタ４１のゲート電極に付与される。その結果、ＮＭＯＳトランジスタ４１のＯＮ，ＯＦＦを誤動作無く制御することができる。
したがって、制御用入力端子１に付与される入力電圧がＩＧＢＴ６の停止状態を指示する電圧の場合に、制御用入力端子１がハイインピーダンス状態となる（ＮＭＯＳトランジスタ４１がＯＦＦ状態のため）場合は、出力端子３に接続される負荷が異常であることを検出することができる。
このように、実施の形態４の半導体装置５Ｄは、実施の形態２と同様の効果を奏するとともに、出力端子３に接続される負荷の異常検出を併せて行うことができるという効果も奏する。
なお、定電圧ダイオード４４は高電圧の発生を抑制する事が目的であるためツェナーダイオードを用いる必要があるが、ダイオード４２，４３はツェナーダイオード以外のダイオードを用いて実現しても良い。
また、実施の形態２と同様、ＮＭＯＳトランジスタ４１のドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態５＞
図１０はこの発明の実施の形態５であるＩＧＢＴ内蔵の半導体装置５Ｅの構成を示す回路図である。同図に示すように、実施の形態４の抵抗４５に置き換わってコレクタ電圧検出用素子４６（出力端子用抵抗部）を設けている。コレクタ電圧検出用素子４６の一端は出力端子３に接続され、他端である検出コレクタ電圧出力端子４７はダイオード４３のアノード及び定電圧ダイオード４４のカソードに接続される。なお、他の構成は図９で示した実施の形態４と同様である。
図１１はコレクタ電圧検出用素子４６の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＩＧＢＴ６及びコレクタ電圧検出用素子４６が一体的に形成される。ＩＧＢＴ６の構造については図３で示した構造と同様であるため、説明を省略し以下ではコレクタ電圧検出用素子４６の構造を説明する。
Ｐ型半導体基板１１上にＮ型半導体領域１０、Ｎ型半導体領域１０上にＮ型半導体領域９が形成される。そして、Ｎ型半導体領域９の上層部にＰ型半導体領域３３及びＮ型半導体領域３４が選択的に形成される。Ｎ型半導体領域３４は検出コレクタ電圧出力端子４７との接触抵抗を低減すべく、Ｎ型半導体領域９に比べＮ型の不純物濃度が高く設定されている。Ｐ型半導体領域３３は平面視してＮ型半導体領域３４を取り囲む形状で、Ｎ型半導体領域３４の近傍に形成される。
Ｐ型半導体領域３３の一部上及びＮ型半導体領域３４の一部上を除くＮ型半導体領域９の表面上に、絶縁層１３が形成され、ＧＮＤ端子２がＰ型半導体領域３３の表面の一部上に直接形成され、検出コレクタ電圧出力端子４７がＮ型半導体領域３４の表面の一部上に直接形成される。これらの端子２，４７は絶縁層１３を貫通して形成される。
コレクタ電圧検出用素子４６の構造とＩＧＢＴ６の構造とを参照して、同一符号の部分は同じ構成要素であり同時に形成される。加えて、ＩＧＢＴ６のＰ型半導体領域４８の形成時にコレクタ電圧検出用素子４６のＰ型半導体領域３３が形成され、ＩＧＢＴ６のＮ型半導体領域４９形成時にＮ型半導体領域３４が形成される。
このような構成において、ＩＧＢＴ６のコレクタ電圧（メタライズ層１２側の電圧）が高くなると、Ｎ型半導体領域９とＰ型半導体領域３３とに形成されるＰＮ接合が逆方向バイアスされるため、上記ＰＮ接合には空乏層が形成される。コレクタ電圧が高くなるほど空乏層は広がり、Ｐ型半導体領域３３とＩＧＢＴ６のコレクタとの間の電気抵抗が高くなるという、接合型ＦＥＴ（以下、「ＪＦＥＴ」と略す）効果が働く。ＩＧＢＴ６のコレクタ（出力端子３）に高電圧が付与される状態において、検出コレクタ電圧出力端子４７の電位を定電圧ダイオード４４によって低く押さえ込んでも、コレクタ電圧検出用素子４６のＪＦＥＴ機能により、過大な電流がコレクタ電圧検出用素子４６を流れることはない。
すなわち、コレクタ電圧検出用素子４６は、ＩＧＢＴ６のコレクタに高電圧が付与された際に、非常に大きな抵抗値の抵抗と等価な働きをする。
このように、実施の形態５の半導体装置５Ｅは、実施の形態４と同様、温度依存性の抑制と負荷の異常検出とが行える効果を奏する。加えて、実施の形態４では、出力電圧として出力端子３に高電圧が付与された際に流れる電流を抑制するため非常に大きな抵抗値を有する抵抗４５を用いる必要があったが、実施の形態５ではコレクタ電圧検出用素子４６を抵抗４５の代わりに用いることにより、より小さな形成面積で実現することができ、製造コストを低減することができるという効果も奏する。
また、実施の形態２と同様、ＮＭＯＳトランジスタ４１のドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態６＞
図１２はこの発明の実施の形態６であるＩＧＢＴ内蔵の半導体装置５Ｆの構成を示す回路図である。同図に示すように、実施の形態４の抵抗４５に置き換わってデプレッション型ＩＧＢＴ５１（出力端子用抵抗部）を設けている。すなわち、デプレッション型ＩＧＢＴ５１のコレクタ及びゲートは出力端子３に接続され、エミッタはダイオード４３のアノード及び定電圧ダイオード４４のカソードに接続される。なお、他の構成は図９で示した実施の形態４と同様である。
デプレッション型ＩＧＢＴ５１はスイッチング素子としてＩＧＢＴ６を形成した場合、ＩＧＢＴの一部であるＭＯＳＦＥＴ構成部のゲートに電圧をバイアスしなくとも電流が流れるようにチャネル層の不純物濃度を設定することにより実現できる。したがって、デプレッション型ＩＧＢＴ５１はＩＧＢＴ６と同時に製造、デプレッション型ＩＧＢＴ５１のチャネル層の不純物濃度設定工程を追加することにより製造可能である。したがって、製造コストを増加させることなく比較的小さな形成面積で出力端子３から電流を取り出すことができる。
このような構成において、制御用入力端子１に付与される入力電圧がＩＧＢＴ６の停止状態を指示する電圧の際に出力端子３に接続される負荷に異常がない場合、ＯＮ状態のデプレッション型ＩＧＢＴ５１及びダイオード４３を介してＮＭＯＳトランジスタ４１がＯＮ可能な電位が付与されるため、ＮＭＯＳトランジスタ４１はＯＮ状態となる。この際、デプレッション型ＩＧＢＴ５１は一定電流を供給するため過電流供給状態に陥ることはない。
一方、負荷に断線等の異常が発生すると出力端子３の電位が電源電位を大きく下回り、デプレッション型ＩＧＢＴ５１及びダイオード４３を介して付与されるＮＭＯＳトランジスタ４１のゲート電位は、ＮＭＯＳトランジスタ４１をＯＮ状態にすることができなくなる。
したがって、実施の形態６の半導体装置５Ｆは、実施の形態４及び実施の形態５と同様、制御用入力端子１に付与される入力電圧がＩＧＢＴ６の停止状態を指示する電圧の場合に、制御用入力端子１がハイインピーダンス状態となる（ＮＭＯＳトランジスタ４１がＯＦＦ状態のため）場合は、出力端子３に接続される負荷が異常であることを検出することができる。
このように、実施の形態６の半導体装置５Ｆは、デプレッション型ＩＧＢＴ５１を抵抗４５の代わりに用いることにより、実施の形態４と同様な効果を得るとともに、製造コストを低減することができるという効果を奏する。
また、実施の形態２と同様、ＮＭＯＳトランジスタ４１のドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態７＞
図１３はこの発明の実施の形態７であるＩＧＢＴ内蔵の半導体装置５Ｇの構成を示す回路図である。同図に示すように、コレクタ電圧検出用素子４６の検出コレクタ電圧出力端子４７とＧＮＤ端子２との間に抵抗５２（レベル調整用抵抗）を設けている。なお、他の構成は図１０で示した実施の形態５と同様である。
抵抗５２の抵抗値が小さい程、出力端子３に接続される負荷の抵抗値の影響が大きくなり、ＮＭＯＳトランジスタ４１のゲートに十分な電圧を与えることができないため、抵抗５２の抵抗値を適切に調整する必要がある。具体的には、制御用入力端子１に付与される入力電圧がＩＧＢＴ６の停止状態を指示する電圧際に出力端子３に接続される負荷に異常の有／無により、ＮＭＯＳトランジスタ４１がＯＦＦ／ＯＮするように、抵抗５２の抵抗値を調整する必要がある。
半導体装置５Ｇは抵抗５２の抵抗値を上述のように調整することにより実施の形態５と等価な機能を発揮することができる。
さらに、実施の形態７の半導体装置５Ｇは、抵抗５２の抵抗値により断線状態と検出される負荷の抵抗値を予め調整することができる。
例えば、負荷のプルアップ電圧（電源電圧）をＶＢ、負荷の抵抗値をＲｏ、コレクタ電圧検出用素子４６の抵抗をＲ４６、抵抗５２の抵抗をＲ５２，ダイオード４３の順方向電圧をＶＦ４３とした場合、ＮＭＯＳトランジスタ４１のゲートに印加される電圧Ｖ４１は、｛Ｖ４１＝Ｒ５２・ＶＢ／（Ｒｏ＋Ｒ４６＋Ｒ５２）−ＶＦ４３｝となり、電圧Ｖ４１がＮＭＯＳトランジスタ４１の閾値電圧を下回るとＮＭＯＳトランジスタ４１がＯＮ不可能となり制御用入力端子１の入力インピーダンスは高くなる。したがって、抵抗値Ｒ５２を調整することにより入力インピーダンスが高くなる負荷抵抗Ｒｏの値を調整することができる。
また、実施の形態２と同様、ＮＭＯＳトランジスタ４１のドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態８＞
図１４はこの発明の実施の形態８であるＩＧＢＴ内蔵の半導体装置５Ｈの構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタ４１のゲート、とダイオード４２のカソード及びダイオード４３のカソードとの間に電圧検出回路５３を設けている。電圧検出回路５３は基準電位設定用にＧＮＤ端子２にも接続される。他の構成は図１３で示した実施の形態７と同様である。
図１５は電圧検出回路５３の内部構成を示す回路図である。同図に示すように、電圧検出回路５３は基準電圧源９２及びコンパレータ９３より構成され、コンパレータ９３は非反転入力部９５及び電源接続部９７が電源端子５８に接続され、反転入力部９６に基準電圧源９２の正端子が接続され、接地接続部９９に接地端子６０が接続され、出力部９８に出力端子５７が接続される。また、基準電圧源９２の負端子は接地端子６０に接続される。
このような構成において、電圧検出回路５３は制御用入力端子１に付与される入力電圧がダイオード４２を介して得られる入力関連電圧、あるいは検出コレクタ電圧出力端子４７より得られるコレクタ電圧がダイオード４３を介して得られる出力関連電圧を検出電圧として電源端子５８から取り込み、電源端子５８より得られる検出電圧が基準電圧源９２の基準電圧Ｖ９２を超える時、コンパレータ９３が“Ｈ”となって出力端子５７からＮＭＯＳトランジスタ４１のゲート電極に付与されるため、ＮＭＯＳトランジスタ４１がＯＮ状態に設定される。
一方、上記検出電圧が基準電圧Ｖ９２を下回る場合、コンパレータ９３が“Ｌ”となって出力端子５７からＮＭＯＳトランジスタ４１のゲート電極に付与されるため、ＮＭＯＳトランジスタ４１がＯＦＦ状態に設定される。
基準電圧Ｖ９２は、上記入力電圧がＩＧＢＴ６の動作状態を指示する際に得られる上記入力関連電圧及び上記入力電圧がＩＧＢＴ６の停止状態を指示する際に負荷が正常時の時の上記出力関連電圧より低く、入力電圧がＩＧＢＴ６の停止状態を指示する際に負荷が異常時の時の上記出力関連電圧より高いレベルに設定される。
このように実施の形態８の半導体装置５Ｈは、上述した入力関連電圧あるいは出力関連電圧と所定レベルとの比較結果に基づきＮＭＯＳトランジスタ４１のＯＮ，ＯＦＦを制御する電圧検出回路５３を設けることにより、出力端子３に接続される負荷の異常時に精度良く制御用入力端子１をハイインピーダンス状態にすることができる。
また、実施の形態２と同様、ＮＭＯＳトランジスタ４１のドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態９＞
図１６はこの発明の実施の形態９であるＩＧＢＴ内蔵の半導体装置５Ｉの構成を示す回路図である。同図に示すように、実施の形態７の半導体装置５Ｇに比べ、電流検出用ＩＧＢＴ５４，抵抗５５及び電圧検出回路５６Ａが新たに追加されている。
電流検出用ＩＧＢＴ５４はコレクタが出力端子３に接続され、ゲートがＩＧＢＴ６のゲート同様、制御回路４の出力を受け、エミッタが抵抗５５を介してＧＮＤ端子２に接続される。電流検出用ＩＧＢＴ５４はＩＧＢＴ６を流れる電流に対し所定の比で検出電流を流す。この検出電流は抵抗５５により電流・電圧変換される。すなわち、抵抗５５は電流・電圧変換部として機能し、抵抗５５の一端より得られる電圧がＩＧＢＴ６を流れる電流を認識可能な電流検出用電圧となる。
電圧検出回路５６Ａは出力端子５７がＮＭＯＳトランジスタ４１のゲートに接続され、電源端子５８がダイオード４３のカソードに接続され、第１入力端子５９が抵抗５５の一端に接続され、接地端子６０がＧＮＤ端子２に接続され、第２入力端子６１が制御用入力端子１に接続される。
図１７は電圧検出回路５６Ａの内部構成を示す回路図である。電圧検出回路５６Ａは基準電圧源６２、コンパレータ６３及びＤフリップフロップ６４から構成される。
コンパレータ６３は、非反転入力部６５が第１入力端子５９に接続され、反転入力部６６が基準電圧源６２の正端子に接続され、電源接続部６７が電源端子５８に接続され、接地接続部６８が接地端子６０に接続され、出力部６９がＤフリップフロップ６４のＤ入力部７０に接続される。なお、基準電圧源６２の負端子は接地端子６０に接続される。
Ｄフリップフロップ６４は、Ｄ入力部７０よりコンパレータ６３の出力を受け、接地接続部７１は接地端子６０に接続され、Ｑ出力部７２が出力端子５７に接続され、ＣＰ入力部７３が第２入力端子６１に接続され、電源接続部７４が電源端子５８に接続される。
図１８は半導体装置５Ｉによる負荷が正常の場合の負荷断線検出動作を示すタイミング図である。同図に示すように、時刻ｔ０に、制御用入力端子１に付与するの入力電圧Ｖ６１が“Ｈ”（ＩＧＢＴ６の動作状態を指示）に立ち上がると、制御回路４はＩＧＢＴ６をＯＮ状態にするため、ＩＧＢＴ６よりＩＧＢＴ電流Ｉ６が流れる。このＩＧＢＴ電流Ｉ６の上昇に伴い、抵抗５５の一端より検出される電流検出用電圧Ｖ５９が上昇する。同時に、Ｄフリップフロップ６４のＣＰ入力部７３が“Ｈ”となるため、Ｄフリップフロップ６４はＤ入力部７０より得られるコンパレータ出力電圧Ｖ６９をそのままＤフリップフロップ出力電圧Ｖ７２として出力する。
基準電圧源６２による基準電圧Ｖ６２（所定の基準電圧）は、出力端子３に接続される負荷が正常な場合、定常状態の電流検出用電圧Ｖ５９を十分に下回る電圧に設定されているため、時刻ｔ１に電流検出用電圧Ｖ５９は基準電圧Ｖ６２を上回る。その結果、時刻ｔ１にコンパレータ６３のコンパレータ出力電圧Ｖ６９が“Ｌ”から“Ｈ”に変化する。
その後、時刻ｔ２に入力電圧Ｖ６１は“Ｌ”に立ち下がりＩＧＢＴ６はＯＦＦ状態となりＩＧＢＴ電流Ｉ６は“０”となる。同時に、ＣＰ入力部７３が“Ｌ”になるため、時刻ｔ２時のコンパレータ出力電圧Ｖ６９をラッチする。そして、時刻ｔ２以降はラッチした“Ｈ”レベルの信号をＤフリップフロップ出力電圧Ｖ７２として出力する。
したがって、時刻ｔ２以降の断線検知情報保持期間Ｔ１におけるＤフリップフロップ出力電圧Ｖ７２、すなわち、電圧検出回路５６の出力電圧Ｖ５６が“Ｈ”のため、ＮＭＯＳトランジスタ４１はＯＮ状態を維持し、制御用入力端子１はハイインピーダンス状態になることはない。
一方、負荷の異常時は、動作状態でもＩＧＢＴ６に流れる電流は少なく、電流検出用電圧Ｖ５９が基準電圧Ｖ６２を上回ることはないため、Ｄフリップフロップ６４は“Ｌ”をラッチするため、時刻ｔ２以降はＮＭＯＳトランジスタ４１はＯＦＦ状態となり、制御用入力端子１はハイインピーダンス状態となる。
このように、実施の形態９の半導体装置５Ｉは、実施の形態４〜実施の形態８と同様に負荷の異常検出を行える。さらに、以下に述べる点において、実施の形態４〜実施の形態８より優位性を有する。
実施の形態４〜実施の形態８では断線検出可能な負荷の抵抗値がＩＧＢＴ６の動作電流に比べ非常に高い範囲（例えば、数ｋ〜数百ｋΩ）の場合を想定する場合は問題がない。しかし、抵抗５２及びコレクタ電圧検出用素子４６による抵抗値を小さくして断線検出可能な負荷の抵抗値を小さく設定した場合、同時にＩＧＢＴ６がＯＦＦ状態の場合でも電流が流れてしまうため、ＩＧＢＴ６に求められる電流の遮断特性に影響をない程度に上記抵抗値を高くする必要があった。
一方、実施の形態９では、ＩＧＢＴ６のＯＮ状態時に、負荷の断線異常を検出することができるため、断線検出可能な負荷の抵抗値を小さく設定した場合でも、何ら支障無く負荷の断線異常を検出することができる。
また、実施の形態９では、基準電圧Ｖ６２を調整することにより、負荷の異常状態検出レベルを調整することができる。
また、実施の形態２と同様、ＮＭＯＳトランジスタ４１のドレイン，ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
＜実施の形態１０＞
出力端子３に接続される負荷としてコイル等の誘電負荷が多く用いられる。誘電負荷の駆動の場合、流れる電流の時間変化が小さいことが挙げられる。すなわち、誘導負荷は誘導成分（インダクタンス）の値が大きい程、電流の時間変化が小さくなる特徴を有している。したがって、ＩＧＢＴ６のＯＮ直後の比較的短い時間内に所定値以上の電流が流れた場合、誘導負荷のインダクタンスが小さくなった、もしくは負荷が短絡された可能性が高い。上述した誘導負荷の特性を利用して負荷の短絡を検出する機能を持たせたのが実施の形態１０の半導体装置である。
図１９はこの発明の実施の形態１０の半導体装置に用いられる電圧検出回路５６Ｂの内部構成を示す回路図である。なお、実施の形態１０の半導体装置の全体構成は、電圧検出回路５６Ａが電圧検出回路５６Ｂに置き換わった点を除いて、図１６で示した半導体装置５Ｉと同様である。
電圧検出回路５６Ｂは基準電圧源６２、コンパレータ６３、Ｄフリップフロップ６４、抵抗７５、キャパシタ７６、コンパレータ７７、基準電圧源８１、インバータ８２及びＡＮＤゲート８３から構成される。
コンパレータ６３は、非反転入力部６５が第１入力端子５９に接続され、反転入力部６６が基準電圧源６２の正端子に接続され、電源接続部６７が電源端子５８に接続され、接地接続部６８が接地端子６０に接続され、出力部６９がＤフリップフロップ６４のＤ入力部７０に接続される。なお、基準電圧源６２の負端子は接地端子６０に接続される。
Ｄフリップフロップ６４は、Ｄ入力部７０よりコンパレータ６３の出力を受け、接地接続部７１は接地端子６０に接続され、Ｑ出力部７２がインバータ８２の入力部に接続され、ＣＰ入力部７３がＡＮＤゲート８３の出力に接続され、電源接続部７４が電源端子５８に接続される。
第２入力端子６１，接地端子６０間に直列に抵抗７５及びキャパシタ７６が介挿される。すなわち、抵抗７５の一端が第２入力端子６１に接続され、他端がキャパシタ７６の一方電極に接続され、キャパシタ７６の他方電極が接地端子６０に接続される。
コンパレータ７７は、反転入力部７８が抵抗７５の他端とキャパシタ７６の一方電極間のノードＮ１に接続され、非反転入力部７９が基準電圧源８１の正端子に接続され、電源接続部８７が電源端子５８に接続され、接地接続部８８が接地端子６０に接続される。基準電圧源８１の負端子は接地端子６０に接続される。
インバータ８２は入力部がＤフリップフロップ６４の出力に接続され、出力部が出力端子５７に接続される。ＡＮＤゲート８３は一方入力が第２入力端子６１に接続され、他方入力がコンパレータ７７の出力部８０に接続される。
図２０は実施の形態１０の半導体装置による、負荷が正常の場合の負荷短絡検出動作を示すタイミング図である。同図に示すように、時刻ｔ０に、制御用入力端子１に付与するの入力電圧Ｖ６１が“Ｈ”に立ち上がると、制御回路４はＩＧＢＴ６をＯＮ状態にするため、ＩＧＢＴ６によりＩＧＢＴ電流Ｉ６が流れる。このＩＧＢＴ電流Ｉ６の上昇に伴い電流検出用電圧Ｖ５９が上昇する。
基準電圧源６２による基準電圧Ｖ６２（所定の基準電圧）は、出力端子３に接続される負荷が正常な場合、定常状態の電流検出用電圧Ｖ５９を十分に下回る電圧に設定されているため、時刻ｔ１に電流検出用電圧Ｖ５９は基準電圧Ｖ６２を上回る。その結果、時刻ｔ１にコンパレータ６３のコンパレータ出力電圧Ｖ６９が“Ｌ”から“Ｈ”に変化する。
一方、ノードＮ１のキャパシタ電圧Ｖ７８は抵抗７５の抵抗値及びキャパシタ７６の容量値により決定するＲＣ時定数に従い時刻ｔ０から立ち上がる。そして、時刻ｔ４に基準電圧源８１による基準電圧Ｖ８１をキャパシタ電圧Ｖ７８が上回ると、コンパレータ７７のコンパレータ７７の出力が“Ｌ”となり、ＡＮＤゲート８３の出力である比較電位ＣＰが“Ｌ”に立ち下がる。
この際、基準電圧Ｖ８１は、負荷が正常な場合、時刻ｔ０〜ｔ４の期間（短絡検出期間）の方が時刻ｔ０〜ｔ１の期間（検出電流検出期間）よりも短くなるように設定されている。
したがって、Ｄフリップフロップ６４のＣＰ入力部７３より得られる比較電位ＣＰが“Ｈ”から“Ｌ”に変化する時刻ｔ４時は、未だコンパレータ出力電圧Ｖ６９は“Ｌ”を維持しているため、Ｄフリップフロップ６４は時刻ｔ４時のコンパレータ出力電圧Ｖ６９である“Ｌ”をラッチする。そして、時刻ｔ４以降はラッチした“Ｌ”レベルの信号をＤフリップフロップ出力電圧Ｖ７２として出力する。
したがって、全期間において、Ｄフリップフロップ出力電圧Ｖ７２は“Ｌ”を維持するため、インバータ８２を介して得られる出力電圧Ｖ５６は全期間において“Ｈ”を維持する。
図２１は実施の形態１０の半導体装置による、負荷短絡時の場合の負荷短絡検出動作を示すタイミング図である。同図に示すように、時刻ｔ０に、制御用入力端子１に付与するの入力電圧Ｖ６１が“Ｈ”に立ち上がると、負荷が短絡しているためＩＧＢＴ電流Ｉ６が急激に流れはじめる。このＩＧＢＴ電流Ｉ６の上昇に伴い電流検出用電圧Ｖ５９も急激に上昇する。
その結果、時刻ｔ３にコンパレータ６３のコンパレータ出力電圧Ｖ６９（Ｄフリップフロップ出力電圧Ｖ７２）が“Ｌ”から“Ｈ”に変化する。この際、基準電圧Ｖ８１は、負荷が短絡した場合、時刻ｔ０〜ｔ４の期間（短絡検出時間）よりも時刻ｔ０〜ｔ３の期間（検出電流検出期間）より短くなるように設定されている。したがって、時刻ｔ３時には比較電位ＣＰは“Ｈ”を維持している。
その後、時刻ｔ４に、比較電位ＣＰが“Ｈ”から“Ｌ”に変化すると、コンパレータ出力電圧Ｖ６９は“Ｈ”に変化しているため、Ｄフリップフロップ６４は時刻ｔ４時のコンパレータ出力電圧Ｖ６９である“Ｈ”をラッチする。そして、時刻ｔ４以降はラッチした“Ｈ”レベルの信号をＤフリップフロップ出力電圧Ｖ７２として出力する。
したがって、時刻ｔ３以降は、Ｄフリップフロップ出力電圧Ｖ７２は“Ｈ”を維持するため、インバータ８２を介して得られる出力電圧Ｖ５６は時刻ｔ３以降は“Ｌ”となり、ＮＭＯＳトランジスタ４１をＯＦＦ状態にする。
その結果、時刻ｔ４以降の制御用入力端子１はハイインピーダンス状態になり、負荷の短絡異常が検出される。
このように、実施の形態１０の半導体装置は、実施の形態１〜実施の形態３と同様、インピーダンス精度を高めるとともに、負荷の短絡異常を検出することができる。
＜実施の形態１１＞
図２２はこの発明の実施の形態１１の半導体装置に用いられる電圧検出回路５６Ｃの内部構成を示す回路図である。なお、実施の形態１１の半導体装置の全体構成は、電圧検出回路５６Ａが電圧検出回路５６Ｃに置き換わった点を除いて、図１６で示した半導体装置５Ｉと同様である。
電圧検出回路５６Ｃは基準電圧源６２、コンパレータ６３、Ｄフリップフロップ６４、抵抗７５，８６、キャパシタ７６、コンパレータ７７、基準電圧源８１、ＡＮＤゲート８３，８４、ＯＲゲート８５、及びダイオード９１から構成される。
コンパレータ６３は、非反転入力部６５が第１入力端子５９に接続され、反転入力部６６が基準電圧源６２の正端子に接続され、電源接続部６７が電源端子５８に接続され、接地接続部６８が接地端子６０に接続され、出力部６９がＤフリップフロップ６４のＤ入力部７０に接続される。なお、基準電圧源６２の負端子は接地端子６０に接続される。
Ｄフリップフロップ６４は、Ｄ入力部７０よりコンパレータ６３の出力を受け、接地接続部７１は接地端子６０に接続され、Ｑ出力部７２がインバータ８２の入力部に接続され、ＣＰ入力部７３がＡＮＤゲート８３の出力に接続され、電源接続部７４が電源端子５８に接続される。
第２入力端子６１，接地端子６０間に直列に抵抗７５、ダイオード９１及びキャパシタ７６が介挿される。すなわち、抵抗７５の一端が第２入力端子６１に接続され、他端がダイオード９１のアノードに接続され、ダイオード９１のカソードがキャパシタ７６の一方電極に接続され、キャパシタ７６の他方電極が接地端子６０に接続される。さらに、キャパシタ７６に対し並列に抵抗８６が接続される。すなわち、抵抗８６の一端がキャパシタ７６の一方電極に接続され、他端が接地端子６０（キャパシタ７６の他方電極）に接続される。
コンパレータ７７は、反転入力部７８がダイオード９１のカソードとキャパシタ７６の一方電極間のノードＮ１に接続され、非反転入力部７９が基準電圧源８１の正端子に接続され、電源接続部８７が電源端子５８に接続され、接地接続部８８が接地端子６０に接続される。基準電圧源８１の負端子は接地端子６０に接続される。
ＡＮＤゲート８３は一方入力が第２入力端子６１に接続され、他方入力にコンパレータ７７の出力部８０より出力電圧Ｖ８０を受ける。
３入力のＡＮＤゲート８４は第１入力に入力電圧Ｖ６１の反転信号を受け、第２入力に出力電圧Ｖ８０の反転信号を受け、第３入力にＤフリップフロップ出力電圧Ｖ７２の反転信号を受け、第１〜第３入力の論理積を出力電圧Ｖ８４として出力する。
３入力のＯＲゲート８５は第１入力に入力電圧Ｖ６１、第２入力に出力電圧Ｖ８０、第３入力に出力電圧Ｖ８４を受け、第１〜第３入力の論理和を出力電圧Ｖ５６として出力端子５７から出力する。
なお、ＡＮＤゲート８３、ＡＮＤゲート８４及びＯＲゲート８５は図示していないが、コンパレータ６３及びコンパレータ７７と同様、電源端子５８より電源供給、接地端子６０より接地設定が行われている。そして、少なくともＯＲゲート８５は、電源端子５８側より電源供給が十分でない場合に強制的に“Ｌ”を出力するように設定されている。
図２３は実施の形態１１の半導体装置による、負荷短絡時の場合の負荷短絡検出動作を示すタイミング図である。
同図に示すように、時刻ｔ０以前は入力電圧Ｖ６１が“Ｌ”、出力電圧Ｖ８０が“Ｈ”のため、出力電圧Ｖ５６は“Ｈ”となる。
時刻ｔ０に、制御用入力端子１に付与するの入力電圧Ｖ６１が“Ｈ”に立ち上がると、負荷が短絡しているためＩＧＢＴ電流Ｉ６が急激に流れはじめる。このＩＧＢＴ電流Ｉ６の上昇に伴い電流検出用電圧Ｖ５９も急激に上昇する。その結果、時刻ｔ３にコンパレータ６３のコンパレータ出力電圧Ｖ６９（Ｄフリップフロップ出力電圧Ｖ７２）が“Ｌ”から“Ｈ”に変化する。
一方、ノードＮ１のキャパシタ電圧Ｖ７８は抵抗７５の抵抗値及びキャパシタ７６の容量値により決定するＲＣ時定数に従い時刻ｔ０から立ち上がる。そして、時刻ｔ４に基準電圧源８１による基準電圧Ｖ８１をキャパシタ電圧Ｖ７８が上回ると、コンパレータ７７のコンパレータ７７の出力が“Ｌ”となり、ＡＮＤゲート８３の出力である比較電位ＣＰが“Ｌ”に立ち下がる。
この際、基準電圧Ｖ８１は、負荷が短絡した場合、時刻ｔ０〜ｔ４の期間（短絡検出時間）よりも時刻ｔ０〜ｔ３の期間（検出電流検出期間）より短くなるように設定されている。したがって、時刻ｔ３時には比較電位ＣＰは“Ｈ”を維持している。
したがって、前述したように、時刻ｔ４に、比較電位ＣＰが“Ｈ”から“Ｌ”に変化すると、コンパレータ出力電圧Ｖ６９は“Ｈ”に変化しているため、Ｄフリップフロップ６４は時刻ｔ４時のコンパレータ出力電圧Ｖ６９である“Ｈ”をラッチする。そして、時刻ｔ４以降はラッチした“Ｈ”レベルの信号をＤフリップフロップ出力電圧Ｖ７２として出力する。
その後、時刻ｔ５に、入力電圧Ｖ６１が“Ｌ”に立ち下がると、キャパシタ電圧Ｖ７８は抵抗８６の抵抗値とキャパシタ７６の容量値とにより規定されるＲＣ時定数で低下する。なお、時刻ｔ０〜ｔ５の期間は、入力電圧Ｖ６１が“Ｈ”のため出力電圧Ｖ５６は“Ｈ”を維持する。
そして、時刻ｔ６でキャパシタ電圧Ｖ７８は基準電圧Ｖ８１を下回ると、出力電圧Ｖ８０が“Ｌ”から“Ｈ”に立ち上がる。なお、ダイオード９１は、入力電圧Ｖ６１が“Ｌ”時にキャパシタ７６の蓄積電荷が第２入力端子６１を介して放電されることを防止し、抵抗８６は入力電圧Ｖ６１の“Ｌ”時のキャパシタ電圧Ｖ７８の放電時間を遅らせるために設けられる。
したがって、時刻ｔ５〜ｔ６の期間は、入力電圧Ｖ６１が“Ｌ”、出力電圧Ｖ８０が“Ｌ”、Ｄフリップフロップ出力電圧Ｖ７２が“Ｈ”でＡＮＤゲート８４の出力電圧Ｖ８４が“Ｌ”となるため、出力電圧Ｖ５６が“Ｌ”になる。
一方、負荷が短絡していない場合は、図２０で示した実施の形態１０のタイミング図に示すように、Ｄフリップフロップ出力電圧Ｖ７２は常に“Ｌ”であるため、時刻ｔ５〜ｔ６の期間も出力電圧Ｖ５６は“Ｈ”（図２３では破線で示す）を維持する。
時刻ｔ６以降は、出力電圧Ｖ８０が“Ｈ”を維持するため、負荷の短絡の有無に関係なく、出力電圧Ｖ５６は“Ｈ”となる。
このように、実施の形態１１の半導体装置は、負荷が短絡した場合、時刻ｔ５〜ｔ６間においてのみ出力電圧Ｖ５６は“Ｌ”となり、ＮＭＯＳトランジスタ４１をＯＦＦ状態にする。
その結果、時刻ｔ５〜ｔ６間の制御用入力端子１がハイインピーダンス状態か否かを検出することにより、負荷の短絡異常の有無を認識することができる。
一方、負荷が断線している場合は、出力端子３に電気的に接続される電源端子５８から十分な電源供給を受けることができなくなる。したがって、ＯＲゲート８５の出力である出力電圧Ｖ５６は強制的に“Ｌ”に設定される。
その結果、ＮＭＯＳトランジスタ４１をＯＦＦ状態となり制御用入力端子１はハイインピーダンス状態になり、負荷の断線異常が検出可能となる。
このように、実施の形態１１の半導体装置は、電源端子５８より得られる出力関連電圧が所定の基準を満足しない場合（ＯＲゲート８５の駆動用電源として十分でない場合）、負荷の断線異常と判定し、時刻ｔ５〜ｔ６の期間以外の期間においても制御用入力端子１をハイインピーダンス状態にする。
上述した実施の形態１１の半導体装置は、以下の(1)〜(3)に示すように、２つの異常状態と正常状態とを認識することができる。
(1) 時刻ｔ５〜ｔ６期間以外の期間において、制御用入力端子１がハイインピーダンス状態のとき、負荷の断線異常を認識する。
(2) 上記(1)に該当せず、時刻ｔ５〜ｔ６期間の期間において、制御用入力端子１がハイインピーダンス状態のとき、負荷の短絡異常を認識する。
(3) 全ての期間において制御用入力端子１がハイインピーダンス状態でないとき、負荷は正常であると認識する。
このように、実施の形態１１の半導体装置は、実施の形態１０の効果に加え、外部から制御用入力端子１の入力インピーダンスを測定タイミングを変えて測定するだけで、半導体装置を駆動する側からみて異常状態が断線異常（上記(1)）であるか短絡異常（上記(2)）であるかを認識することができる効果を奏する。
また、実施の形態１１の半導体装置は、短絡異常を検証しつつ、断線については半導体装置の制御用入力端子１側の断線及びＧＮＤ端子２側の断線（これら２つの断線は従来より可）、出力端子３側の断線の全てが検出できることになり、半導体装置の接続状態を常に監視しながら安全に使用することができる。
＜その他＞
なお、上述した実施の形態では、パワースイッチング素子としてＩＧＢＴを示したが、パワーＭＯＳＦＥＴ等の他のパワースイッチング素子を用いても同様な効果を奏する。また、制御回路４は、ＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて実現した回路、ＣＭＯＳ構造で実現した回路等、様々な回路構成で実現することができる。
この発明の実施の形態１であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 図１の温度補償用抵抗となる拡散抵抗の構造を示す断面図である。 図１のＩＧＢＴの構造を示す断面図である。 図１の温度補償用抵抗となる拡散抵抗の他の構造（その１）を示す断面図である。 図１の温度補償用抵抗となる拡散抵抗の他の構造（その２）を示す断面図である。 この発明の実施の形態２であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 図６のＮＭＯＳトランジスタの構造を示す断面図である。 この発明の実施の形態３であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態４であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態５であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 図１０のコレクタ電圧検出用素子の構造を示す断面図である。 この発明の実施の形態６であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態７であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態８であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 図１４の電圧検出回路の内部構成を示す回路図である。 この発明の実施の形態９であるＩＧＢＴ内蔵の半導体装置の構成を示す回路図である。 図１６の電圧検出回路の内部構成を示す回路図である。 実施の形態９の半導体装置による負荷が正常の場合の負荷断線検出動作を示すタイミング図である。 この発明の実施の形態１０の半導体装置に用いられる電圧検出回路の内部構成を示す回路図である。 実施の形態１０の半導体装置による負荷短絡検出動作（負荷正常）を示すタイミング図である。 実施の形態１０の半導体装置による負荷短絡検出動作（負荷異常）を示すタイミング図である。 この発明の実施の形態１１の半導体装置に用いられる電圧検出回路の内部構成を示す回路図である。 実施の形態１１の半導体装置による負荷短絡検出動作を示すタイミング図である。
符号の説明
５Ａ〜５Ｉ 半導体装置、６ ＩＧＢＴ、７ 接地用抵抗、８ 温度補償用抵抗、９，１０，１５，１５Ａ，１５Ｂ，３４，３７ Ｎ型半導体領域、１１ Ｐ型半導体基板、１２ メタライズ層、１３ 絶縁層、１４，１６，２９，３０，３３ Ｐ型半導体領域、２１，２２，２４，３８，３９ ショットキバリアダイオード、２３，４１，ＱＮ１〜ＱＮｎ ＮＭＯＳトランジスタ、２５Ｄ Ｎ型ドレイン領域、２５Ｓ Ｎ型ソース領域、２６ ドレイン電極、２７ ゲート電極、２８ ソース電極、４２，４３，９１ ダイオード、４４ 定電圧ダイオード、４５，５２，５５，７５，８６ 抵抗、４６ コレクタ電圧検出用素子、５０ ＩＧＢＴゲート電極、５１ デプレッション型ＩＧＢＴ、５６Ａ〜５６Ｃ 電圧検出回路、６２，８１，９２ 基準電圧源、６３，７７，９３ コンパレータ、６４ Ｄフリップフロップ、７６ キャパシタ、８２ インバータ、８３，８４ ＡＮＤゲート、８５ ＯＲゲート、ＲＣ１〜ＲＣｎ 組合せ抵抗部、ＲＧ１〜ＲＧｎ 接地用抵抗、ＲＰ１〜ＲＰｎ プルアップ用抵抗、ＴＤ１〜ＴＤｎ ツェナーダイオード。

Claims (17)

  1. 入力端子、基準端子及び出力端子と、
    半導体基板上に形成され、一方電極が前記出力端子に接続され、他方電極が前記基準端子に接続されるスイッチング素子と、
    前記入力端子より得られる入力電圧に基づき前記スイッチング素子の制御電極に制御信号を与え、前記スイッチング素子の導通／非導通を制御する制御回路と、
    前記半導体基板上に形成され、前記入力端子，前記基準端子間に介挿されることにより前記入力端子の入力インピーダンスを規定する抵抗部とを備え、
    前記抵抗部は
    第１の温度依存性を有する第１の抵抗と、
    前記第１の抵抗に対し並列あるいは直列に接続され、第２の温度依存性を有する第２の抵抗とを含み、前記第１及び第２の抵抗による合成抵抗により前記入力インピーダンスが規定され、
    前記第１及び第２の温度依存性は、温度変化に伴う抵抗値変化が互いに逆の関係を有することを特徴とする、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第１の抵抗は前記半導体基板上に形成されたポリシリコン抵抗を含み、
    前記第２の抵抗は、前記半導体基板上に形成された第１の導電型の第１の半導体領域内に設けられる第２の導電型の第２の半導体領域による拡散抵抗を含み、
    前記抵抗部は、
    前記第１及び第２の半導体領域間に、前記第１及び第２の半導体領域のうちＰ型及びＮ型の領域にアノード及びカソードがそれぞれ電気的に接続されるショットキバリアダイオードをさらに含む、
    半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記第１の導電型はＮ型を含み、
    前記第２の導電型はＰ型を含み、
    前記ショットキバリアダイオードは、アノードが前記第２の半導体領域に電気的に接続され、カソードが前記第１の半導体領域に電気的に接続される、
    半導体装置。
  4. 請求項２記載の半導体装置であって、
    前記第１の導電型はＰ型を含み、
    前記第２の導電型はＮ型を含み、
    前記ショットキバリアダイオードは、アノードが前記第１の半導体領域に電気的に接続され、カソードが前記第２の半導体領域に電気的に接続される、
    半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記第１の抵抗は前記半導体基板上に形成されたポリシリコン抵抗を含み、
    前記第２の抵抗は、前記半導体基板上に形成され、ゲート電極が前記入力端子に接続され、所定の導電型の絶縁ゲート型トランジスタを含む、
    半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記抵抗部は、
    前記絶縁ゲート型トランジスタの少なくとも一つの電極領域が順方向バイアスされた際に他の電流経路として機能可能なように、前記少なくとも一つの電極領域に接続されたショットキバリアダイオードをさらに含む、
    半導体装置。
  7. 請求項５あるいは請求項６記載の半導体装置であって、
    前記絶縁ゲート型トランジスタのゲート電極は前記入力端子に直接接続される、
    半導体装置。
  8. 請求項５あるいは請求項６記載の半導体装置であって、
    前記抵抗部は複数の組合せ抵抗部を含み、
    前記複数の組合せ抵抗部はそれぞれ
    前記ポリシリコン抵抗と、
    前記絶縁ゲート型トランジスタと、
    前記入力端子，前記基準端子間に直列に接続される第３の抵抗及びツェナーダイオードとを含み、
    前記絶縁ゲート型トランジスタのゲート電極は、前記第３の抵抗と前記ツェナーダイオードとの間のノードに接続される、
    半導体装置。
  9. 請求項５あるいは請求項６記載の半導体装置であって、
    前記絶縁ゲート型トランジスタの一方電極は前記第１の抵抗の他端に接続され、他方電極は前記基準端子に接続され、
    前記出力端子と前記絶縁ゲート型トランジスタのゲート電極との間に介挿され、前記出力端子より得られる出力電圧に関連した出力関連電圧を前記絶縁ゲート型トランジスタのゲート電極に付与する出力関連電圧付与部をさらに備える半導体装置。
  10. 請求項９記載の半導体装置であって、
    前記所定の導電型はＮ型を含み、
    前記出力関連電圧付与部は、
    一端が前記出力端子に接続された出力端子用抵抗部と、
    アノードが前記入力端子に接続され、カソードが前記絶縁ゲート型トランジスタのゲート電極に接続される入力端子用ダイオードと、
    アノードが前記出力端子用抵抗部の他端に接続され、カソードが前記絶縁ゲート型トランジスタのゲート電極に接続される出力端子用ダイオードと、
    アノードが前記基準端子に接続され、カソードが前記出力端子用抵抗部の他端に接続される定電圧ダイオードとを含む、
    半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記出力端子用抵抗部は、
    前記出力端子より得られた電圧に基づくＪＦＥＴ効果により抵抗値が変化する半導体素子を含む、
    半導体装置。
  12. 請求項１０記載の半導体装置であって、
    前記出力端子用抵抗部は、
    一方電極及び制御電極が前記出力端子に接続され、他方電極が前記出力端子用ダイオードのアノードに接続されたデプレッション型のスイッチング素子を含む、
    半導体装置。
  13. 請求項１０ないし請求項１２のうち、いずれか１項に記載の半導体装置であって、
    前記出力関連電圧付与部は、
    前記出力端子用抵抗部の他端と前記基準端子との間に介挿されたレベル調整用抵抗をさらに含む、
    半導体装置。
  14. 請求項９記載の半導体装置であって、
    前記出力関連電圧付与部は、
    前記入力電圧に関連した入力関連電圧及び前記出力電圧に関連した出力関連電圧を受け、前記入力関連電圧及び前記出力関連電圧の一方が所定電圧以下のときに、前記絶縁ゲート型トランジスタをオフさせる電圧検出回路を含む、
    半導体装置。
  15. 請求項５あるいは請求項６記載の半導体装置であって、
    前記絶縁ゲート型トランジスタの一方電極は前記第１の抵抗の他端に接続され、他方電極は前記基準端子に接続され、
    前記半導体装置は、
    一方電極が前記出力端子に接続され、制御電極に前記制御信号を受ける電流検出用スイッチング素子と、
    前記電流検出用スイッチング素子を流れる検出電流を電流・電圧変換して電流検出用電圧を得る電流・電圧変換部と、
    前記電流検出用電圧を受け、前記電流検出用電圧が所定の基準電圧以下のときに、前記絶縁ゲート型トランジスタをオフさせる電圧検出回路とをさらに備える、
    半導体装置。
  16. 請求項５あるいは請求項６記載の半導体装置であって、
    前記絶縁ゲート型トランジスタの一方電極は前記第１の抵抗の他端に接続され、他方電極は前記基準端子に接続され、
    前記半導体装置は、
    一方電極が前記出力端子に接続され、制御電極に前記制御信号を受ける電流検出用スイッチング素子と、
    前記電流検出用スイッチング素子を流れる検出電流を電流・電圧変換して電流検出用電圧を得る電流・電圧変換部と、
    前記電流検出用電圧を受け、前記入力電圧が前記スイッチング素子の動作状態を指示する電圧に変化した直後の短絡検出期間において、前記電流検出用電圧が所定の基準電圧以上のとき、少なくとも一部の期間において前記絶縁ゲート型トランジスタをオフさせる電圧検出回路とをさらに備える、
    半導体装置。
  17. 請求項１６記載の半導体装置であって、
    前記電圧検出回路は、
    前記出力電圧に関連した出力関連電圧をさらに受け、
    前記少なくとも一部の期間は、前記短絡検出期間後の所定期間を含み、
    前記出力関連電圧が所定の基準を満足しない場合、前記所定期間以外の期間において、前記絶縁ゲート型トランジスタをオフさせる、
    半導体装置。
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