JP3075007B2

JP3075007B2 - スイッチング装置及びダブルゲート型半導体装置の制御装置

Info

Publication number: JP3075007B2
Application number: JP05081025A
Authority: JP
Inventors: 徳保寺沢; 忠志宮坂; 彰西浦; 真治西浦; 建弥桜井; 正人大月
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-05-01
Filing date: 1993-04-08
Publication date: 2000-08-07
Anticipated expiration: 2015-08-07
Also published as: JPH06125256A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サイリスタ動作と、Ｉ
ＧＢＴとしてのトランジスタ動作の選択が可能な半導体
パワーデバイスの制御装置の構成に関するものであり、
特に、２つのゲート電極を備えた半導体パワーデバイス
を１つの信号で操作可能とする制御装置の構成に関する
ものである。

【０００２】

【従来の技術】図１９に、一般的なＭＯＳＦＥＴおよび
ＩＧＢＴの接続回路の構成を示してある。このようなＭ
ＯＳＦＥＴ、ＩＧＢＴは、絶縁ゲート型半導体装置であ
り、ドレイン、ソースあるいはエミッタ、ベース、コレ
クタなどの形成された半導体基板上にゲート酸化膜を介
してゲート電極が設定されており、このゲート電極に印
加されるゲート電位により制御される装置である。図２
０に、このような絶縁ゲート型半導体装置のタイミング
チャートを示してある。先ず、入力信号Ｉが高レベルと
なると、この入力信号Ｉが印加されるゲート電極の電位
Ｖｇも上昇する。

【０００３】このため、ＭＯＳＦＥＴ、あるいはＩＧＢ
Ｔは導通状態となる。従って、これらの絶縁ゲート型半
導体装置のエミッタ、コレクタ間等に印加されている動
作電圧Ｖｃｅは低下し、エミッタ、コレクタ間等を流れ
る通過電流Ｉｃは増加する。勿論、絶縁ゲート型半導体
装置によっては、入力信号Ｉのレベルに対し、逆の動作
をするものもある。

【０００４】このような絶縁ゲート型半導体装置におい
て、高速、省電力損失を実現可能な低オン電圧であり同
時にターンオン時間が短いデバイスとして２つのゲート
電極を備えたダブルゲート型半導体装置が開発されてい
る。このダブルゲート型半導体装置については、本出願
人から出願された特願平４−１７５７５に詳しく開示さ
れているが、その概略の構造は図２１の通りである。

【０００５】図２１に示すダブルゲート型半導体装置
は、コレクタ電極１が裏面に設置されたｐ^＋型のサブ
ストレートをコレクタ層２として、このコレクタ層２上
に、ｎ⁻型のベース層３がエピタキシャル成長などに
より形成されている。そして、このｎ⁻型のベース層
３の表面に、ウェル状のｐ^＋型の拡散層であるｐ型の
ベース層４が形成され、さらに、このｐ型のベース層４
の内側の表面に、２つのｎ型のウェルによりｎ型のエミ
ッタ層５ａ、５ｂが形成されている。また、それぞれの
ｎ型のエミッタ層５ａ、５ｂの内側の表面には、２つの
ｐ^＋型のエミッタ層６ａ、６ｂが形成されている。こ
れら２つのｐ^＋型のエミッタ層６ａ、６ｂ、さらに、
ｎ型のエミッタ層５ａ、５ｂにエミッタ電極７が接続さ
れている。また、ｐ^＋型のエミッタ層６ａから、ｎ型
のエミッタ層５ａまたは５ｂ、ｐ型のベース層４および
ｎ⁻型のベース層３の表面に亘って、ゲート酸化膜８
を介してｎチャネル型の第１のＭＯＳ１３を構成する第
１のゲート電極１１（以下ゲートＧ１）が設置されてい
る。一方、ｐ^＋型のエミッタ層６ｂから、ｎ型のエミ
ッタ層５ａまたは５ｂ、ｐ型のベース層４の表面に亘っ
て、ゲート酸化膜８を介してｐチャネル型の第２のＭＯ
Ｓ１４を構成する第２のゲート電極１２（以下ゲートＧ
２）が設置されている。

【０００６】このようなダブルゲート型半導体装置にお
いては、ｎ型のエミッタ層５ａ、ｐ型のベース層４およ
びｎ⁻型のベース層３によりｎｐｎ型のトランジスタ
Ｑｎｐｎが構成されている。また、ｐ型のベース層４、
ｎ⁻型のベース層３およびｐ^＋型のコレクタ層２に
よりｐｎｐ型のトランジスタＱｐｎｐが構成されてお
り、ダブルゲート型半導体装置はｐｎｐｎ型のサイリス
タ構造を有している。従って、ゲートＧ１からなるｎチ
ャネル型の第１のＭＯＳ１３をオンとすると、ベース層
３に多数キャリアである電子が注入されるので、ベース
層３の伝導度が変調されてＩＧＢＴモードでトランジス
タＱｐｎｐがオンとなり、これに伴い、トランジスタＱ
ｎｐｎもオン状態となる。このため、ｐ^＋型のコレク
タ層２、ｎ⁻型のベース層３、ｐ型のベース層４およ
びｎ型のエミッタ層５ａにより構成されるサイリスタ１
５がターンオン状態となり、高濃度のキャリアがデバイ
ス中に存在し、本装置は低抵抗となる。このように、本
装置においては、ゲートＧ１を高電位とすることによ
り、サイリスタ状態を実現できるので、オン電圧の低い
パワーデバイスとなる。

【０００７】このサイリスタ動作のオン状態から、ゲー
トＧ２からなるｐチャネル型の第２のＭＯＳ１４のゲー
ト電極１２を負電位とすると、第２のＭＯＳ１４がオン
状態となるので、ベース層４から多数キャリアである正
孔が引き抜かれ、トランジスタＱｎｐｎはオフ状態にな
り、サイリスタ動作が消滅し、ｐ型のベース層４、ｎ
⁻型のベース層３およびｐ^＋型のコレクタ層２から
なるトランジスタＱｐｎｐのみが作動するトランジスタ
状態となる。この状態では、第１のＭＯＳ１３がオン状
態のままであるので、ＩＧＢＴの動作状態となっている
が、サイリスタ状態に比べてデバイス中に存在するキャ
リア密度が減少した状態である。この後、第１のＭＯＳ
１３をオフすると、ＩＧＢＴ動作がオフし、ダブルゲー
ト型半導体装置がターンオフする。このため、サイリス
タ動作からＩＧＢＴ動作に移行させてから、ＩＧＢＴ動
作をオフするため、キャリアの掃き出しに要する時間が
短縮でき、ターンオフ時間を短くすることができる。

【０００８】図２２に、このダブルゲート型半導体装置
を制御するゲートＧ１およびゲートＧ２の電位を示して
ある。先ず、ゲートＧ１、Ｇ２を高電位とすると、第１
のＭＯＳ１３がオン状態になると共に、第２のＭＯＳ１
４がオフ状態になるので、本装置はターンオン状態とな
り、サイリスタ状態下で低いオン電圧を示す。そして、
ゲートＧ２に負電位を印加すると、第２のＭＯＳ１４が
オン状態になるので、トランジスタ状態に移行する。こ
の状態下でさらにゲートＧ１に負電位を印加すると、第
１のＭＯＳ１３がオフ状態になるので、この装置は、短
いターンオフ時間でオフとなる。また、サイリスタ状態
からトランジスタ状態への移行は、〜０．５μ秒以下で
完了させることができる。このように、ダブルゲート型
半導体装置を用いることにより、ＭＣＴなどと同様の低
いオン電圧でオン状態となり、また、ＩＧＢＴと同様の
短いターンオフ時間でオフとなる高周波応用において
も、スイッチングロスの少ないパワーデバイスを実現す
ることができる。

【０００９】図２３は別の構造を有するダブルゲート型
半導体装置を示す断面図である。このダブルゲート型半
導体装置においては、ｎ型のベース層３の表面にはｐ型
のベース層４が形成されている。ｐ型のベース層４は拡
散又は埋め込みにより形成された深いｐ^＋型のウェル
層４ａと、これを中心にその回りにこれより浅いｐ型の
周辺層（チャネル部）４ｂとで構成されている。そし
て、このｐ型のベース層４の内側の表面に、ｎ型のエミ
ッタ層５ａ，５ｂおよびｐ^＋型のエミッタ層６ａ，６
ｂが形成さている。第１のゲート電極１１は第１のＭＯ
ＳＦＥＴ１３ｎと第３のＭＯＳＦＥＴ１３ｐとを構成し
ており、第２のゲート電極１２は第２のＭＯＳＦＥＴ１
４を構成している。ここで、ｎ型のエミッタ層５ａ，５
ｂは、深いｎ^＋型のウェル層５ａａ，５ａｂと、これ
を中心にその回りにこれより浅いｎ型の周辺層５ａｂ，
５ｂｂとで構成されている。このような構造のｎ型のエ
ミッタ層５ａ，５ｂを作り込むことによって高いラッチ
アップ電流と低いオン電圧を得ることができる。すなわ
ち、深いｎ^＋型のウェル層５ａａ，５ａｂによって、
ｎｐｎトランジスタのエミッタ注入効率γが増加し、電
流増幅率ｈ_ＦＥが高まるので、サイリスタ動作時のオン
電圧を下げることができる。また浅いｎ型の周辺層５ａ
ｂ，５ｂｂにより表面濃度が下がるので高いラッチアッ
プ電流を得ることができる。更に、エミッタ電極７との
良好なオーミックコンタクトを得るためにもｎ^＋型の
ウェル層５ａａ，５ａｂの存在は有意義である。

【００１０】

【発明が解決しようとする課題】このダブルゲート型半
導体装置をインバータ等に採用する際に問題となる点
に、制御端子を個々に駆動しなければならないことがあ
る。すなわち、従来のパワーデバイスであればゲート電
極に繋がる制御端子は１つであり、この制御端子を駆動
する信号を供給すればパワーデバイスの制御を行うこと
ができたのであるが、ダブルゲート型半導体装置におい
ては、２つのゲート電極に繋がる２つの制御端子に合致
した２つの信号を用意する必要がある。また、この２つ
の制御信号を適切に制御しないと、サイリスタ状態から
トランジスタ状態に確実に移行せず、オフができないた
め、インバータ等の場合は、アーム短絡の発生の原因と
なり、大きな事故にもつながる。

【００１１】また、ダブルゲート型半導体装置において
は、サイリスタ状態からトランジスタ状態に移行しない
とオフできないことから、装置を導通した初期にトラブ
ルが発生した場合であっても、先ず、トランジスタ状態
に移行する必要があり、その移行の間に回復不可能な損
傷を受けてしまう可能性があることも問題である。さら
に、動作中にトラブルが発生した場合であっても、即時
遮断が困難なことから、動作中のトラブルをできる限り
早期に発見し、トランジスタ状態に移行するなどの処置
を行う必要がある。

【００１２】そこで、本発明においては、上記の問題点
に鑑みて、高速、省電力など優れた特性を有するダブル
ゲート型半導体装置を適用するに際し、従来のパワーデ
バイスと同様に取り扱うことが可能で、異常電流等のト
ラブルから未然にダブルゲート型半導体装置を保護する
ことが可能な制御装置を実現することを目的としてい
る。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、先ず、遅延手段を用いて１つ
のオフ信号によりダブルゲート型半導体装置をオフ可能
としている。すなわち、本発明は、サイリスタ動作から
トランジスタ動作への移行を制御可能な第２のゲート電
極を持つ第２のＭＯＳＦＥＴと、トランジスタ動作のオ
ン・オフを制御可能な第１のゲート電極を持つ第１のＭ
ＯＳＦＥＴとを有し、コレクタ電極とエミッタ電極との
導通時は第１のＭＯＳＦＥＴをオン状態とすると共に第
２のＭＯＳＦＥＴをオフ状態としたサイリスタ動作であ
って、第１のＭＯＳＦＥＴをオン状態としたまま第２の
ＭＯＳＦＥＴをオン状態とすることによりサイリスタ動
作からトランジスタ動作に移行させてから、第１のＭＯ
ＳＦＥＴをオフ状態として当該トランジスタ動作がオフ
するダブルゲート型半導体装置を備え、ダブルゲート型
半導体装置へのターンオフ信号に基づき、これをオン信
号として第２のゲート電極に印加する時点よりも遅延し
て第１のゲート電極にオフ信号として印加する第１のゲ
ート制御手段を有することを特徴としている。

【００１４】この第１ゲート制御手段としては、所定の
時間だけターンオフ信号を遅延してオフ信号として第１
のゲート電極に印加するタイマー遅延手段を用いること
が有効である。また、コレクタ電極に印加される動作電
圧を判定する動作判定回路部と、この動作判定回路部の
判定結果に基づきオフ信号を第１のゲート電極に印加す
るオフ信号印加回路部とを備える動作判定遅延手段を用
いることも有効である。

【００１５】また、このようなダブルゲート型半導体装
置のオン時の異常によるトラブルを防止するためには、
ダブルゲート型半導体装置へのオン信号を遅延して第２
のゲート電極に印加する第２ゲート制御手段を用いるこ
とが望ましい。この第２ゲート制御手段としては、通過
電流の値を判定可能な電流判定回路部と、この電流判定
回路部の結果に基づきオン信号を第２のゲート電極に印
加するオン信号印加回路部と、電流判定回路部の結果に
基づき第１のゲート電極にオフ信号を印加するオフ信号
印加回路部とを備えた異常検出遅延手段を用いることが
有効である。また、電流判定回路部としては、コレクタ
電極に印加される動作電圧を判定可能な電圧判定回路部
を用いて電流値を判定することも可能である。

【００１６】また、動作中のダブルゲート型半導体装置
を保護するためには、通過電流の値を判定可能な通過電
流判定手段と、この通過電流判定手段の判定結果に基づ
きオフ信号を出力可能なオフ信号出力手段とを備えてい
ることが有効である。

【００１７】さらに、第１ゲート制御手段と、第２ゲー
ト制御手段とを有し、第２ゲート制御手段は、この電流
判定回路部の判定結果に基づき第１ゲート制御手段にオ
フ信号を印加するオフ信号印加回路部を備えた異常検出
遅延手段であっても良い。

【００１８】第１ゲート制御手段が、所定の時間オフ信
号を遅延して第１のゲートに印加するタイマー遅延手段
である場合は、このタイマー遅延手段を、第１および第
２の時定数決定部を直列に接続したものであることが望
ましく、オフ信号印加回路部からのオフ信号を第２の時
定数決定部に入力することが有効である。この第１の時
定数決定部および第２の時定数決定部は、タイマー遅延
手段を構成する第１および第２の抵抗手段、あるいは第
１および第２の容量を用いても良い。

【００１９】また、第２のゲート電極から第１のゲート
電極の方向にのみ電流が通過可能な整流手段を設置する
ことが望ましく、この場合は、第１のゲート電極、第２
のゲート電極、整流手段をダブルゲート型半導体装置の
表面に形成された多結晶シリコンにより構成することが
有効である。第１のゲート電極がｎ型であり、第２のゲ
ート電極がｐ型の場合は、ｐｎ接合を有する整流手段の
ｎ型の部分を第１のゲート電極に接続し、ｐ型の部分を
第２のゲート電極に接続すれば良い。また、整流手段の
ｎ型の部分を第１のゲート電極とアルミニウム蒸着配線
により接続し、ｐ型の部分を第２のゲート電極とアルミ
ニウム蒸着配線により接続することも有効である。

【００２０】

【作用】ダブルゲート型半導体装置が低オン電圧のサイ
リスタ状態において、ターンオフ信号が発生すると、第
２のゲート電極にオンフ信号が印加して、ダブルゲート
型半導体装置がサイリスタ動作からトランジスタ動作に
一旦移行するため、ダブルゲート型半導体装置のキャリ
ア密度が減少してトランジスタ状態となった後に、第１
ゲート制御手段による遅延したオフ信号が第１のゲート
電極に印加することになるので、そのトランジスタ動作
がオフして、ダブルゲート型半導体装置を確実にターン
オフさせることができる。ＩＧＢＴ並の短いターンオフ
特性と共に、サイリスタ並の低オン電圧特性とを併有す
るスイッチング装置を実現できるため、高周波応用にお
いてもスイッチングロスの少ない新規なパワーデバイア
スを提供できる。１つのターンオフ信号によりダブルゲ
ート型半導体装置を制御することが可能となり、このダ
ブルゲート型半導体装置を用いる外部機器は従来と同様
の１つの制御信号を用意すれば足りる。この第１ゲート
制御手段としてタイマー遅延手段を用いる場合は、サイ
リスタ状態からトランジスタ状態に移行する所定の時間
後にトランジスタ状態をオフ状態とすることができ、確
実な制御を行うことが可能となる。また、動作判定回路
部を用いてコレクタ電極に印加される作動電圧に基づ
き、サイリスタ状態からトランジスタ状態への移行を判
定することができる。従って、オフ信号印加回路部を用
いてトランジスタ状態への移行を確認した後、オフ信号
を第１のゲート電極に印加することによっても、確実に
トランジスタ状態からオフ状態とすることができる。

【００２１】また、オン信号を遅延可能な第２ゲート制
御手段を用いる場合は、先ず、第１のゲート電極にオン
信号を印加して、ダブルゲート型半導体装置をトランジ
スタ状態からオンとすることが可能となる。従って、オ
ン時に異常がある場合は、第１のゲート電極にオフ信号
を印加してダブルゲート型半導体装置を即時オフするこ
とができる。トランジスタ状態において正常な場合は、
第２ゲート制御手段からオン信号が第２のゲート電極に
印加されサイリスタ状態に移行できる。このような第２
ゲート制御手段としては、電流判定回路部でトランジス
タ状態における過電流を検出し、過電流である場合は、
オン信号印加回路からは第２のゲート電極へはオン信号
を印加せず、逆にオフ信号印加回路部から第１のゲート
電極にオフ信号を印加し、ダブルゲート型半導体装置を
オフ状態とすることにより、このダブルゲート型半導体
装置を焼損等のトラブルから未然に防止することが可能
となる。

【００２２】また、ダブルゲート型半導体装置の通過電
流を通過電流判定手段によりモニターし、通過電流の値
によってオフ信号を出力することにより、他の保護回路
に先んじてダブルゲート型半導体装置を保護することが
できる。上述した第１ゲート制御手段を用いることによ
り、このオフ信号は１つの信号で良く、また、通過電流
判定手段としては、通過電流を検出する回路、あるい
は、動作電圧から判定する回路などを採用することが可
能である。

【００２３】第１ゲート制御手段のタイマー遅延手段に
おいて、第１および第２の時定数決定部を直列に接続し
て、オフ信号を第２の時定数決定部に入力することによ
り、オフ信号が発生する異常時の遅延時間が減少され
る。従って、異常時には、トランジスタ状態からオフす
る時間を短縮してダブルゲート型半導体装置が損傷する
ことを防止することが可能となる。

【００２４】また、整流手段を設置すると、第２のゲー
ト電極の電位が第１のゲート電極より高くなるような禁
止されたモードの発生を如何なる場合であっても防止で
きる。従って、ダブルゲート型半導体装置がラッチアッ
プし、制御不能に陥ることを防止できる。

【００２５】

【実施例】以下に図面を参照しながら本発明の実施例を
説明する。

【００２６】〔実施例１〕図１に本発明の実施例１に係る制御装置の構成を示して
ある。本例の制御装置２０は、第１のゲートＧ１および
第２のゲートＧ２を備えたダブルゲート型半導体装置１
５を駆動する制御装置であり、ダブルゲート型半導体装
置の構成、機能については、先に図２１および２２に基
づき説明した通りであるので、以下においては省略す
る。本装置２０は、入力端子Ｐ１に入力された制御信号
をゲートＧ１に印加する第１ゲート制御回路２１と、同
じ入力端子Ｐ１に入力された制御信号をゲートＧ２に印
加する第２ゲート制御回路２２から構成されている。先
ず、第２ゲート制御回路２２は、４つのインバータ２
３．１〜２３．４が直列接続されており、入力信号が反
転されながら波形整形されてダブルゲート型半導体装置
１５のゲートＧ２に印加されるようになっている。従っ
て、ゲート電位が不安定となる中間電位の時間が短縮さ
れており、誤動作の防止が図られている。

【００２７】一方、第１ゲート制御回路２１は、２つの
経路、すなわち、オン経路２４とオフディレイ経路２５
とから構成されている。オン経路２４は、オフディレイ
経路２５と共用するインバータ２６、このインバータ２
６と直列に接続されたインバータ２７、そして、インバ
ータ２７の信号と、オフディレイ経路２５のディレイ回
路３１からの信号が入力されるＮＯＲゲート２８、さら
に、オフディレイ経路２５と共用するインバータ２９か
ら構成されている。そして、オフディレイ経路２５は、
インバータ２６、直列にインバータ２６と接続されたイ
ンバータ３０、そして、抵抗３２と容量３３からなるデ
ィレイ回路３１、ＮＯＲゲート２８、さらにインバータ
２９から構成されている。従って、入力端子Ｐ１にオン
信号である高レベル信号が入力されると、インバータ２
６、２７、２９さらにＮＯＲゲート２８の遅れの後にオ
ン信号がゲートＧ１に印加される。一方、オフ信号であ
る低レベル信号が入力されると、これらの遅れに加え、
ディレイ回路３１を充電した後ゲートＧ１にオフ信号が
印加される。従って、この第１ゲート制御回路２１は、
オフ信号のみがディレイ回路３１の時間だけ遅延してゲ
ートＧ１に印加される制御回路である。また、インバー
タ２６、３０は入力信号の波形を整形してディレイ回路
３１の遅延時間の誤差を抑制する機能も備えている。

【００２８】図２に本制御回路２０を用いてダブルゲー
ト型半導体装置１５を制御するようすを示してある。先
ず、時刻ｔ１に、入力信号Ｉが低レベルから高レベルに
変わると、その信号がゲートＧ１およびゲートＧ２に印
加される。従って、ダブルゲート型半導体装置１５はサ
イリスタ状態となり、低オン抵抗下で導通状態となり、
エミッタＥとコレクタＣ間の動作電圧Ｖｃｅは低下しＶ
ｃｅ１となる。一方、エミッタＥとコレクタＣを流れる
通過電流Ｉｃは上昇する。そして、時刻ｔ２に、入力信
号Ｉが高レベルから低レベルに変わると、ゲートＧ２に
はその儘低レベルの信号が印加され、ゲートＧ１には、
第１ゲート制御回路２１に有るディレイ回路３１により
高レベルの信号が継続して印加される。従って、ダブル
ゲート型半導体装置１５は、サイリスタ状態からＩＧＢ
Ｔと同じ状態であるトランジスタ状態に移行する。この
際、オン抵抗がサイリスタ状態からトランジスタ状態に
移行するため増加し、動作電圧Ｖｃｅは、Ｖｃｅ１から
Ｖｃｅ２まで上昇する。

【００２９】次に、時刻ｔ２からディレイ回路３１によ
る遅れ時間Ｔ後の時刻ｔ３に、ゲートＧ１に低レベルの
信号が印加されるので、ダブルゲート型半導体装置１５
は、オフ状態となる。従って、動作電圧Ｖｃｅは上昇
し、通過電流Ｉｃは低下する。

【００３０】このように、本例に係る所定の時間、信号
を遅延させることが可能なディレイ回路３１を第１ゲー
ト制御回路２１に設置することにより、ダブルゲート半
導体装置１５を１つの入力信号Ｉにより制御することが
可能である。また、この遅延時間Ｔを調整することによ
り、サイリスタ状態からトランジスタ状態に移行が終了
したのち、ゲートＧ１にオフ信号を印加することが可能
となり、確実にダブルゲート型半導体装置をオフするこ
とができる。

【００３１】〔実施例２〕図３に、実施例２に係る制御
装置の構成を示してある。本例の制御装置２０は、実施
例１と同様に、第１のゲートＧ１および第２のゲートＧ
２を備えたダブルゲート型半導体装置１５を駆動する制
御装置であり、共通する部分においては、同じ符号を付
して説明を省略する。本例の装置２０も実施例１と同様
に入力端子Ｐ１に入力された制御信号をゲートＧ１に印
加する第１ゲート制御回路２１と、同じ入力端子Ｐ１に
入力された制御信号をゲートＧ２に印加する第２ゲート
制御回路２２から構成されている。本例の制御装置２０
において着目すべき点は、第１ゲート制御回路２１にお
いて、ディレイ回路に代わり、比較回路４１が設置され
ていることである。

【００３２】先ず、第２ゲート制御回路２２は、実施例
１と同様に４つのインバータ２３．１〜２３．４が直列
の接続されており、入力信号が反転されながら波形整形
されてダブルゲート型半導体装置１５のゲートＧ２に印
加される。また、第１ゲート制御回路２１は、同様に、
オン経路２４とオフディレイ経路２５とから構成され、
オン経路２４は、インバータ２６、２７、インバータ２
７の信号とオフディレイ経路２５の比較回路４１からの
信号が入力されるＮＯＲゲート２８、オフディレイ経路
２５と共用するインバータ２９から構成されている。

【００３３】一方、本装置のオフディレイ経路２５は、
ダブルゲート型半導体装置１５のコレクタ電圧として現
れる動作電圧Ｖｃｅが印加される比較回路４１を備えて
おり、この出力がＮＯＲゲート２８に入力されるように
なっている。この比較回路４１は、動作電圧Ｖｃｅが反
転入力に印加されるコンパレータ４２と、このコンパレ
ータ４２の非反転入力に印加される基準電圧を発生する
基準電源４３とから構成されている。従って、図２に示
したタイミングチャートにおいて、時刻ｔ２にゲートＧ
２にオフ信号が印加され、ダブルゲート型半導体装置１
５がトランジスタ状態に変わると動作電圧Ｖｃｅが上昇
してＶｃｅ２となる。コンパレータ４２に入力されてい
る基準電圧Ｖ０は、Ｖｃｅ２より低い値に設定されてい
るため、動作電圧Ｖｃｅが基準電圧Ｖ０を越えると、コ
ンパレータ４２の出力は反転する。その結果、オン経路
２４とオフ経路２５からの信号がＮＯＲゲート２８にお
いて一致し、第１ゲート制御回路２１からゲートＧ１に
オフ信号が供給される。これによりダブルゲート型半導
体装置１５は停止状態となる。

【００３４】このように、本例の制御装置においては、
比較回路４１を用いてサイリスタ状態からトランジスタ
状態への移行を確認してから、オフ信号をゲートＧ１に
印加するようにしている。このため、実施例１と同様
に、１つの入力信号でダブルゲート型半導体装置１５を
制御可能であると同時に、確実にこのダブルゲート型半
導体装置１５をオフすることが可能である。

【００３５】〔実施例３〕図４に、実施例３に係る制御
装置の構成を示してある。本例の制御装置２０は、実施
例１と同様に、第１のゲートＧ１および第２のゲートＧ
２を備えたダブルゲート型半導体装置１５を駆動する制
御装置であり、共通する部分においては、同じ符号を付
して説明を省略する。本例の装置２０は実施例１または
２と同様の構成の第１ゲート制御回路２１を備えてい
る。そして、本例の装置２０は、ゲートＧ２へのオン信
号を遅延可能な第２ゲート制御回路２２を備えている。

【００３６】すなわち、本装置の第２ゲート制御回路２
２は、入力端子Ｐ１から入力される入力信号Ｉを遅延さ
せる遅延回路５１、ダブルゲート型半導体装置１５の通
過電流Ｉｃを検出し、判定可能な判定回路５２、さら
に、この判定回路５２の結果によりゲートＧ１に印加さ
れているオン信号をオフ信号に変換可能なオフ信号発信
回路５３から構成されている。また、判定回路５２の結
果は、遅延回路５１に反映され、遅延回路５１から判定
回路５２の結果に基づきオン信号がゲートＧ２に印加さ
れる。

【００３７】先ず、入力信号ＩをゲートＧ１に印加され
るタイミングから遅延させる遅延回路５１は、２つの直
列に接続されたインバータ２３．１、２３．２、このイ
ンバータ２３．１、２３．２からの信号を所定の時間遅
延させるディレイ回路４５、さらに、このディレイ回路
４５からの信号と判定回路５２からの信号とが入力され
るＡＮＤゲート４６から構成されている。従って、入力
端子Ｐ１に入力されたオン信号は、第１ゲート制御回路
２１により先ずゲートＧ１に印加され、それより遅れて
ゲートＧ２に印加される。このため、本例の制御装置２
０によって、ダブルゲート型半導体装置１５は、先ず、
トランジスタ状態からスタートすることとなる。

【００３８】この遅延回路５１に判定結果を入力する判
定回路５２は、ダブルゲート型半導体装置１５の通過電
流Ｉｃが流れる検出抵抗５６と、この検出抵抗５６にお
ける電圧降下が反転入力に供給されるコンパレータ５
４、さらにこのコンパレータ５４の非反転入力に供給さ
れる基準電圧Ｖ１を発生する基準電源５５から構成され
ている。従って、ゲートＧ１にオン信号が供給され、ダ
ブルゲート型半導体装置１５がトランジスタ状態となる
と、検出抵抗５６に電流Ｉｃが流れ、その電流Ｉｃに比
例した降下電圧がコンパレータ５４により基準電圧Ｖ１
と比較される。従って、このトランジスタ状態におい
て、所定の電流より大きな通過電流Ｉｃが流れると、コ
ンパレータ５４からの信号は反転するため、ダブルゲー
ト型半導体装置１５が過電流状態でスタートしたのか否
かを判定することができる。そして、過電流状態である
場合は、この判定回路５２のコンパレータ５４からの出
力を遅延回路５１のＡＮＤゲート４６に入力させること
により、ディレイ回路４５により遅延したオン信号をキ
ャンセルすることが可能となる。

【００３９】また、判定回路５２の出力は、第１ゲート
制御回路２１の出力と、オフ信号発信回路５３を介して
接続されている。このオフ信号発信回路５３は、第１ゲ
ート制御回路２１の出力側から判定回路５２側への流れ
が順方向であるダイオード５７により構成されており、
判定回路５２において過電流を検出してコンパレータ５
４の出力が反転すると、第１ゲート制御回路２１からゲ
ートＧ１に印加されているオン信号が反転してオフ信号
がゲートＧ１に供給されるようになっている。

【００４０】従って、判定回路５２において過電流状態
が検出されると、遅延回路５１によりゲートＧ２へのオ
ン信号がキャンセルされ、一方、ゲートＧ１へはオフ信
号が供給される。従って、ダブルゲート型半導体装置１
５はオフとなる。

【００４１】本例の制御装置２０の動きを図５および図
６に示したタイムチャートに基づき説明する。図５に、
正常なスタート時における動きを示してある。先ず、時
刻ｔ１１に、入力信号が低レベルから高レベルに変化す
ると、ゲートＧ１へは第１ゲート制御回路２１によりそ
の儘高レベル信号が供給される。一方、ゲートＧ２へは
第２ゲート制御回路２２の遅延回路５１により低レベル
信号が継続される。従って、ダブルゲート型半導体装置
１５はサイリスタ状態ではなく、トランジスタ状態で導
通状態となる。その結果、導通電流Ｉｃが検出抵抗５６
を流れ、検出抵抗５６における降下電圧がコンパレータ
５４により判定される。この導通電流Ｉｃが、正常Ｉｃ
レベルより小さい場合は、コンパレータ５４の出力は反
転せず、遅延回路５１から所定の時間の後の時刻ｔ１２
に、高レベルのオン信号がゲートＧ２へ供給される。そ
して、ダブルゲート型半導体装置１５は、サイリスタ状
態に移行し、低オン抵抗となる。

【００４２】一方、図６に示すように、時刻ｔ１５にお
いてトランジスタ状態下でスタートした場合に、導通電
流Ｉｃが正常Ｉｃレベルを越えている場合は、コンパレ
ータ５４の出力が反転する。従って、第２ゲート制御回
路２２において、オン信号はキャンセルされる。さら
に、オフ信号発信回路５３によりオフ信号が時刻ｔ１６
にゲートＧ１へ供給され、ダブルゲート型半導体装置１
５はオフとなる。このように、本例の制御装置２０を用
いると、ダブルゲート型半導体装置１５は、ゲートＧ１
によりトランジスタ状態でスタートされる。従って、判
定回路５２により異常が検出された場合は、ゲートＧ１
にオフ信号を供給することにより即時ダブルゲート型半
導体装置１５をオフ状態とすることができる。従来の制
御装置においては、ダブルゲート型半導体装置１５がサ
イリスタ状態でスタートし、異常が起きた場合であって
も、トランジスタ状態に移行した後にストップする必要
があり、移行する時間の間に回復不可能な損傷を受ける
場合があった。しかし、本制御装置を用いることによ
り、異常が検出された場合は、即時停止することが可能
であるので、損傷を最小限に抑えることが可能となる。

【００４３】なお、図４に示した制御装置２０において
は、ダブルゲート型半導体装置１５のエミッタＥ側に接
続された検出抵抗５６を用いて通過電流Ｉｃを判定して
いる。しかし、図７に示すように、センス端子Ｅ１が用
意されたセンスＭＯＳ１６を用いて、センス端子Ｅ１に
流れるセンス電流Ｉｓから過電流を検出しても勿論良
い。このセンス電流Ｉｓは、通過電流ＩｃとＩｓ＝Ｉｃ
／（センス比）の関係があり、通過電流Ｉｃを判定する
ことが可能だからである。また、検出抵抗５６に流れる
検出用の電流値を低く抑えることが可能であるので、検
出のために発生する電力を抑制することができる。

【００４４】また、図８に示すように、異常Ｉｃが流れ
る場合は、動作電圧Ｖｃｅが上昇するため、この動作電
圧Ｖｃｅをコンパレータ５４の反転入力に供給すること
によっても、過電流状態を判定することが可能である。
特に、負荷短絡、アーム短絡などの場合においては、Ｖ
ｃｅは、略電源整流電圧となり、十分に過電流を検出す
ることができる。また、本例によっても、検出のために
発生する電力を抑制することが可能となる。

【００４５】〔実施例４〕図９に、実施例４に係る制御
装置の構成を示してある。本例の制御装置２０も、上記
の実施例と同様に、第１のゲートＧ１および第２のゲー
トＧ２を備えたダブルゲート型半導体装置１５を駆動す
る制御装置であり、共通する部分においては、同じ符号
を付して説明を省略する。また、本例の装置２０は実施
例１と同様のオフ信号のみを遅延可能なディレイ回路３
１を備えた第１ゲート制御回路２１と、ディレイ回路を
備えていない第２ゲート制御回路２２を有している。こ
れらの回路構成については、実施例１において説明した
と同様であるので、説明を省略する。本制御装置２０に
おいて着目すべき点は、上記の第１ゲート制御回路２
１、第２ゲート制御回路２２に加え、異常検出回路６０
を備えていることである。この異常検出回路６０は、ダ
ブルゲート型半導体装置１５の通過電流Ｉｃを判定可能
な判定回路６１と、この判定回路６１に基づきオフ信号
を第１ゲート制御回路２１および第２ゲート制御回路２
２に供給可能なオフ信号出力回路６２から構成されてい
る。従って、ダブルゲート型半導体装置１５が動作中
に、過電流が流れると、判定回路６１においてこの過電
流を判定し、規定以上の電流値であると判定した場合
は、オフ信号出力回路６２からオフ信号が第１および第
２ゲート制御回路２１、２２に供給され、ダブルゲート
型半導体装置１５をオフとすることができる。

【００４６】このような異常検出回路６０の判定回路６
１においては、実施例２において説明したと略同様に、
ダブルゲート型半導体装置１５のエミッタ側に接続され
た検出抵抗６４により通過電流Ｉｃは電圧降下として検
出される。そして、この降下電圧値は、コンパレータ６
３の反転入力に供給され、コンパレータ６３の非反転入
力には、基準電源６５からの基準電位Ｖ２が供給され
る。また、オフ信号出力回路６２は、入力端子Ｐ１から
判定回路６１の方向が順方向であるダイオード６２から
構成されている。従って、通過電流Ｉｃが基準値以上と
なり、検出抵抗６４における降下電圧が基準電圧Ｖ２を
越えると、コンパレータ６３の出力が反転し、ダイオー
ド６２を介して低レベルのオフ信号が第１および第２ゲ
ート制御回路２１、２２に供給される。従って、ダブル
ゲート型半導体装置１５は、サイリスタ状態からトラン
ジスタ状態に移行し、さらに、オフ状態に移行する。

【００４７】本装置の動きを図１０に示したタイミング
チャートに基づき説明する。先ず時刻ｔ２１に、入力信
号Ｉが高レベルとなり、第１および第２ゲート制御回路
２１、２２からゲートＧ１、Ｇ２にそれぞれオン信号が
供給され、ダブルゲート型半導体装置１５はサイリスタ
状態でスタートする。その後、時刻ｔ２２に負荷短絡、
アーム短絡などが発生し、通過電流Ｉｃが正常レベルを
越えると判定回路６１において過電流状態であることを
判定する。その結果、時刻ｔ２３にオフ信号出力回路６
２からオフ信号が出力され、第１ゲート制御回路２１お
よび第２ゲート制御回路２２に入力される。従って、第
２ゲート制御回路２２からはその儘オフ信号がゲートＧ
２に印加され、時刻ｔ２３にダブルゲート型半導体装置
１５はサイリスタ状態からトランジスタ状態に移行す
る。そして、第１ゲート制御回路２１から所定の時間の
遅延後の時刻ｔ２４にゲートＧ１にオフ信号が供給さ
れ、ダブルゲート型半導体装置１５はオフとなる。

【００４８】このように、本例の制御装置２０において
は、異常検出回路６０を備えており、サイリスタ状態下
での通常動作時であっても、過電流などの異常を検出す
ることが可能である。そして、異常を検出すると、自動
的にオフ信号を出力し、サイリスタ状態からトランジス
タ状態を経て装置を停止することが可能である。従来の
制御装置においては、このようなダブルゲート型半導体
装置１５を制御する場合、外部機器などにより異常が検
出されると、先ず、ゲートＧ２をオフする信号を供給
し、その後、ゲートＧ１をオフする信号を供給する必要
があった。従って、外部機器において異常が検出してか
ら２つの信号を出力する間にダブルゲート型半導体装置
１５が損傷を受ける可能性が高いことが問題であった。
しかし、本制御装置においては、常時通過電流を判定す
ることにより、異常な状態をいち早く検出でき、また、
制御装置内でオフ信号を出力することができる。そし
て、遅延回路を用いた第１ゲート制御回路２１により確
実にダブルゲート型半導体装置１５をオフし、損傷の発
生を未然に防止することが可能となる。

【００４９】なお、本例の制御装置においては第１ゲー
ト制御回路として、実施例１と同様の回路を用いている
が、実施例２と同様にトランジスタ状態への移行を確認
した後、ゲートＧ１にオフ信号を出力する制御回路を採
用しても勿論良い。また、過電流を検出する判定回路と
して、本例においては、エミッタＥの下流に検出抵抗を
設置しているが、実施例３において説明したように、セ
ンス端子Ｅ１の設けられたダブルゲート型半導体装置に
おいては、センス電流を検出しても勿論良い。

【００５０】さらに、動作電圧Ｖｃｅから異常状態を判
定可能であることも、実施例３において説明した通りで
ある。

【００５１】〔実施例５〕図１１に、本発明の実施例５
に係る制御装置の構成を示してある。本例の制御装置２
０は、実施例３と同様に、第１のゲートＧ１、第２のゲ
ートＧ２およびセンス端子Ｅ１が用意されたセンスＭＯ
Ｓ付ダブルゲート型半導体装置１６を駆動する制御装置
であり、図７に示した制御装置と略同様である。本例の
制御装置２０は図１に基づき説明した実施例１と同様の
構成の第１ゲート制御回路２１を備えている。さらに、
実施例３と同様のゲートＧ２へのオン信号を遅延可能な
第２ゲート制御回路２２を備えており、この第２ゲート
制御回路２２は、入力端子Ｐ１から入力される入力信号
Ｉを遅延させる遅延回路５１、ダブルゲート型半導体装
置１６の通過電流Ｉｃを検出し、判定可能な判定回路５
２、この判定回路５２の結果によりゲートＧ１に印加さ
れているオン信号をオフ信号に変換可能なオフ信号発信
回路５３から構成されている点も同様である。従って、
上述した実施例と共通する部分においては同じ符号を付
して説明を省略する。本例において着目すべき点は、オ
フ信号発信回路５３からのオフ信号がゲートＧ１に直接
印加されず、第１ゲート制御回路２１の入力信号をオフ
としていることである。従って、判定回路５２等で誤動
作等により、瞬間的にオフ信号を発信させる条件が成立
したような場合においても、センスＭＯＳ付ダブルゲー
ト型半導体装置１６の動作は確保できる。なお、本例に
おいては、ＡＮＤゲート４６が２つのインバータ４６
ｂ、４６ｃおよびＮＯＲゲート４６ａにより構成されて
いるが、動作においては上記実施例と同様である。

【００５２】本例の制御装置２０の動作を図１２ないし
１４に示すタイミングチャートに基づき説明する。制御
装置２０は、サイリスタ動作からトランジスタ動作に移
行した後、ダブルゲート型半導体装置１６をオフさせる
ため、第１ゲート制御回路２１にディレイ回路３１が設
けられている。このディレイ回路３１の遅延時間（オフ
ディレー時間）Ｔｄ１は、ディレイ回路３１を構成する
抵抗３２および容量３３の積、すなわち、時定数Ｒ１・
Ｃ１に依存する。一方、第２ゲート制御回路５１には、
オン時にトランジスタ動作で動作確認をした後、サイリ
スタ動作に移行できるように、ディレイ回路４５が設け
られている。このディレイ回路４５の遅延時間（オンデ
ィレー時間）Ｔｄ２は、ディレイ回路４５を構成する抵
抗４７および容量４８の積、すなわち、時定数Ｒ２・Ｃ
２に依存する。オフ信号のみならず、オン信号も第２ゲ
ート制御回路５１を通過してダブルゲート型半導体装置
１６に印加されるため、オンディレー時間Ｔｄ２は、第
２ゲート制御回路５１のオフディレー時間でもある。従
って、第１ゲート制御回路２１を用いてサイリスタ動作
からトランジスタ動作に確実に移行したのち、ダブルゲ
ート型半導体装置１６をオフするためには、Ｒ１・Ｃ１
＞Ｒ２・Ｃ２が成り立つ必要がある。このため、制御装
置２０のディレイ回路３１および４５は、抵抗３２、４
７および容量３３、４８の値がこの関係を満たすように
設計される。

【００５３】図１２は、通常のオン・オフ動作における
ゲートＧ１およびゲートＧ２に印加される信号を示して
いる。時刻ｔ３０にオン信号が入力されると、第１ゲー
ト制御回路２１のオン経路２４の動作遅れ時間の後、ゲ
ートＧ１の信号が高レベルとなり、ダブルゲート型半導
体装置１６はトランジスタ状態となる。そして、第２ゲ
ート制御回路２２のオンディレー時間Ｔａ後の時刻ｔ３
１にサイリスタ動作に移行する。一方、時刻ｔ３２にオ
フ信号が入力されると、第２ゲート制御回路２２のオフ
ディレー時間Ｔｂ時間後の時刻ｔ３３にトランジスタ動
作に移行し、時刻ｔ３２から第１ゲート制御回路２１の
オフディレー時間Ｔｃ後である時刻ｔ３４にダブルゲー
ト型半導体装置１６はオフとなる。上述したオンあるい
はオフディレー時間Ｔｄ２は、時間ＴａおよびＴｂであ
り、オフディレー時間Ｔｄ１は、時間Ｔｃである。従っ
て、Ｒ１・Ｃ１＞Ｒ２・Ｃ２が成立すれば、時間Ｔｃは
時間Ｔｂより長くなるので、必ずトランジスタ動作に移
行した後、ゲートＧ１がオフとなり、ダブルゲート型半
導体装置をオフすることができる。

【００５４】図１３は、オン時のトランジスタ動作中に
異常が検出された場合の動作を示してある。時刻ｔ３０
にオン信号が入力されると、図１２と同様に動作遅れ時
間の後、ゲートＧ１に高レベルの信号が印加され、ダブ
ルゲート型半導体装置はトランジスタ状態でオンとな
る。そして、ゲートＧ２にオン信号が印加される前の時
刻ｔ３５に異常が検出されると、オフディレー時間Ｔｃ
後の時刻ｔ３６にオフとなる。図１４は、ダブルゲート
型半導体装置１６がサイリスタ動作中に異常が検出され
た場合を示してある。オン信号が時刻ｔ３０に入力さ
れ、ゲートＧ１およびゲートＧ２が高レベルとなり、サ
イリスタ状態となった後の時刻ｔ３７に異常が検出され
ると、ゲートＧ２は、異常検出用のコンパレータ等を含
む判定回路５２の動作遅れの後、低レベルとなり、トラ
ンジスタ状態に移行する。そして、時刻ｔ３７からオフ
ディレー時間Ｔｃ後の時刻ｔ３８にゲートＧ１も低レベ
ルとなり、ダブルゲート型半導体装置１６はオフとな
る。

【００５５】〔実施例６〕図１５に、本発明の実施例６に係る制御装置の構成を示
してある。本例の制御装置２０も、実施例５と同様に、
第１のゲートＧ１、第２のゲートＧ２およびセンス端子
Ｅ１が用意されたセンスＭＯＳ付ダブルゲート型半導体
装置１６を駆動する制御装置であり、第１ゲート制御回
路２１、第２ゲート制御回路５１を備えている。従っ
て、共通する部分は同じ符号を付して説明を省略する。
本例の制御装置において着目すべき点は、第１ゲート制
御回路２１において、オフディレー時間を設定する回路
としてディレイ回路３１ａが採用されており、このディ
レイ回路３１ａは、直列接続された２つの抵抗３２ａお
よび３２ｂ、さらに、容量３３から構成されていること
である。また、第２ゲート制御回路２２においても、オ
フ信号発信回路として、第１ゲート制御回路２１の入力
にオフ信号を供給するオフ信号発信回路５３に加えて、
ディレイ回路３１ａにオフ信号を供給する異常時用のオ
フ信号発信回路５３ａが用意されている。この異常時用
のオフ信号発信回路５３ａは、オフ信号発信回路５３と
同様に、ダイオードにより構成されており、ダイオード
のアノード側がディレイ回路３１ａを構成する抵抗３２
ｂの上流、すなわち、抵抗３２ａと３２ｂの接続点と接
続されている。

【００５６】〔実施例６〕図１５に、本発明の実施例６
に係る制御装置の構成を示してある。本例の制御装置２
０も、実施例５と同様に、第１のゲートＧ１、第２のゲ
ートＧ２およびセンス端子Ｅ１が用意されたセンスＭＯ
Ｓ１６付ダブルゲート型半導体装置１６を駆動する制御
装置であり、第１ゲート制御回路２１、第２ゲート制御
回路２２を備えている。従って、共通する部分は同じ符
号を付して説明を省略する。本例の制御装置において着
目すべき点は、第１ゲート制御回路２１において、オフ
ディレー時間を設定する回路としてディレイ回路３１ａ
が採用されており、このディレイ回路３１ａは、直列接
続された２つの抵抗３２ａおよび３２ｂ、さらに、容量
３３から構成されていることである。また、第２ゲート
制御回路２２においても、オフ信号発信回路として、第
１ゲート制御回路２１の入力にオフ信号を供給するオフ
信号発信回路５３に加えて、ディレイ回路３１ａにオフ
信号を供給する異常時用のオフ信号発信回路５３ａが用
意されている。この異常時用のオフ信号発信回路５３ａ
は、オフ信号発信回路５３と同様に、ダイオード５７ａ
により構成されており、ダイオード５７ａのアノード側
がディレイ回路３１ａを構成する抵抗３２ｂの上流、す
なわち、抵抗３２ａと３２ｂの接続点と接続されてい
る。

【００５７】さらに、ダブルゲート型半導体装置１６の
ゲートＧ１とゲートＧ２を接続する整流回路６０が採用
され、この整流回路６０もゲートＧ２側をアノード側と
したダイオード６１により構成されている。

【００５８】本例の制御装置２０は、実施例５に示した
制御装置のオフディレー時間Ｔｃの短縮を目的とした制
御装置である。すなわち、図１１に基づき説明した実施
例５に係る制御装置は、ゲートＧ１に低レベルの信号を
印加するオフディレー時間Ｔｃを、ゲートＧ１に低レベ
ルの信号が印加される時間Ｔｂ、あるいはＴｄ２と比較
し、十分に大きく設定して、サイリスタ状態からトラン
ジスタ状態への移行を確実に行なった後、ダブルゲート
半導体装置をオフするものであった。従って、確実なオ
ンオフという駆動を確保できる装置である。反面、異常
を検出した場合であっても、オフディレー時間Ｔｃ後で
しかオフできないため、このオフディレー時間Ｔｃが駆
動対象であるダブルゲート半導体装置に対して長い場合
もある。

【００５９】この場合、ブリッジ動作中のアーム短絡な
どによる発生する過電流が異常の原因であると、オフデ
ィレー時間Ｔｃ中にダブルゲート型半導体装置１６が自
己発熱し、異常温度上昇の結果耐熱限界を越して破壊に
至ることも考え得る。

【００６０】そこで、本例の制御装置２０においては、
異常時のオフディレー時間を短縮可能なように、ディレ
ー時間を決定する時定数を変更できるディレイ回路３１
ａを採用している。本例の装置のディレイ回路３１ａに
おいては、通常時の時定数、すなわち、入力端子Ｐ１か
らオフ信号が入力された場合の時定数は（Ｒ１１＋Ｒ１
２）・Ｃ１である。従って、ディレー時間Ｔｃは（Ｒ１
１＋Ｒ１２）・Ｃ１で決定される。

【００６１】これに対し、過電流が流れた異常時にあっ
ては、判定回路５２において異常であることを検出し、
コンパレータ５４の出力が低電位となる。そして、オフ
信号発信回路５３、５３ａにより低電位であるオフ信号
が第１ゲート制御回路２１の入力と、ディレイ回路３１
ａの抵抗３２ｂの上流に供給される。従って、ディレイ
回路３１ａにおいては、抵抗３２ｂのみを介して容量３
３が放電される。このため、時定数Ｒ１２・Ｃ１で決定
されるディレー時間Ｔｃ’の後、オフ信号がＮＯＲゲー
ト２８に供給される。このように、本例の制御装置にお
いては、異常時のディレー時間をＲ１２／（Ｒ１１＋Ｒ
１２）に短縮することができ、異常時の温度上昇を抑制
してダブルゲート型半導体装置１６の破壊を防止するこ
とが可能となる。なお、通常時においては、サイリスタ
動作からトランジスタ動作へ移行するために十分余裕を
持ったディレー時間Ｔｃが適用される。

【００６２】また、本例の制御装置２０においては、ゲ
ートＧ１とゲートＧ２を接続する整流回路６０が設けら
れている。図１２ないし図１４等で説明したように、ゲ
ートＧ１は、ゲートＧ２に先立って高電位となり、ま
た、ゲートＧ２はゲートＧ１に先立って低電位となる必
要がある。逆に、ゲートＧ２がゲートＧ１より高電位と
なると、ダブルゲート型半導体装置１６は、ラッチアッ
プ状態となり、制御不能に陥る。従って、ゲートＧ２が
高電位、ゲートＧ１が低電位というモードは禁止された
モードである。しかし、スパーク電圧などが発生して偶
然にゲートＧ２が高電位となることも考えられる。ま
た、ダブルゲート型半導体装置１６が制御装置と組み合
わされるまで、あるいは、組み合わされた後であっても
ゲートＧ１、あるいはゲートＧ２のいずれかがオープン
状態であると、静電気等により禁止モードが実現される
こともあり得る。従って、この禁止モードが決して発生
しないことが望ましく、本例の制御装置においては、整
流回路６０を用いてこの禁止モードの発生を防止してい
る。

【００６３】本例の制御装置２０に用いられている整流
回路６０は、ダイオード６１で構成されており、外乱等
によりゲートＧ２の電位が、ゲートＧ１の電位より高い
状態が発生した場合であっても、ダイオード６１の順方
向電圧でクランプされ、上述した禁止モードの発生が防
止されている。ゲートＧ２の電位はゲートとして十分駆
動できる程度の電位でなければ（例えば３Ｖ以上）ラッ
チアップ状態にはならないので、順方向電圧がこの範囲
に収まるようなダイオード６１を採用すれば良い。整流
回路６０の構成としては、素子としてトーテムポール型
のものを採用することも可能であり、プルアップ抵抗に
よるオープンコレクタ型の構成であっても良い。また、
図示していないが、発振防止用に、ゲートＧ１あるいは
ゲートＧ２をゲート抵抗を介して接続している場合は、
このゲート抵抗の上流に整流回路６０を設置しても良
く、勿論、下流に設置することも可能である。

【００６４】図１６に、ダイオード６１をダブルゲート
型半導体装置側に形成した例を示してある。図１６に示
すダブルゲート型半導体装置は、ダブルゲートＭＯＳ型
パワーデバイス７０であり、その素子表面７１にポリシ
リコン製のゲート電極Ｇ１とＧ２が形成されている。な
お、エミッタ電極は除いて図示している。ゲート電極Ｇ
１は、燐等の不純物を導入してｎ^＋型に調整されてお
り、ゲート電極Ｇ２はボロン等の不純物を導入してｐ
^＋型に調整されている。このゲート電極Ｇ１とＧ２の
間に不図示のエミッタ電極の設置領域を除いて、ポリシ
リコン層７２が形成され、不純物を導入することにより
ｐｎ接合７３が形成されている。従って、このポリシリ
コン層７２でダイオード６１を構成でき、整流回路６０
を設置することが可能である。なお、各ゲート電極と不
図示のエミッタ電極とはシリコン酸化膜で絶縁される。
また、ゲート電極Ｇ１およびＧ２を構成している高濃度
のポリシリコン層を直接接続させてｐｎ接合を形成する
ことも勿論可能であるが、形成されるダイオードの耐圧
が低下する傾向があり、信頼性を保持することが困難な
ことが多いため、本例の制御装置においては、別途ポリ
シリコン層７２を用いてｐｎ接合を形成している。

【００６５】図１７は、図１６と同様にダブルゲートＭ
ＯＳ型パワーデバイス７０の表面７１にダイオードを形
成したものを示している。図１７に示すダブルゲートＭ
ＯＳ型パワーデバイス７０においては、ゲート電極Ｇ１
およびＧ２の両者がｎ^＋型で形成されており、ポリシ
リコン抵抗の低減を図る面では図１６の示すダブルゲー
トＭＯＳ型パワーデバイスに対し優れている。しかし、
ゲート電極Ｇ１およびＧ２の間に同じくポリシリコン層
７２を用いて形成されたダイオード６１とは直接接続す
ることができない。そこで、このダブルゲートＭＯＳ型
パワーデバイスにおいては、ポリシリコン層の上の図示
していない絶縁層に窓を形成し、ｎ^＋型のゲート電極Ｇ
２とダイオード６１のｐ型の部分とをアルミ蒸着配線７
４で接続するようにしている。

【００６６】以上のように、本例の制御装置２０は、異
常時においてはオフディレー時間を短縮し、ダブルゲー
ト型半導体装置の損傷を防止すると同時に、整流回路を
導入することにより如何なる場合であっても禁止モード
の発生を抑制し、安全で、確実なダブルゲート型半導体
装置の駆動を実現できるものである。

【００６７】なお、本例は、ディレイ回路３１ａの時定
数を決定する抵抗が分割された例に基づき説明したが、
図１８に示すように、直列に接続された２つの容量３３
ａおよび３３ｂを用いても、容量を分割でき、時定数を
変更することは可能である。

【００６８】また、実施例５および６においては、セン
スＭＯＳを有するダブルゲート型半導体装置に基づき説
明しているが、ダブルゲート型半導体装置のコレクタ−
エミッタ間を流れる主電流を判定しても良いことは勿論
である。

【００６９】

【発明の効果】以上において説明したように、本発明に
係るスイッチング装置においては、先ず、ターンオフ信
号を遅延可能な第１ゲート制御手段により、ダブルゲー
ト型半導体装置へのオフ信号を遅延して第１のゲート電
極に印加することにより、１つの制御信号により、ダブ
ルゲート型半導体装置を確実に停止・制御することが可
能となる。また、オン信号を遅延可能な第２ゲート制御
手段を用いることにより、オン時に異常があった場合で
あっても、即時ダブルゲート型半導体装置をオフ状態と
することが可能であり、回復不可能な損傷の発生を未然
に防止することが可能となる。さらに、ダブルゲート型
半導体装置の通過電流を通過電流判定手段でモニター
し、通過電流の値によってオフ信号を出力する場合は、
他の保護回路に先んじてダブルゲート型半導体装置を保
護することができる。

【００７０】このように、本発明に係るスイッチング装
置は、ＭＣＴなどと同様の低いオン抵抗でオン状態とな
り、さらに、ＩＧＢＴと同様に短い時間でターンオフと
なるので、高周波応用においてもスイッチングロスの少
ないパワーデバイスを提供できる。

【００７１】第１ゲート制御手段のタイマー遅延手段
を、第１および第２の時定数決定部から構成することに
より、異常時と正常時のオフディレー時間を変更するこ
とが可能である。従って、異常時にはオフディレー時間
を短縮して、ダブルゲート型半導体装置が耐熱限界を越
えて破壊するような自体の発生を防止でき、信頼性の高
い制御装置とすることが可能となる。

【００７２】また、整流手段を設置することにより、第
２のゲート電極の電位が第１のゲート電極より高くなる
ような禁止されたモードの発生を如何なる場合であって
も防止でき、制御不能に陥ることを防止して、信頼性の
向上を図ることができる。特に、ポリシリコン製のダイ
オードを用いることにより、ダブルゲート型半導体装置
自体に整流手段を設置することもできる。このため、ダ
ブルゲート型半導体装置を単独で扱ったりする場合であ
っても、静電気などの予測できない原因によるラッチア
ップの発生と言った危険を未然に防止でき、制御装置の
小形化を図ることも可能である。

【図面の簡単な説明】

【図１】本発明の実施例１に係る制御装置の構成を示す
回路図である。

【図２】図１に示す制御装置の動作を示すタイミングチ
ャートである。

【図３】本発明の実施例２に係る制御装置の構成を示す
回路図である。

【図４】本発明の実施例３に係る制御装置の構成を示す
回路図である。

【図５】図４に示す制御装置の動作を示す正常時のタイ
ミングチャートである。

【図６】図４に示す制御装置の動作を示す異常時のタイ
ミングチャートである。

【図７】本発明の実施例３に係る異なる構成の制御装置
を示す回路図である。

【図８】本発明の実施例３に係る異なる構成の制御装置
を示す回路図である。

【図９】本発明の実施例４に係る制御装置の構成を示す
回路図である。

【図１０】図９に示す制御装置の動作を示すタイミング
チャートである。

【図１１】本発明の実施例５に係る制御装置の構成を示
す回路図である。

【図１２】図１１に示す制御装置の正常時の動作を示す
タイミングチャートである。

【図１３】図１１に示す制御装置のオン時に異常があっ
た場合の動作を示すタイミングチャートである。

【図１４】図１１に示す制御装置のサイリスタ状態に異
常があった場合の動作を示すタイミングチャートであ
る。

【図１５】本発明の実施例６に係る制御装置の構成を示
す回路図である。

【図１６】図１５に示す制御装置の内、ダブルゲートＭ
ＯＳ型パワーデバイスの表面にダイオードが形成された
状態を示す斜視図である。

【図１７】図１６と同様にダイオードが形成された状態
を示す斜視図であって、ダイオードとゲート電極とをア
ルミ蒸着配線で接続したものを示す。

【図１８】本発明の実施例６に係る制御装置の他の構成
の例を示す回路図である。

【図１９】従来の絶縁ゲート型半導体装置の制御方法を
示す説明図である。

【図２０】図１９に示す制御方法により半導体装置の動
作を示すタイミングチャートである。

【図２１】ダブルゲート型半導体装置の構造を示す断面
図である。

【図２２】図２１に示すダブルゲート型半導体装置の動
作を示すタイミングチャートである。

【図２３】別の構造に係るダブルゲート型半導体装置を
示す断面図である。

【符号の説明】

１・・・コレクタ電極２・・・ｐ⁺型のコレクタ層３・・・ｎ^-型のベース層４・・・ｐ型のベース層５・・・ｎ型のエミッタ層５ａａ，５ａｂ・・・深いｎ⁺型のウェル６・・・ｐ⁺型のエミッタ層７・・・エミッタ電極８・・・ゲート酸化膜１１・・・第１のゲート電極（ゲートＧ１）１２・・・第２のゲート電極（ゲートＧ２）１３・・・第１のＭＯＳ１４・・・第２のＭＯＳ１５・・・ダブルゲート型半導体装置１６・・・センス端子付のダブルゲート型半導体装置２０・・・制御装置２１・・・第１ゲート制御回路２２・・・第２ゲート制御回路２３、２６、２７、２９、３０・・・インバータ２４・・・オン経路２５・・・オフディレイ経路２８・・・ＮＯＲゲート３１、３１ａ、３１ｂ、４５・・・ディレイ回路３２、４７・・・抵抗３３、４８・・・容量４１、６１・・・判定回路４２、５４、６３・・・コンパレータ４３、５５、６５・・・基準電源４６・・・ＡＮＤゲート５１・・・遅延回路５２・・・判定回路５３・・・オフ信号発信回路５６、６４・・・検出抵抗５７、６６・・・ダイオード６０・・・異常検出回路６２・・・オフ信号出力回路６５・・・整流回路６６・・・ダイオード７０・・・ダブルゲートＭＯＳ型パワーデバイス７１・・・パワーデバイスの表面７２・・・ポリシリコン層７３・・・ｐｎ接合７４・・・アルミ蒸着配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者西浦真治神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (72)発明者桜井建弥神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (72)発明者大月正人神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (56)参考文献特開平２−155456（ＪＰ，Ａ) 特開平１−295520（ＪＰ，Ａ) 特開平３−40517（ＪＰ，Ａ) 特開平５−129917（ＪＰ，Ａ) 特開平５−267580（ＪＰ，Ａ) 特開平６−53795（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70

Claims

(57)【特許請求の範囲】

【請求項１】サイリスタ動作からトランジスタ動作へ
の移行を制御可能な第２のゲート電極を持つ第２のＭＯ
ＳＦＥＴと、前記トランジスタ動作のオン・オフを制御
可能な第１のゲート電極を持つ第１のＭＯＳＦＥＴとを
有し、コレクタ電極とエミッタ電極との導通時は第１の
ＭＯＳＦＥＴをオン状態とすると共に第２のＭＯＳＦＥ
Ｔをオフ状態とした前記サイリスタ動作であって、第１
のＭＯＳＦＥＴをオン状態としたまま第２のＭＯＳＦＥ
Ｔをオン状態とすることにより前記サイリスタ動作から
前記トランジスタ動作に移行させてから、第１のＭＯＳ
ＦＥＴをオフ状態として当該トランジスタ動作がオフす
るダブルゲート型半導体装置を備え、前記ダブルゲート
型半導体装置へのターンオフ信号に基づき、これをオン
信号として前記第２のゲート電極に印加する時点よりも
遅延して前記第１のゲート電極にオフ信号として印加す
る第１ゲート制御手段を有することを特徴とするスイッ
チング装置。
【請求項２】請求項１において、前記第１ゲート制御
手段は、所定の時間だけ前記ターンオフ信号を遅延して
前記オフ信号として前記第１のゲート電極に印加するタ
イマー遅延手段であることを特徴とするスイッチング装
置。
【請求項３】請求項１において、前記第１ゲート制御
手段は、前記コレクタ電極に印加される動作電圧を判定
する動作判定回路部と、この動作判定回路部の判定結果
に基づき前記オフ信号を前記第１のゲート電極に印加す
るオフ信号印加回路部とを備える動作判定遅延手段であ
ることを特徴とするスイッチング装置。
【請求項４】サイリスタ動作とトランジスタ動作の移
行を制御可能な第２のゲート電極と、トランジスタ動作
からオン・オフの移行を制御可能な第１のゲート電極と
を有し、コレクタ電極からエミッタ電極に流れる通過電
流を制御可能なダブルゲート型半導体装置の制御装置で
あって、前記ダブルゲート型半導体装置へのオン信号を
遅延して前記第２のゲート電極に印加する第２ゲート制
御手段を有することを特徴とするダブルゲート型半導体
装置の制御装置。
【請求項５】請求項４において、前記第２ゲート制御
手段は、前記通過電流の値を判定可能な電流判定回路部
と、この電流判定回路部の判定結果に基づき前記オン信
号を前記第２のゲート電極に印加するオン信号印加回路
部と、前記電流判定回路部の判定結果に基づき前記第１
のゲート電極にオフ信号を印加するオフ信号印加回路部
とを備えた異常検出遅延手段であることを特徴とするダ
ブルゲート型半導体装置の制御装置。
【請求項６】請求項５において、前記電流判定回路部
は、前記コレクタ電極に印加される動作電圧を判定可能
な電圧判定回路部であることを特徴とするダブルゲート
型半導体装置の制御装置。
【請求項７】サイリスタ動作とトランジスタ動作の移
行を制御可能な第２のゲート電極と、トランジスタ動作
からオン・オフの移行を制御可能な第１のゲート電極と
を有し、コレクタ電極からエミッタ電極に流れる通過電
流を制御可能なダブルゲート型半導体装置の制御装置で
あって、前記通過電流の値を判定可能な通過電流判定手
段と、この通過電流判定手段の判定結果に基づきオフ信
号を出力可能なオフ信号出力手段とを有することを特徴
とするダブルゲート型半導体装置の制御装置。
【請求項８】サイリスタ動作とトランジスタ動作の移
行を制御可能な第２のゲート電極と、トランジスタ動作
からオン・オフの移行を制御可能な第１のゲート電極と
を有し、コレクタ電極からエミッタ電極に流れる通過電
流を制御可能なダブルゲート型半導体装置の制御装置で
あって、前記ダブルゲート型半導体装置へのオフ信号を
遅延して前記第１のゲート電極に印加する第１ゲート制
御手段と、前記ダブルゲート型半導体装置へのオン信号
を遅延して前記第２のゲート電極に印加する第２ゲート
制御手段とを有し、該第２ゲート制御手段は、前記通過
電流の値を判定可能な電流判定回路部と、この電流判定
回路部の判定結果に基づき前記オン信号を前記第２のゲ
ート電極に印加するオン信号印加回路部と、前記電流判
定回路部の判定結果に基づき前記第１ゲート制御手段に
オフ信号を印加するオフ信号印加回路部とを備えた異常
検出遅延手段であることを特徴とするダブルゲート型半
導体装置の制御装置。
【請求項９】請求項８において、前記電流判定回路部
は、前記コレクタ電極に印加される動作電圧を判定可能
な電圧判定回路部であることを特徴とするダブルゲート
型半導体装置の制御装置。
【請求項１０】請求項８または９において、前記第１
ゲート制御手段は、所定の時間オフ信号を遅延して前記
第１のゲートに印加するタイマー遅延手段であり、この
タイマー遅延手段は、直列に接続された第１および第２
の時定数決定部を備え、前記オフ信号印加回路部からの
オフ信号が前記第２の時定数決定部に入力されることを
特徴とするダブルゲート型半導体装置の制御装置。
【請求項１１】請求項１０において、前記第１の時定
数決定部は、前記タイマー遅延手段を構成する第１の抵
抗手段であり、前記第２の時定数決定部は、前記タイマ
ー遅延手段を構成する第２の抵抗手段であることを特徴
とするダブルゲート型半導体装置の制御装置。
【請求項１２】請求項１０において、前記第１の時定
数決定部は、前記タイマー遅延手段を構成する第１の容
量であり、前記第２の時定数決定部は、前記タイマー遅
延手段を構成する第２の容量であることを特徴とするダ
ブルゲート型半導体装置の制御装置。
【請求項１３】請求項８ないし１２のいずれかにおい
て、前記第２のゲート電極から前記第１のゲート電極の
方向にのみ電流が通過可能な整流手段を有することを特
徴とするダブルゲート型半導体装置の制御装置。
【請求項１４】請求項１３において、前記第１のゲー
ト電極と、前記第２のゲート電極と、前記整流手段が前
記ダブルゲート型半導体装置の表面に形成された多結晶
シリコンにより構成されていることを特徴とするダブル
ゲート型半導体装置の制御装置。
【請求項１５】請求項１４において、前記第１のゲー
ト電極がｎ型であり、前記第２のゲート電極がｐ型であ
り、前記整流手段はｐｎ接合を有し、該整流手段のｎ型
の部分が前記第１のゲート電極に接続され、前記整流手
段のｐ型の部分が前記第２のゲート電極に接続されてい
ることを特徴とするダブルゲート型半導体装置の制御装
置。
【請求項１６】請求項１４において、前記整流手段は
ｐｎ接合を有し、該整流手段のｎ型の部分が前記第１の
ゲート電極とアルミニウム蒸着配線により接続され、前
記整流手段のｐ型の部分が前記第２のゲート電極とアル
ミニウム蒸着配線により接続されていることを特徴とす
るダブルゲート型半導体装置の制御装置。