JP2001016082A - 半導体保護装置 - Google Patents
半導体保護装置Info
- Publication number
- JP2001016082A JP2001016082A JP11185860A JP18586099A JP2001016082A JP 2001016082 A JP2001016082 A JP 2001016082A JP 11185860 A JP11185860 A JP 11185860A JP 18586099 A JP18586099 A JP 18586099A JP 2001016082 A JP2001016082 A JP 2001016082A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- sense
- terminal
- main
- protection device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】主半導体スイッチに流れる電流を設定値以下に
抑制するため、多結晶シリコンを活性領域として用いた
半導体保護装置を提供する。 【解決手段】単結晶シリコン基板を活性領域として用い
るＩＧＢＴ１１は、ゲートドライバ１３を介して制御信
号源ＰＧに接続されたゲート電極を有する。ＩＧＢＴ１
１は分岐されたセンス電流を流すためセンス端子１１ｓ
を有する。ゲートドライバ１３とＩＧＢＴ１１のゲート
電極との間のノードには、ＩＧＢＴ１１を過電流から保
護するため、シャント用Ｎ−ＭＯＳＦＥＴ１５が接続さ
れる。ＭＯＳＦＥＴ１５のゲートはセンス回路２０に配
設された電圧ディテクタ２１を介してセンス端子１１ｓ
に接続される。ＭＯＳＦＥＴ１５及び電圧ディテクタ２
１は、多結晶シリコン半導体層を活性領域として用い
る。
抑制するため、多結晶シリコンを活性領域として用いた
半導体保護装置を提供する。 【解決手段】単結晶シリコン基板を活性領域として用い
るＩＧＢＴ１１は、ゲートドライバ１３を介して制御信
号源ＰＧに接続されたゲート電極を有する。ＩＧＢＴ１
１は分岐されたセンス電流を流すためセンス端子１１ｓ
を有する。ゲートドライバ１３とＩＧＢＴ１１のゲート
電極との間のノードには、ＩＧＢＴ１１を過電流から保
護するため、シャント用Ｎ−ＭＯＳＦＥＴ１５が接続さ
れる。ＭＯＳＦＥＴ１５のゲートはセンス回路２０に配
設された電圧ディテクタ２１を介してセンス端子１１ｓ
に接続される。ＭＯＳＦＥＴ１５及び電圧ディテクタ２
１は、多結晶シリコン半導体層を活性領域として用い
る。
Description
【０００１】
【発明の属する技術分野】本発明は主半導体スイッチに
流れる電流を設定値以下に抑制するため、多結晶シリコ
ンを活性領域として用いた半導体保護装置に関し、特に
電力変換システムにおいて、主半導体スイッチと同一基
板上に集積される半導体保護装置に関する。
流れる電流を設定値以下に抑制するため、多結晶シリコ
ンを活性領域として用いた半導体保護装置に関し、特に
電力変換システムにおいて、主半導体スイッチと同一基
板上に集積される半導体保護装置に関する。
【０００２】
【従来の技術】モータ等の負荷を制御するＩＧＢＴ（In
sulated Gate Bipolar Transistor）等の主半導体スイ
ッチを過電流から保護するため、主半導体スイッチとし
てセンス端子付きのＩＧＢＴを用い、センス端子を用い
て保護回路を構成する技術が提案されている。センス端
子付きＩＧＢＴとは、エミッタのユニットの一部を本来
のエミッタと絶縁して取出したセンス端子を持つＩＧＢ
Ｔのことである。センス端子付きＩＧＢＴにおいては、
（エミッタ端子電流：センス端子電流）の比＝（エミッ
タのユニット数：センスのユニット数）の比がある値で
設定されており、例えば定格電流２０Ａに対してセンス
電流１０ｍＡ流れるように設定されている。つまり、Ｉ
ＧＢＴが過電流状態に陥った際、センス電流もこれに応
じて増加するため、このセンス端子を過電流感知端子と
して用いることができる。
sulated Gate Bipolar Transistor）等の主半導体スイ
ッチを過電流から保護するため、主半導体スイッチとし
てセンス端子付きのＩＧＢＴを用い、センス端子を用い
て保護回路を構成する技術が提案されている。センス端
子付きＩＧＢＴとは、エミッタのユニットの一部を本来
のエミッタと絶縁して取出したセンス端子を持つＩＧＢ
Ｔのことである。センス端子付きＩＧＢＴにおいては、
（エミッタ端子電流：センス端子電流）の比＝（エミッ
タのユニット数：センスのユニット数）の比がある値で
設定されており、例えば定格電流２０Ａに対してセンス
電流１０ｍＡ流れるように設定されている。つまり、Ｉ
ＧＢＴが過電流状態に陥った際、センス電流もこれに応
じて増加するため、このセンス端子を過電流感知端子と
して用いることができる。
【０００３】一方、近年、多数のトランジスタやレジス
タ等が所定の電気回路を構成するように配置され、１チ
ップ上に集積化されてなる大規模集積回路（ＬＳＩ）が
広く用いられている。高耐圧縦型素子若しくは高耐圧横
型素子とその制御回路とを一体化させる技術は素子面積
を縮小可能であるために注目されており、その実用化に
はコストの低減が不可欠である。このため、高耐圧素子
の上部に酸化膜等を介して多結晶層を作成し、その多結
晶層にＣＭＯＳ（Complementary Metal OxideSemicondu
ctor）やバイポーラトランジスタ等を形成する方法が検
討されている。この方法によれば、単結晶のＳＯＩ（Si
licon On Insulator）等を用いて素子を作成する方法よ
りもコストを大幅に低減可能である。
タ等が所定の電気回路を構成するように配置され、１チ
ップ上に集積化されてなる大規模集積回路（ＬＳＩ）が
広く用いられている。高耐圧縦型素子若しくは高耐圧横
型素子とその制御回路とを一体化させる技術は素子面積
を縮小可能であるために注目されており、その実用化に
はコストの低減が不可欠である。このため、高耐圧素子
の上部に酸化膜等を介して多結晶層を作成し、その多結
晶層にＣＭＯＳ（Complementary Metal OxideSemicondu
ctor）やバイポーラトランジスタ等を形成する方法が検
討されている。この方法によれば、単結晶のＳＯＩ（Si
licon On Insulator）等を用いて素子を作成する方法よ
りもコストを大幅に低減可能である。
【０００４】また、近年、アモルファスシリコンのアニ
ール、多結晶シリコンのレーザーアニール、単結晶シリ
コンより種結晶をとり結晶を成長させる方法等、良質の
多結晶シリコンを作成することが可能になってきてい
る。これらの技術を用いれば、シリコン基板上に酸化膜
を形成し、更にその上に良質の多結晶シリコン形成する
ことで、従来のＳＯＩ基板に代わる多結晶シリコンによ
るＳＯＩ基板を作成することが可能となる。
ール、多結晶シリコンのレーザーアニール、単結晶シリ
コンより種結晶をとり結晶を成長させる方法等、良質の
多結晶シリコンを作成することが可能になってきてい
る。これらの技術を用いれば、シリコン基板上に酸化膜
を形成し、更にその上に良質の多結晶シリコン形成する
ことで、従来のＳＯＩ基板に代わる多結晶シリコンによ
るＳＯＩ基板を作成することが可能となる。
【０００５】しかし、例えば多結晶シリコンを活性領域
として用いたＭＯＳ構造を有する電界効果トランジス
タ、即ちＭＯＳＦＥＴを作成した場合、単結晶を活性領
域として用いたＭＯＳＦＥＴと比較して、しきい値が高
い、飽和特性が悪い、ゲートの容量が大きい等の特有の
特性が現れる。このような特性のＭＯＳＦＥＴを用いて
過電流を検出する回路や、負荷短絡状態から短時間で保
護をかける回路の必要性が出てきている。
として用いたＭＯＳ構造を有する電界効果トランジス
タ、即ちＭＯＳＦＥＴを作成した場合、単結晶を活性領
域として用いたＭＯＳＦＥＴと比較して、しきい値が高
い、飽和特性が悪い、ゲートの容量が大きい等の特有の
特性が現れる。このような特性のＭＯＳＦＥＴを用いて
過電流を検出する回路や、負荷短絡状態から短時間で保
護をかける回路の必要性が出てきている。
【０００６】
【発明が解決しようとする課題】上述のように、多結晶
シリコンを活性領域として用いたＭＯＳ構造或いはＭＩ
Ｓ（Metal Insulator Semiconductor）構造を有する半
導体装置は、しきい値が高い、飽和特性が悪い、ゲート
の容量が大きい等の特有の特性を有する。このため、高
耐圧出力素子とその制御回路とを一体化させるには、こ
のような特性を持つ素子を用いて保護が掛けられる回路
を構成する必要性がある。
シリコンを活性領域として用いたＭＯＳ構造或いはＭＩ
Ｓ（Metal Insulator Semiconductor）構造を有する半
導体装置は、しきい値が高い、飽和特性が悪い、ゲート
の容量が大きい等の特有の特性を有する。このため、高
耐圧出力素子とその制御回路とを一体化させるには、こ
のような特性を持つ素子を用いて保護が掛けられる回路
を構成する必要性がある。
【０００７】本発明は、かかる事情を考慮してなされた
もので、主半導体スイッチに流れる電流を設定値以下に
抑制するため、多結晶シリコンを活性領域として用いた
半導体保護装置を提供することを目的とする。
もので、主半導体スイッチに流れる電流を設定値以下に
抑制するため、多結晶シリコンを活性領域として用いた
半導体保護装置を提供することを目的とする。
【０００８】本発明はまた、主半導体スイッチと当該半
導体保護装置とを集積した集積回路の製造コストを低減
することを目的とする。
導体保護装置とを集積した集積回路の製造コストを低減
することを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の視点は、
制御電源に接続された主制御電極と主回路の一部を形成
する第１及び第２主電極とを有する主半導体スイッチに
流れる電流を設定値以下に抑制するための半導体保護装
置であって、多結晶シリコンから実質的になる半導体層
と、前記制御電源と前記主制御電極との間のノードに接
続され、前記設定値に依存して開閉されるバイパスを提
供するため、前記バイパスを形成する第１及び第２端子
と、前記第１及び第２端子間の導通を制御するための制
御端子とを有するように、前記半導体層を活性領域とし
て使用して形成されたスイッチング素子と、前記第１及
び第２主電極間に流れる電流から分岐されたセンス電流
を流すためのセンス端子と前記スイッチング素子の前記
制御端子とを接続するためのセンス回路と、を具備し、
前記第１及び第２主電極間に流れる電流が前記設定値を
超えた時、前記センス電流に基づいて前記スイッチング
素子の前記制御端子を制御して前記バイパスを開放させ
ることにより、前記制御電源から前記主制御電極に印加
される電圧を低下させることを特徴とする。
制御電源に接続された主制御電極と主回路の一部を形成
する第１及び第２主電極とを有する主半導体スイッチに
流れる電流を設定値以下に抑制するための半導体保護装
置であって、多結晶シリコンから実質的になる半導体層
と、前記制御電源と前記主制御電極との間のノードに接
続され、前記設定値に依存して開閉されるバイパスを提
供するため、前記バイパスを形成する第１及び第２端子
と、前記第１及び第２端子間の導通を制御するための制
御端子とを有するように、前記半導体層を活性領域とし
て使用して形成されたスイッチング素子と、前記第１及
び第２主電極間に流れる電流から分岐されたセンス電流
を流すためのセンス端子と前記スイッチング素子の前記
制御端子とを接続するためのセンス回路と、を具備し、
前記第１及び第２主電極間に流れる電流が前記設定値を
超えた時、前記センス電流に基づいて前記スイッチング
素子の前記制御端子を制御して前記バイパスを開放させ
ることにより、前記制御電源から前記主制御電極に印加
される電圧を低下させることを特徴とする。
【００１０】本発明の第２の視点は、第１の視点の半導
体保護装置において、前記センス回路は、前記センス端
子に接続された入力端子と、前記スイッチング素子の前
記制御端子に接続された出力端子とを有するように、前
記半導体層を活性領域として使用して形成された半導体
検出手段を具備し、前記第１及び第２主電極間に流れる
電流が前記設定値を超えた時、前記検出手段が、前記セ
ンス電流に基づいて前記スイッチング素子の前記制御端
子を制御して前記バイパスを開放させることにより、前
記制御電源から前記主制御電極に印加される電圧を低下
させることを特徴とする。
体保護装置において、前記センス回路は、前記センス端
子に接続された入力端子と、前記スイッチング素子の前
記制御端子に接続された出力端子とを有するように、前
記半導体層を活性領域として使用して形成された半導体
検出手段を具備し、前記第１及び第２主電極間に流れる
電流が前記設定値を超えた時、前記検出手段が、前記セ
ンス電流に基づいて前記スイッチング素子の前記制御端
子を制御して前記バイパスを開放させることにより、前
記制御電源から前記主制御電極に印加される電圧を低下
させることを特徴とする。
【００１１】本発明の第３の視点は、第２の視点の半導
体保護装置において、前記センス端子と前記検出手段の
前記入力端子との間のノードと、グランドとの間に、前
記検出手段を保護するため、ツェナーダイオード及びレ
ジスタのいずれか一方が接続されるか、或いは双方が互
いに並列に接続されることを特徴とする。
体保護装置において、前記センス端子と前記検出手段の
前記入力端子との間のノードと、グランドとの間に、前
記検出手段を保護するため、ツェナーダイオード及びレ
ジスタのいずれか一方が接続されるか、或いは双方が互
いに並列に接続されることを特徴とする。
【００１２】本発明の第４の視点は、第２または第３の
視点の半導体保護装置において、前記検出手段は、前記
設定値に対応するしきい値電圧を有すると共に前記入力
端子に接続されたゲートを有するＭＯＳＦＥＴを具備
し、前記ＭＯＳＦＥＴは、前記第１及び第２主電極間に
流れる電流が前記設定値を超えた時、前記センス電流に
基づいて定電圧源を前記スイッチング素子の前記制御端
子に接続することを特徴とする。
視点の半導体保護装置において、前記検出手段は、前記
設定値に対応するしきい値電圧を有すると共に前記入力
端子に接続されたゲートを有するＭＯＳＦＥＴを具備
し、前記ＭＯＳＦＥＴは、前記第１及び第２主電極間に
流れる電流が前記設定値を超えた時、前記センス電流に
基づいて定電圧源を前記スイッチング素子の前記制御端
子に接続することを特徴とする。
【００１３】本発明の第５の視点は、第２または第３の
視点の半導体保護装置において、前記検出手段は、前記
センス電流に基づく電圧と前記設定値に対応する基準電
圧とを比較するためのコンパレータを具備することを特
徴とする。
視点の半導体保護装置において、前記検出手段は、前記
センス電流に基づく電圧と前記設定値に対応する基準電
圧とを比較するためのコンパレータを具備することを特
徴とする。
【００１４】本発明の第６の視点は、第１乃至第５のい
ずれかの視点の半導体保護装置において、前記主制御電
極及び前記制御電源にラッチ回路が接続され、前記ラッ
チ回路は、前記スイッチング素子の前記制御端子を制御
して前記バイパスを開放させるのに同期して、前記主制
御電極に印加される電圧をラッチすることを特徴とす
る。
ずれかの視点の半導体保護装置において、前記主制御電
極及び前記制御電源にラッチ回路が接続され、前記ラッ
チ回路は、前記スイッチング素子の前記制御端子を制御
して前記バイパスを開放させるのに同期して、前記主制
御電極に印加される電圧をラッチすることを特徴とす
る。
【００１５】本発明の第７の視点は、第１乃至第５のい
ずれかの視点の半導体保護装置において、前記センス端
子専用の付属制御電極が前記主半導体スイッチに付属し
て配設され且つ前記主制御電極とは別に前記制御電源に
接続され、前記スイッチング素子は、前記制御電源と前
記付属制御電極との間に接続されないことを特徴とす
る。
ずれかの視点の半導体保護装置において、前記センス端
子専用の付属制御電極が前記主半導体スイッチに付属し
て配設され且つ前記主制御電極とは別に前記制御電源に
接続され、前記スイッチング素子は、前記制御電源と前
記付属制御電極との間に接続されないことを特徴とす
る。
【００１６】本発明の第８の視点は、第１乃至第７のい
ずれかの視点の半導体保護装置において、前記主半導体
スイッチは単結晶半導体からなる基板層を活性領域とし
て使用して形成され、前記半導体層は前記基板層上に絶
縁膜を介して配設されることを特徴とする。
ずれかの視点の半導体保護装置において、前記主半導体
スイッチは単結晶半導体からなる基板層を活性領域とし
て使用して形成され、前記半導体層は前記基板層上に絶
縁膜を介して配設されることを特徴とする。
【００１７】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
【００１８】図１は本発明の実施の形態に係る半導体保
護装置を主半導体スイッチと共に示す回路図である。図
１図示の如く、主半導体スイッチであるＩＧＢＴ１１、
即ち絶縁ゲート型半導体装置は、グランドに直接接続さ
れたエミッタ電極と、負荷を介して電圧ＶＣＥの回路電
源に接続されたコレクタ電極と、制御電源を含むゲート
ドライバ１３を介して制御信号源であるパルスジェネレ
ータＰＧに接続されたゲート即ち制御電極と、を有す
る。ＩＧＢＴ１１は更にエミッタ−コレクタ間の電流か
ら分岐されたセンス電流を流すためセンス端子１１ｓを
有し、これはエミッタと絶縁して取出される。後述する
ように、ＩＧＢＴ１１は、単結晶シリコン基板を活性領
域として使用して形成される。
護装置を主半導体スイッチと共に示す回路図である。図
１図示の如く、主半導体スイッチであるＩＧＢＴ１１、
即ち絶縁ゲート型半導体装置は、グランドに直接接続さ
れたエミッタ電極と、負荷を介して電圧ＶＣＥの回路電
源に接続されたコレクタ電極と、制御電源を含むゲート
ドライバ１３を介して制御信号源であるパルスジェネレ
ータＰＧに接続されたゲート即ち制御電極と、を有す
る。ＩＧＢＴ１１は更にエミッタ−コレクタ間の電流か
ら分岐されたセンス電流を流すためセンス端子１１ｓを
有し、これはエミッタと絶縁して取出される。後述する
ように、ＩＧＢＴ１１は、単結晶シリコン基板を活性領
域として使用して形成される。
【００１９】ゲートドライバ１３とＩＧＢＴ１１のゲー
ト電極との間のノード、即ちこれ等を繋ぐラインの中間
点には、ＩＧＢＴ１１を過電流から保護するため、ＩＧ
ＢＴ１１のゲートをシャント（分岐）するＮ−ＭＯＳＦ
ＥＴ１５のドレインが接続される。ＭＯＳＦＥＴ１５の
ソースはグランドに接続され、ゲートは後述するセンス
回路２０に配設された電圧ディテクタ２１の出力端子２
１ｏに接続される。換言すると、ＭＯＳＦＥＴ１５は、
ＩＧＢＴ１１を過電流から保護するため、過電流の設定
値に依存して開閉されるバイパスを提供するスイッチン
グ素子を構成する。後述するように、Ｎ−ＭＯＳＦＥＴ
１５は、多結晶シリコン半導体層を活性領域として使用
して形成される。
ト電極との間のノード、即ちこれ等を繋ぐラインの中間
点には、ＩＧＢＴ１１を過電流から保護するため、ＩＧ
ＢＴ１１のゲートをシャント（分岐）するＮ−ＭＯＳＦ
ＥＴ１５のドレインが接続される。ＭＯＳＦＥＴ１５の
ソースはグランドに接続され、ゲートは後述するセンス
回路２０に配設された電圧ディテクタ２１の出力端子２
１ｏに接続される。換言すると、ＭＯＳＦＥＴ１５は、
ＩＧＢＴ１１を過電流から保護するため、過電流の設定
値に依存して開閉されるバイパスを提供するスイッチン
グ素子を構成する。後述するように、Ｎ−ＭＯＳＦＥＴ
１５は、多結晶シリコン半導体層を活性領域として使用
して形成される。
【００２０】ゲートドライバ１３は、１２ＶのＶＣＣＧ
とグランドとの間に接続された複数のＣＭＯＳインバー
タとドライバ用のＭＯＳＦＥＴとから構成され、全体で
は例えばＮＯＴゲートの論理回路として機能する。ゲー
トドライバ１３は、シャント用Ｎ−ＭＯＳＦＥＴ１５と
同様に、多結晶シリコン半導体層を活性領域として使用
して形成される。ゲートドライバ１３は、通常の動作に
おいては制御信号源ＰＧにより入力されるゲートオン／
オフ信号に従った論理を出力し、保護の動作において
は、本発明に係る保護装置によりゲートドライバ１３の
出力レベルを落とすことができるようなパワーを有する
ように設定される。従って、制御信号源ＰＧの出力レベ
ルが制御可能であるならば、適当なパワーを有するよう
に制御信号源ＰＧを予め設定することにより、ゲートド
ライバ１３を省略することができる。
とグランドとの間に接続された複数のＣＭＯＳインバー
タとドライバ用のＭＯＳＦＥＴとから構成され、全体で
は例えばＮＯＴゲートの論理回路として機能する。ゲー
トドライバ１３は、シャント用Ｎ−ＭＯＳＦＥＴ１５と
同様に、多結晶シリコン半導体層を活性領域として使用
して形成される。ゲートドライバ１３は、通常の動作に
おいては制御信号源ＰＧにより入力されるゲートオン／
オフ信号に従った論理を出力し、保護の動作において
は、本発明に係る保護装置によりゲートドライバ１３の
出力レベルを落とすことができるようなパワーを有する
ように設定される。従って、制御信号源ＰＧの出力レベ
ルが制御可能であるならば、適当なパワーを有するよう
に制御信号源ＰＧを予め設定することにより、ゲートド
ライバ１３を省略することができる。
【００２１】ＩＧＢＴ１１のセンス端子１１ｓはセンス
回路２０に配設された電圧ディテクタ２１の入力端子２
１ｉに接続される。両端子１１ｓ、２１ｉ間のノードと
グランドとの間には、電圧ディテクタ２１を保護するた
め、ツェナーダイオード１７と高抵抗のレジスタ１９と
が互いに並列に接続される。ツェナーダイオード１７及
びレジスタ１９もまた、多結晶シリコン半導体層を活性
領域として使用して形成される。
回路２０に配設された電圧ディテクタ２１の入力端子２
１ｉに接続される。両端子１１ｓ、２１ｉ間のノードと
グランドとの間には、電圧ディテクタ２１を保護するた
め、ツェナーダイオード１７と高抵抗のレジスタ１９と
が互いに並列に接続される。ツェナーダイオード１７及
びレジスタ１９もまた、多結晶シリコン半導体層を活性
領域として使用して形成される。
【００２２】電圧ディテクタ２１は、１０ＶのＶＣＣＬ
とグランドとの間に互いに直列に接続されたレジスタ２
３及び過電流の設定値に対応するしきい値電圧に設定さ
れたＮ−ＭＯＳＦＥＴ２５と、ＶＣＣＬとグランドとの
間に接続されたＣＭＯＳインバータ（Ｎ−ＭＯＳＦＥＴ
２７、Ｐ−ＭＯＳＦＥＴ２９）とからなる。レジスタ２
３とＮ−ＭＯＳＦＥＴ２５との間のノードがＣＭＯＳイ
ンバータの入力端子に接続される。電圧ディテクタ２１
もまた、多結晶シリコン半導体層を活性領域として使用
して形成される。
とグランドとの間に互いに直列に接続されたレジスタ２
３及び過電流の設定値に対応するしきい値電圧に設定さ
れたＮ−ＭＯＳＦＥＴ２５と、ＶＣＣＬとグランドとの
間に接続されたＣＭＯＳインバータ（Ｎ−ＭＯＳＦＥＴ
２７、Ｐ−ＭＯＳＦＥＴ２９）とからなる。レジスタ２
３とＮ−ＭＯＳＦＥＴ２５との間のノードがＣＭＯＳイ
ンバータの入力端子に接続される。電圧ディテクタ２１
もまた、多結晶シリコン半導体層を活性領域として使用
して形成される。
【００２３】次に、図１図示の半導体保護装置の動作に
ついて説明する。
ついて説明する。
【００２４】電圧ディテクタ２１の入力端子２１ｉに過
電流の設定値に対応する電圧以上のセンス端子電圧が掛
かっていない正常な状態において、Ｎ−ＭＯＳＦＥＴ２
５はオフ状態で、ノードＸａの電位は１０ＶのＶＣＣＬ
と等電位となる。従って、Ｐ−ＭＯＳＦＥＴ２９はオフ
状態となり、ノードＸｂの電位は理想的には０Ｖとな
る。ノードＸｂの電位が０Ｖであるこの状態において、
シャント用Ｎ−ＭＯＳＦＥＴ１５のゲートには電圧が印
加されないため、ＭＯＳＦＥＴ１５はオフ状態となる。
即ち、ゲートドライバ１３の出力はバイパスされずにそ
のままＩＧＢＴ１１のゲートに印加される。
電流の設定値に対応する電圧以上のセンス端子電圧が掛
かっていない正常な状態において、Ｎ−ＭＯＳＦＥＴ２
５はオフ状態で、ノードＸａの電位は１０ＶのＶＣＣＬ
と等電位となる。従って、Ｐ−ＭＯＳＦＥＴ２９はオフ
状態となり、ノードＸｂの電位は理想的には０Ｖとな
る。ノードＸｂの電位が０Ｖであるこの状態において、
シャント用Ｎ−ＭＯＳＦＥＴ１５のゲートには電圧が印
加されないため、ＭＯＳＦＥＴ１５はオフ状態となる。
即ち、ゲートドライバ１３の出力はバイパスされずにそ
のままＩＧＢＴ１１のゲートに印加される。
【００２５】これに対して、ＩＧＢＴ１１が短絡状態で
過電流状態になった場合、次のような態様でシャント用
Ｎ−ＭＯＳＦＥＴ１５がオン状態となる。例えば、ＩＧ
ＢＴ１１のコレクタ電極にコレクタ電圧ＶＣＥ例えば３
００Ｖが印加されている状態において、ＩＧＢＴ１１の
ゲート電極に十分、ＩＧＢＴ１１がオンしうるゲート電
圧が印加されると、ＩＧＢＴ１１に過電流が流れ始め
る。この時、センス端子１１ｓにもコレクタ電流の何分
の一かに設定されたセンス電流が流れ始め、センス端子
１１ｓの電圧も急激に上昇する。
過電流状態になった場合、次のような態様でシャント用
Ｎ−ＭＯＳＦＥＴ１５がオン状態となる。例えば、ＩＧ
ＢＴ１１のコレクタ電極にコレクタ電圧ＶＣＥ例えば３
００Ｖが印加されている状態において、ＩＧＢＴ１１の
ゲート電極に十分、ＩＧＢＴ１１がオンしうるゲート電
圧が印加されると、ＩＧＢＴ１１に過電流が流れ始め
る。この時、センス端子１１ｓにもコレクタ電流の何分
の一かに設定されたセンス電流が流れ始め、センス端子
１１ｓの電圧も急激に上昇する。
【００２６】電圧ディテクタ２１の入力端子２１ｉに掛
かるセンス端子の電圧が過電流の設定値に対応する値、
即ちＭＯＳＦＥＴ２５のしきい値電圧を越えると、ＭＯ
ＳＦＥＴ２５がオン状態になり、ノードＸａの電圧はＶ
ＣＣＬから理想的には０Ｖに下がる。この際、ツェナー
ダイオード１７は、ＭＯＳＦＥＴ２５のゲート電極に過
電圧が掛かって破壊するのを防止する。ノードＸａの電
位が０Ｖに変化すると、Ｎ−ＭＯＳＦＥＴ２７はオフ状
態になる一方、Ｐ−ＭＯＳＦＥＴ２９はオン状態にな
り、ノードＸｂの電位はＶＣＣＬまで上昇する。このた
め、シャント用Ｎ−ＭＯＳＦＥＴ１５のゲートにＶＣＣ
Ｌが印加され、ＭＯＳＦＥＴ１５はオン状態となる。従
って、ゲートドライバ１３の出力の一部がバイパスさ
れ、ＩＧＢＴ１１のゲート電圧が下がり、ＩＧＢＴ１１
の電流も減少して、過電流状態から保護される。
かるセンス端子の電圧が過電流の設定値に対応する値、
即ちＭＯＳＦＥＴ２５のしきい値電圧を越えると、ＭＯ
ＳＦＥＴ２５がオン状態になり、ノードＸａの電圧はＶ
ＣＣＬから理想的には０Ｖに下がる。この際、ツェナー
ダイオード１７は、ＭＯＳＦＥＴ２５のゲート電極に過
電圧が掛かって破壊するのを防止する。ノードＸａの電
位が０Ｖに変化すると、Ｎ−ＭＯＳＦＥＴ２７はオフ状
態になる一方、Ｐ−ＭＯＳＦＥＴ２９はオン状態にな
り、ノードＸｂの電位はＶＣＣＬまで上昇する。このた
め、シャント用Ｎ−ＭＯＳＦＥＴ１５のゲートにＶＣＣ
Ｌが印加され、ＭＯＳＦＥＴ１５はオン状態となる。従
って、ゲートドライバ１３の出力の一部がバイパスさ
れ、ＩＧＢＴ１１のゲート電圧が下がり、ＩＧＢＴ１１
の電流も減少して、過電流状態から保護される。
【００２７】図２は、図１図示の実施の形態において、
ＩＧＢＴ１１の短絡状態から保護が掛かるまでの間の、
各部における電圧の変化を示すタイミングチャートであ
る。ＩＧＢＴ１１のコレクタ電圧ＶＣＥが高電圧の状態
で、ＩＧＢＴ１１のゲート電極に電圧ＶＧが印加される
と、これに伴ってコレクタ電流Ｉｃ及びセンス端子の電
圧Ｖｓｅｎが上昇する。電圧ディテクタ２１に入力され
るセンス端子電圧Ｖｓｅｎが過電流の設定値に対応する
電圧以上となると、電圧ディテクタ２１内のノードＸ
ａ、Ｘｂの電位Ｖａ、Ｖｂが夫々０Ｖ及びＶＣＣＬとな
り、電圧ディテクタ２１からＶＣＣＬの出力が得られ
る。このため、シャント用Ｎ−ＭＯＳＦＥＴ１５がオン
状態となり、ＩＧＢＴ１１のゲート電圧が下がることに
より、過電流状態のＩＧＢＴ１１に保護が掛かる。
ＩＧＢＴ１１の短絡状態から保護が掛かるまでの間の、
各部における電圧の変化を示すタイミングチャートであ
る。ＩＧＢＴ１１のコレクタ電圧ＶＣＥが高電圧の状態
で、ＩＧＢＴ１１のゲート電極に電圧ＶＧが印加される
と、これに伴ってコレクタ電流Ｉｃ及びセンス端子の電
圧Ｖｓｅｎが上昇する。電圧ディテクタ２１に入力され
るセンス端子電圧Ｖｓｅｎが過電流の設定値に対応する
電圧以上となると、電圧ディテクタ２１内のノードＸ
ａ、Ｘｂの電位Ｖａ、Ｖｂが夫々０Ｖ及びＶＣＣＬとな
り、電圧ディテクタ２１からＶＣＣＬの出力が得られ
る。このため、シャント用Ｎ−ＭＯＳＦＥＴ１５がオン
状態となり、ＩＧＢＴ１１のゲート電圧が下がることに
より、過電流状態のＩＧＢＴ１１に保護が掛かる。
【００２８】次に、定常状態でコレクタの過電圧及び過
電流状態を保護する動作を説明する。即ち、ゲート電極
に電圧ＶＧが印加されている状態でコレクタ電圧を印加
していくと、コレクタ電流が流れはじめる。そして、コ
レクタ電流が過電流となるコレクタ電圧をＭＯＳＦＥＴ
２５で検出し、過電流状態のＩＧＢＴ１１に保護を掛け
る。図３はこのような場合の、ＩＧＢＴ１１のコレクタ
電圧ＶＣＥとコレクタ電流Ｉｃとの関係、即ちＩＧＢＴ
１１の電流−電圧の静特性を示す。ＩＧＢＴ１１の過電
流状態でのコレクタ電圧に相当する値をしきい値電圧と
して有するＭＯＳＦＥＴ２５を用いることで過電流状態
のＩＧＢＴ１１を保護することが可能となる。
電流状態を保護する動作を説明する。即ち、ゲート電極
に電圧ＶＧが印加されている状態でコレクタ電圧を印加
していくと、コレクタ電流が流れはじめる。そして、コ
レクタ電流が過電流となるコレクタ電圧をＭＯＳＦＥＴ
２５で検出し、過電流状態のＩＧＢＴ１１に保護を掛け
る。図３はこのような場合の、ＩＧＢＴ１１のコレクタ
電圧ＶＣＥとコレクタ電流Ｉｃとの関係、即ちＩＧＢＴ
１１の電流−電圧の静特性を示す。ＩＧＢＴ１１の過電
流状態でのコレクタ電圧に相当する値をしきい値電圧と
して有するＭＯＳＦＥＴ２５を用いることで過電流状態
のＩＧＢＴ１１を保護することが可能となる。
【００２９】図４は図１図示の半導体保護装置の変更例
を主半導体スイッチと共に示す回路図である。図４図示
の如く、この変更例は、上述のセンス回路２０からツェ
ナーダイオード１７が省略されたセンス回路２０Ａを有
することを特徴とする。ツェナーダイオード１７は、Ｍ
ＯＳＦＥＴ２５に耐圧以上の電圧が掛かって破壊するの
を防止するために配設される。しかし、センス端子電圧
Ｖｓｅｎが急激に上昇しないようにセンス端子１１ｓに
流れる電流を設定しておく等の工夫をすることで、ツェ
ナーダイオード１７を省略することが可能となる。
を主半導体スイッチと共に示す回路図である。図４図示
の如く、この変更例は、上述のセンス回路２０からツェ
ナーダイオード１７が省略されたセンス回路２０Ａを有
することを特徴とする。ツェナーダイオード１７は、Ｍ
ＯＳＦＥＴ２５に耐圧以上の電圧が掛かって破壊するの
を防止するために配設される。しかし、センス端子電圧
Ｖｓｅｎが急激に上昇しないようにセンス端子１１ｓに
流れる電流を設定しておく等の工夫をすることで、ツェ
ナーダイオード１７を省略することが可能となる。
【００３０】図５は図１図示の半導体保護装置の別の変
更例を主半導体スイッチと共に示す回路図である。図５
図示の如く、この変更例は、上述のセンス回路２０から
ツェナーダイオード１７及び電圧ディテクタ２１が省略
された、更に簡略化されたセンス回路２０Ｂを有するこ
とを特徴とする。図１図示の半導体保護装置において
は、センス端子１１ｓとシャント用Ｎ−ＭＯＳＦＥＴ１
５との間に電圧ディテクタ２１が介設され、ＭＯＳＦＥ
Ｔ１５に安定してＶＣＣＬが印加されるように設定され
る。しかし、図４図示の変更例と同様、センス端子電圧
Ｖｓｅｎが急激に上昇しないようにセンス端子１１ｓに
流れる電流を設定したり、レジスタ１９の値を調整して
おく等の工夫をすることで、更に電圧ディテクタ２１も
省略することが可能となる。
更例を主半導体スイッチと共に示す回路図である。図５
図示の如く、この変更例は、上述のセンス回路２０から
ツェナーダイオード１７及び電圧ディテクタ２１が省略
された、更に簡略化されたセンス回路２０Ｂを有するこ
とを特徴とする。図１図示の半導体保護装置において
は、センス端子１１ｓとシャント用Ｎ−ＭＯＳＦＥＴ１
５との間に電圧ディテクタ２１が介設され、ＭＯＳＦＥ
Ｔ１５に安定してＶＣＣＬが印加されるように設定され
る。しかし、図４図示の変更例と同様、センス端子電圧
Ｖｓｅｎが急激に上昇しないようにセンス端子１１ｓに
流れる電流を設定したり、レジスタ１９の値を調整して
おく等の工夫をすることで、更に電圧ディテクタ２１も
省略することが可能となる。
【００３１】図６は本発明の別の実施の形態に係る半導
体保護装置を主半導体スイッチと共に示す回路図であ
る。図６図示の如く、この実施の形態は、図１図示の電
圧ディテクタ２１がコンパレータ３１からなる電圧ディ
テクタ２１に置換されたセンス回路３０を有することを
特徴とする。コンパレータ３１において、第１及び第２
入力端子ＩＮ１、ＩＮ２に、ＩＧＢＴ１１の過電流の設
定値に対応する基準電圧Ｖｒｅｆと、センス端子電圧Ｖ
ｓｅｎとが夫々入力され、互いに比較される。ＩＧＢＴ
１１が過電流状態になりセンス端子電圧Ｖｓｅｎが基準
電圧Ｖｒｅｆに達すると、コンパレータ３１の出力３１
ｏの電位が上昇し、シャント用Ｎ−ＭＯＳＦＥＴ１５が
オン状態となる。従って、ゲートドライバ１３の出力の
一部がバイパスされ、ＩＧＢＴ１１のゲート電圧が下が
り、ＩＧＢＴ１１の電流も減少して、過電流状態から保
護される。
体保護装置を主半導体スイッチと共に示す回路図であ
る。図６図示の如く、この実施の形態は、図１図示の電
圧ディテクタ２１がコンパレータ３１からなる電圧ディ
テクタ２１に置換されたセンス回路３０を有することを
特徴とする。コンパレータ３１において、第１及び第２
入力端子ＩＮ１、ＩＮ２に、ＩＧＢＴ１１の過電流の設
定値に対応する基準電圧Ｖｒｅｆと、センス端子電圧Ｖ
ｓｅｎとが夫々入力され、互いに比較される。ＩＧＢＴ
１１が過電流状態になりセンス端子電圧Ｖｓｅｎが基準
電圧Ｖｒｅｆに達すると、コンパレータ３１の出力３１
ｏの電位が上昇し、シャント用Ｎ−ＭＯＳＦＥＴ１５が
オン状態となる。従って、ゲートドライバ１３の出力の
一部がバイパスされ、ＩＧＢＴ１１のゲート電圧が下が
り、ＩＧＢＴ１１の電流も減少して、過電流状態から保
護される。
【００３２】図７は図６図示の半導体保護装置の変更例
を主半導体スイッチと共に示す回路図である。図７図示
の如く、この変更例は、上述のセンス回路３０からツェ
ナーダイオード１７が省略されたセンス回路３０Ａを有
することを特徴とする。図４を参照して説明したよう
に、センス端子電圧Ｖｓｅｎが急激に上昇しないように
センス端子１１ｓに流れる電流を設定しておく等の工夫
をすることで、ツェナーダイオード１７を省略すること
が可能となる。
を主半導体スイッチと共に示す回路図である。図７図示
の如く、この変更例は、上述のセンス回路３０からツェ
ナーダイオード１７が省略されたセンス回路３０Ａを有
することを特徴とする。図４を参照して説明したよう
に、センス端子電圧Ｖｓｅｎが急激に上昇しないように
センス端子１１ｓに流れる電流を設定しておく等の工夫
をすることで、ツェナーダイオード１７を省略すること
が可能となる。
【００３３】更に、多結晶シリコン半導体層を活性領域
として用いるＭＯＳＦＥＴのように飽和特性のよくない
素子を用いた場合、カスコード接続を用いるとコンパレ
ータの動作が良好になる。よって、カスコード接続のコ
ンパレータを図６及び図７図示のコンパレータ３１とし
て採用することにより、本実施の形態に係る保護装置を
十分駆動させることが可能となる。なお、多結晶シリコ
ンＭＯＳＦＥＴの場合、Ｎ−ＭＯＳＦＥＴの方がＰ−Ｍ
ＯＳＦＥＴに比べて飽和特性が悪いため、カスコード接
続するのはＮ−ＭＯＳＦＥＴのみとしてもよい。しか
し、更に装置の機能を向上させるためには、Ｎ−ＭＯＳ
ＦＥＴ及びＰ−ＭＯＳＦＥＴＮの双方をカスコード接続
とすることが望ましい。
として用いるＭＯＳＦＥＴのように飽和特性のよくない
素子を用いた場合、カスコード接続を用いるとコンパレ
ータの動作が良好になる。よって、カスコード接続のコ
ンパレータを図６及び図７図示のコンパレータ３１とし
て採用することにより、本実施の形態に係る保護装置を
十分駆動させることが可能となる。なお、多結晶シリコ
ンＭＯＳＦＥＴの場合、Ｎ−ＭＯＳＦＥＴの方がＰ−Ｍ
ＯＳＦＥＴに比べて飽和特性が悪いため、カスコード接
続するのはＮ−ＭＯＳＦＥＴのみとしてもよい。しか
し、更に装置の機能を向上させるためには、Ｎ−ＭＯＳ
ＦＥＴ及びＰ−ＭＯＳＦＥＴＮの双方をカスコード接続
とすることが望ましい。
【００３４】図８は本発明の更に別の実施の形態に係る
半導体保護装置を主半導体スイッチと共に示す論理回路
図である。図８図示の如く、この実施の形態は、図１図
示の構成に加え、制御信号源であるパルスジェネレータ
ＰＧと、主半導体スイッチであるＩＧＢＴ１１のための
ゲートドライバ１３と、の間に配設されたラッチ回路４
１を更に含むことを特徴とする。ラッチ回路４１は、Ｉ
ＧＢＴ１１に保護を掛けた際、ＩＧＢＴ１１がオフする
のに続いてシャント用Ｎ−ＭＯＳＦＥＴ１５もオフする
ことにより、再度ＩＧＢＴ１１にゲート電圧が印加され
るような現象を防止することを意図して配設される。
半導体保護装置を主半導体スイッチと共に示す論理回路
図である。図８図示の如く、この実施の形態は、図１図
示の構成に加え、制御信号源であるパルスジェネレータ
ＰＧと、主半導体スイッチであるＩＧＢＴ１１のための
ゲートドライバ１３と、の間に配設されたラッチ回路４
１を更に含むことを特徴とする。ラッチ回路４１は、Ｉ
ＧＢＴ１１に保護を掛けた際、ＩＧＢＴ１１がオフする
のに続いてシャント用Ｎ−ＭＯＳＦＥＴ１５もオフする
ことにより、再度ＩＧＢＴ１１にゲート電圧が印加され
るような現象を防止することを意図して配設される。
【００３５】具体的には、ラッチ回路４１は、フリップ
フロップを構成する一対のＮＯＲゲート４３、４５と、
パルスジェネレータＰＧと同フリップフロップとの間に
配設されたＮＯＴゲート４７と、同フリップフロップと
ゲートドライバ１３との間に配設されたＯＲゲート４９
とを具備する。フリップフロップの一方の入力端子（Ｎ
ＯＲゲート４３側）に電圧ディテクタ２１の出力端子２
１ｏ（即ちノードＸｂ）が接続され、他方の入力端子
（ＮＯＲゲート４５側）にＮＯＴゲート４７の出力端子
（ノードＸｅに対応）が接続される。ＯＲゲート４９の
一方の入力端子にフリップフロップのＮＯＲゲート４５
の出力端子（ノードＸｄに対応）が接続され、他方の入
力端子にＮＯＴゲート４７の出力端子（ノードＸｅに対
応）が接続される。ＯＲゲート４９の出力端子（点Ｘｆ
に対応）はＮＯＴゲートとして機能するゲートドライバ
１３に接続される。
フロップを構成する一対のＮＯＲゲート４３、４５と、
パルスジェネレータＰＧと同フリップフロップとの間に
配設されたＮＯＴゲート４７と、同フリップフロップと
ゲートドライバ１３との間に配設されたＯＲゲート４９
とを具備する。フリップフロップの一方の入力端子（Ｎ
ＯＲゲート４３側）に電圧ディテクタ２１の出力端子２
１ｏ（即ちノードＸｂ）が接続され、他方の入力端子
（ＮＯＲゲート４５側）にＮＯＴゲート４７の出力端子
（ノードＸｅに対応）が接続される。ＯＲゲート４９の
一方の入力端子にフリップフロップのＮＯＲゲート４５
の出力端子（ノードＸｄに対応）が接続され、他方の入
力端子にＮＯＴゲート４７の出力端子（ノードＸｅに対
応）が接続される。ＯＲゲート４９の出力端子（点Ｘｆ
に対応）はＮＯＴゲートとして機能するゲートドライバ
１３に接続される。
【００３６】図９は、図８図示の実施の形態において、
ＩＧＢＴ１１を保護する際の、各部における電圧の変化
を示すタイミングチャートである。前述の如く、過電流
に基因してセンス端子電圧Ｖｓｅｎが設定値を超える
と、電圧ディテクタ２１の出力Ｖｂ（点Ｘｂ）が１とな
る。出力Ｖｂのこの立ち上がりにより、ラッチ回路４１
は、制御信号源ＰＧからのオン信号（Ｖｉｎ＝１）を無
視し、その出力Ｖｆ（点Ｘｆ）を１、即ち、ゲートドラ
イバ１３の出力を０となるようにラッチし、ＩＧＢＴ１
１のゲート電圧ＶＧをオフ状態とする。制御信号源ＰＧ
からの１パルスの終了に伴い、制御信号源ＰＧからの信
号がオフ信号（Ｖｉｎ＝０）に切替わる際、ＮＯＴゲー
ト４７の出力Ｖｅ（点Ｘｅ）の立ち上がりにより、ラッ
チ回路４１がリセットされる。しかし、ラッチ回路４１
の出力Ｖｆ（点Ｘｆ）が１、即ち、ゲートドライバ１３
の出力が０のラッチ状態は維持され、従って、ＩＧＢＴ
１１のゲート電圧ＶＧはオフ状態を維持する。即ち、一
旦、保護が掛かると、制御信号源ＰＧからの信号がオン
からオフにならない限り保護は解除されないので異常な
発振は防止される。
ＩＧＢＴ１１を保護する際の、各部における電圧の変化
を示すタイミングチャートである。前述の如く、過電流
に基因してセンス端子電圧Ｖｓｅｎが設定値を超える
と、電圧ディテクタ２１の出力Ｖｂ（点Ｘｂ）が１とな
る。出力Ｖｂのこの立ち上がりにより、ラッチ回路４１
は、制御信号源ＰＧからのオン信号（Ｖｉｎ＝１）を無
視し、その出力Ｖｆ（点Ｘｆ）を１、即ち、ゲートドラ
イバ１３の出力を０となるようにラッチし、ＩＧＢＴ１
１のゲート電圧ＶＧをオフ状態とする。制御信号源ＰＧ
からの１パルスの終了に伴い、制御信号源ＰＧからの信
号がオフ信号（Ｖｉｎ＝０）に切替わる際、ＮＯＴゲー
ト４７の出力Ｖｅ（点Ｘｅ）の立ち上がりにより、ラッ
チ回路４１がリセットされる。しかし、ラッチ回路４１
の出力Ｖｆ（点Ｘｆ）が１、即ち、ゲートドライバ１３
の出力が０のラッチ状態は維持され、従って、ＩＧＢＴ
１１のゲート電圧ＶＧはオフ状態を維持する。即ち、一
旦、保護が掛かると、制御信号源ＰＧからの信号がオン
からオフにならない限り保護は解除されないので異常な
発振は防止される。
【００３７】図１０は本発明の更に別の実施の形態に係
る半導体保護装置を主半導体スイッチと共に示す回路図
である。図１０図示の如く、この実施の形態は、センス
端子１１ｓ専用の付属制御電極１１ｓｇがＩＧＢＴ１１
に付属して配設され且つこれがＩＧＢＴ１１のゲート電
極とは別に制御信号源ＰＧに接続されていることを特徴
とする。制御信号源ＰＧと制御電極１１ｓｇとの間には
付属ゲートドライバ１４が配設される。シャント用Ｎ−
ＭＯＳＦＥＴ１５は、ＩＧＢＴ１１のゲート電極側のみ
に接続され、付属制御電極１１ｓｇ側には接続されてい
ない。
る半導体保護装置を主半導体スイッチと共に示す回路図
である。図１０図示の如く、この実施の形態は、センス
端子１１ｓ専用の付属制御電極１１ｓｇがＩＧＢＴ１１
に付属して配設され且つこれがＩＧＢＴ１１のゲート電
極とは別に制御信号源ＰＧに接続されていることを特徴
とする。制御信号源ＰＧと制御電極１１ｓｇとの間には
付属ゲートドライバ１４が配設される。シャント用Ｎ−
ＭＯＳＦＥＴ１５は、ＩＧＢＴ１１のゲート電極側のみ
に接続され、付属制御電極１１ｓｇ側には接続されてい
ない。
【００３８】本実施の形態においては、ＩＧＢＴ１１に
保護が掛かると、シャント用Ｎ−ＭＯＳＦＥＴ１５がオ
ンしてＩＧＢＴ１１のゲート電圧が減少若しくはオフ電
圧となるが、付属制御電極１１ｓｇには引き続きオン電
圧が印加されるため、ＭＯＳＦＥＴ１５はオン状態を維
持する。従って、この構成によれば、図８図示の実施の
形態と同様、ＩＧＢＴ１１に保護を掛けた際、ＩＧＢＴ
１１がオフするのに続いてシャント用Ｎ−ＭＯＳＦＥＴ
１５もオフすることにより、再度ＩＧＢＴ１１にゲート
電圧が印加されるような現象を防止することができる。
保護が掛かると、シャント用Ｎ−ＭＯＳＦＥＴ１５がオ
ンしてＩＧＢＴ１１のゲート電圧が減少若しくはオフ電
圧となるが、付属制御電極１１ｓｇには引き続きオン電
圧が印加されるため、ＭＯＳＦＥＴ１５はオン状態を維
持する。従って、この構成によれば、図８図示の実施の
形態と同様、ＩＧＢＴ１１に保護を掛けた際、ＩＧＢＴ
１１がオフするのに続いてシャント用Ｎ−ＭＯＳＦＥＴ
１５もオフすることにより、再度ＩＧＢＴ１１にゲート
電圧が印加されるような現象を防止することができる。
【００３９】図１１は主半導体スイッチであるＩＧＢＴ
１１と、シャント用Ｎ−ＭＯＳＦＥＴ１５及びレジスタ
１９とを、同一基板上に集積した構造を示す断面図であ
る。この断面構造は、ゲートドライバ１３が示されてな
い点を除いて図５図示の回路に対応する。
１１と、シャント用Ｎ−ＭＯＳＦＥＴ１５及びレジスタ
１９とを、同一基板上に集積した構造を示す断面図であ
る。この断面構造は、ゲートドライバ１３が示されてな
い点を除いて図５図示の回路に対応する。
【００４０】図１１図示の如く、単結晶シリコンからな
るｎ- 型基板層５１の裏面内にｎ型バッファ層５３を介
して、ＩＧＢＴ１１のｐ+ 型コレクタ層５５が形成され
る。一方、基板層５１の表面内に、ｐ型メインウエル層
６１とｐ型サブウエル層６３とが形成される。メインウ
エル層６１の表面内には、ＩＧＢＴ１１のｎ+ 型エミッ
タ層６５とｐ+ 型コンタクト層６７とが形成される。サ
ブウエル層６３の表面内には、センス端子用のｎ+ 型セ
ンスエミッタ層６９とｐ+ 型コンタクト層７１とが形成
される。即ち、ＩＧＢＴ１１は、単結晶シリコンからな
る基板層５１を活性領域として使用して形成される。
るｎ- 型基板層５１の裏面内にｎ型バッファ層５３を介
して、ＩＧＢＴ１１のｐ+ 型コレクタ層５５が形成され
る。一方、基板層５１の表面内に、ｐ型メインウエル層
６１とｐ型サブウエル層６３とが形成される。メインウ
エル層６１の表面内には、ＩＧＢＴ１１のｎ+ 型エミッ
タ層６５とｐ+ 型コンタクト層６７とが形成される。サ
ブウエル層６３の表面内には、センス端子用のｎ+ 型セ
ンスエミッタ層６９とｐ+ 型コンタクト層７１とが形成
される。即ち、ＩＧＢＴ１１は、単結晶シリコンからな
る基板層５１を活性領域として使用して形成される。
【００４１】コレクタ層５５上にコレクタ電極５７が配
設される。エミッタ層６５とコンタクト層６７との上に
はエミッタ電極７３が配設される。センスエミッタ層６
９とｐ+ 型コンタクト層７１との上にはセンス電極７５
が配設される。更に、基板層５１とエミッタ層６５、６
９とで挟まれるウエル層６１、６３の領域上にはＩＧＢ
Ｔ１１のゲート電極７７が配設され、これは制御信号源
ＰＧに接続される。
設される。エミッタ層６５とコンタクト層６７との上に
はエミッタ電極７３が配設される。センスエミッタ層６
９とｐ+ 型コンタクト層７１との上にはセンス電極７５
が配設される。更に、基板層５１とエミッタ層６５、６
９とで挟まれるウエル層６１、６３の領域上にはＩＧＢ
Ｔ１１のゲート電極７７が配設され、これは制御信号源
ＰＧに接続される。
【００４２】ＩＧＢＴ１１が形成された領域に並んで、
基板層５１上には、多結晶シリコンからなる第１及び第
２半導体層８１ａ、８１ｂが絶縁膜８３を介して配設さ
れる。第１半導体層８１ａ内には、シャント用Ｎ−ＭＯ
ＳＦＥＴ１５のｎ+ 型ソース層８５及びｎ+ 型ドレイン
層８７とｐ型チャネル領域８９とが形成される。第２半
導体層８１ｂは全体がｐ+ 型層として形成されレジスタ
１９として機能する。即ち、Ｎ−ＭＯＳＦＥＴ１５及び
レジスタ１９は、多結晶シリコンからなる半導体層を活
性領域として使用して形成される。
基板層５１上には、多結晶シリコンからなる第１及び第
２半導体層８１ａ、８１ｂが絶縁膜８３を介して配設さ
れる。第１半導体層８１ａ内には、シャント用Ｎ−ＭＯ
ＳＦＥＴ１５のｎ+ 型ソース層８５及びｎ+ 型ドレイン
層８７とｐ型チャネル領域８９とが形成される。第２半
導体層８１ｂは全体がｐ+ 型層として形成されレジスタ
１９として機能する。即ち、Ｎ−ＭＯＳＦＥＴ１５及び
レジスタ１９は、多結晶シリコンからなる半導体層を活
性領域として使用して形成される。
【００４３】ソース及びドレイン層８５、８７上に夫々
ソース電極９１及びドレイン電極９３が配設される。ド
レイン電極９３は、制御電極ＰＧとＩＧＢＴ１１のゲー
ト電極との間のノードに接続される。チャネル領域８９
上に絶縁膜９４を介してゲート電極９５が配設され、こ
れはセンス電極７５に接続される。第２半導体層８１ｂ
の両端部上には夫々電極９７、９９が配設され、これ等
は、Ｎ−ＭＯＳＦＥＴ１５のゲート電極９５とグランド
とに夫々接続される。
ソース電極９１及びドレイン電極９３が配設される。ド
レイン電極９３は、制御電極ＰＧとＩＧＢＴ１１のゲー
ト電極との間のノードに接続される。チャネル領域８９
上に絶縁膜９４を介してゲート電極９５が配設され、こ
れはセンス電極７５に接続される。第２半導体層８１ｂ
の両端部上には夫々電極９７、９９が配設され、これ等
は、Ｎ−ＭＯＳＦＥＴ１５のゲート電極９５とグランド
とに夫々接続される。
【００４４】なお、前述のゲートドライバ１３、ツェナ
ーダイオード１７、電圧ディテクタ２１、コンパレータ
３１等も、Ｎ−ＭＯＳＦＥＴ１５と同様な態様で、ＩＧ
ＢＴ１１が形成された単結晶基板層上に絶縁膜を介して
多結晶シリコンからなる半導体層を配設し、この半導体
層を活性領域として使用して形成することができる。
ーダイオード１７、電圧ディテクタ２１、コンパレータ
３１等も、Ｎ−ＭＯＳＦＥＴ１５と同様な態様で、ＩＧ
ＢＴ１１が形成された単結晶基板層上に絶縁膜を介して
多結晶シリコンからなる半導体層を配設し、この半導体
層を活性領域として使用して形成することができる。
【００４５】上述の各実施の形態において、主半導体ス
イッチはＩＧＢＴに限定されるものではなく、他のゲー
ト構造を有するスイッチ、例えば、ＭＯＳＦＥＴ、ＧＴ
Ｏ（Gate Turn-OFF Thyristor）であってもよい。ま
た、ＭＯＳ構造の絶縁膜は酸化膜に限定されるものでは
なく、所謂ＭＩＳ構造を使用することもできる。
イッチはＩＧＢＴに限定されるものではなく、他のゲー
ト構造を有するスイッチ、例えば、ＭＯＳＦＥＴ、ＧＴ
Ｏ（Gate Turn-OFF Thyristor）であってもよい。ま
た、ＭＯＳ構造の絶縁膜は酸化膜に限定されるものでは
なく、所謂ＭＩＳ構造を使用することもできる。
【００４６】以上、本発明の好適な実施の形態につい
て、添付図面を参照しながら説明したが、本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において、当業者であれば、
各種の変更例及び修正例に想到し得るものであり、それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。
て、添付図面を参照しながら説明したが、本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において、当業者であれば、
各種の変更例及び修正例に想到し得るものであり、それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。
【００４７】
【発明の効果】本発明によれば、主半導体スイッチから
分岐されたセンス端子を、多結晶シリコンからなる半導
体層を活性領域として用いるスイッチング素子の制御電
極に、センス回路を介して接続することにより、主半導
体スイッチに流れる電流を設定値以下に抑制するための
半導体保護装置を提供することができる。
分岐されたセンス端子を、多結晶シリコンからなる半導
体層を活性領域として用いるスイッチング素子の制御電
極に、センス回路を介して接続することにより、主半導
体スイッチに流れる電流を設定値以下に抑制するための
半導体保護装置を提供することができる。
【００４８】特に、主半導体スイッチを単結晶半導体か
らなる基板層を活性領域として使用して形成し、半導体
保護装置を同基板層上に絶縁膜を介して配設した多結晶
シリコンからなる半導体層を活性領域として形成するこ
とにより、集積回路を安価に提供することができる。
らなる基板層を活性領域として使用して形成し、半導体
保護装置を同基板層上に絶縁膜を介して配設した多結晶
シリコンからなる半導体層を活性領域として形成するこ
とにより、集積回路を安価に提供することができる。
【図１】本発明の実施の形態に係る半導体保護装置を主
半導体スイッチと共に示す回路図。
半導体スイッチと共に示す回路図。
【図２】図１図示の実施の形態において、ＩＧＢＴの短
絡状態から保護が掛かるまでの間の、各部における電圧
の変化を示すタイミングチャート
絡状態から保護が掛かるまでの間の、各部における電圧
の変化を示すタイミングチャート
【図３】図１図示の実施の形態における、ＩＧＢＴのコ
レクタ電圧とコレクタ電流との関係を示すグラフ。
レクタ電圧とコレクタ電流との関係を示すグラフ。
【図４】図１図示の半導体保護装置の変更例を主半導体
スイッチと共に示す回路図。
スイッチと共に示す回路図。
【図５】図１図示の半導体保護装置の別の変更例を主半
導体スイッチと共に示す回路図。
導体スイッチと共に示す回路図。
【図６】本発明の別の実施の形態に係る半導体保護装置
を主半導体スイッチと共に示す回路図。
を主半導体スイッチと共に示す回路図。
【図７】図６図示の半導体保護装置の変更例を主半導体
スイッチと共に示す回路図。
スイッチと共に示す回路図。
【図８】本発明の更に別の実施の形態に係る半導体保護
装置を主半導体スイッチと共に示す論理回路図。
装置を主半導体スイッチと共に示す論理回路図。
【図９】図８図示の実施の形態において、ＩＧＢＴを保
護する際の、各部における電圧の変化を示すタイミング
チャート
護する際の、各部における電圧の変化を示すタイミング
チャート
【図１０】本発明の更に別の実施の形態に係る半導体保
護装置を主半導体スイッチと共に示す回路図。
護装置を主半導体スイッチと共に示す回路図。
【図１１】主半導体スイッチであるＩＧＢＴと、シャン
ト用Ｎ−ＭＯＳＦＥＴとを、同一基板上に集積した構造
を示す断面図。
ト用Ｎ−ＭＯＳＦＥＴとを、同一基板上に集積した構造
を示す断面図。
１１…ＩＧＢＴ １３…ゲートドライバ １５…シャント用Ｎ−ＭＯＳＦＥＴ １７…ツェナーダイオード １９…レジスタ ２１…電圧ディテクタ ３１…コンパレータ ４１…ラッチ回路 ５１…単結晶シリコン基板層 ５７…コレクタ電極 ７３…エミッタ電極 ７５…センス電極 ７７…ゲート電極 ８１ａ、８１ｂ…多結晶シリコン半導体層 ９５…ゲート電極 ＰＧ…制御信号源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F038 AV06 AZ07 BB04 BH05 BH07 BH15 BH20 DF07 EZ20 5J055 AX32 AX64 BX16 CX07 CX20 DX09 DX55 EX07 EX11 EX21 EX24 EY13 EY21 EZ07 EZ10 EZ25 EZ31 FX05 FX32 FX37 FX38 GX01 GX04 GX07
Claims (8)
- 【請求項１】制御電源に接続された主制御電極と主回路
の一部を形成する第１及び第２主電極とを有する主半導
体スイッチに流れる電流を設定値以下に抑制するための
半導体保護装置であって、 多結晶シリコンから実質的になる半導体層と、 前記制御電源と前記主制御電極との間のノードに接続さ
れ、前記設定値に依存して開閉されるバイパスを提供す
るため、前記バイパスを形成する第１及び第２端子と、
前記第１及び第２端子間の導通を制御するための制御端
子とを有するように、前記半導体層を活性領域として使
用して形成されたスイッチング素子と、 前記第１及び第２主電極間に流れる電流から分岐された
センス電流を流すためのセンス端子と前記スイッチング
素子の前記制御端子とを接続するためのセンス回路と、
を具備し、前記第１及び第２主電極間に流れる電流が前
記設定値を超えた時、前記センス電流に基づいて前記ス
イッチング素子の前記制御端子を制御して前記バイパス
を開放させることにより、前記制御電源から前記主制御
電極に印加される電圧を低下させることを特徴とする半
導体保護装置。 - 【請求項２】前記センス回路は、前記センス端子に接続
された入力端子と、前記スイッチング素子の前記制御端
子に接続された出力端子とを有するように、前記半導体
層を活性領域として使用して形成された半導体検出手段
を具備し、前記第１及び第２主電極間に流れる電流が前
記設定値を超えた時、前記検出手段が、前記センス電流
に基づいて前記スイッチング素子の前記制御端子を制御
して前記バイパスを開放させることにより、前記制御電
源から前記主制御電極に印加される電圧を低下させるこ
とを特徴とする半導体保護装置。 - 【請求項３】前記センス端子と前記検出手段の前記入力
端子との間のノードと、グランドとの間に、前記検出手
段を保護するため、ツェナーダイオード及びレジスタの
いずれか一方が接続されるか、或いは双方が互いに並列
に接続されることを特徴とする請求項２に記載の半導体
保護装置。 - 【請求項４】前記検出手段は、前記設定値に対応するし
きい値電圧を有すると共に前記入力端子に接続されたゲ
ートを有するＭＯＳＦＥＴを具備し、前記ＭＯＳＦＥＴ
は、前記第１及び第２主電極間に流れる電流が前記設定
値を超えた時、前記センス電流に基づいて定電圧源を前
記スイッチング素子の前記制御端子に接続することを特
徴とする請求項２または３に記載の半導体保護装置。 - 【請求項５】前記検出手段は、前記センス電流に基づく
電圧と前記設定値に対応する基準電圧とを比較するため
のコンパレータを具備することを特徴とする請求項２ま
たは３に記載の半導体保護装置。 - 【請求項６】前記主制御電極及び前記制御電源にラッチ
回路が接続され、前記ラッチ回路は、前記スイッチング
素子の前記制御端子を制御して前記バイパスを開放させ
るのに同期して、前記主制御電極に印加される電圧をラ
ッチすることを特徴とする請求項１乃至５のいずれかに
記載の半導体保護装置。 - 【請求項７】前記センス端子専用の付属制御電極が前記
主半導体スイッチに付属して配設され且つ前記主制御電
極とは別に前記制御電源に接続され、前記スイッチング
素子は、前記制御電源と前記付属制御電極との間に接続
されないことを特徴とする請求項１乃至５のいずれかに
記載の半導体保護装置。 - 【請求項８】前記主半導体スイッチは単結晶半導体から
なる基板層を活性領域として使用して形成され、前記半
導体層は前記基板層上に絶縁膜を介して配設されること
を特徴とする請求項１乃至７のいずれかに記載の半導体
保護装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11185860A JP2001016082A (ja) | 1999-06-30 | 1999-06-30 | 半導体保護装置 |
| US09/606,090 US6411133B1 (en) | 1999-06-30 | 2000-06-29 | Semiconductor device |
| US10/452,203 USRE38907E1 (en) | 1999-06-30 | 2003-06-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11185860A JP2001016082A (ja) | 1999-06-30 | 1999-06-30 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001016082A true JP2001016082A (ja) | 2001-01-19 |
Family
ID=16178157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11185860A Pending JP2001016082A (ja) | 1999-06-30 | 1999-06-30 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001016082A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436352B1 (ko) * | 2001-06-19 | 2004-06-19 | 미쓰비시덴키 가부시키가이샤 | 전력용 반도체장치 |
| US7482659B2 (en) | 2005-12-07 | 2009-01-27 | Toyota Jidosha Kabushiki Kaisha | Semiconductor devices with electric current detecting structure |
| JP2010219661A (ja) * | 2009-03-13 | 2010-09-30 | Fuji Electric Systems Co Ltd | 半導体装置 |
| JP2011174712A (ja) * | 2010-02-23 | 2011-09-08 | On Semiconductor Trading Ltd | 電流検出回路及び半導体集積回路 |
| CN103825602A (zh) * | 2012-11-16 | 2014-05-28 | 三菱电机株式会社 | 半导体设备驱动电路及其测试方法 |
| DE112020000682T5 (de) | 2019-02-05 | 2021-11-04 | Sony Semiconductor Solutions Corporation | Lichtquellenvorrichtung und elektronische vorrichtung |
| DE112020000677T5 (de) | 2019-02-05 | 2021-11-25 | Sony Semiconductor Solutions Corporation | Lichtquellenvorrichtung und elektronische vorrichtung |
-
1999
- 1999-06-30 JP JP11185860A patent/JP2001016082A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436352B1 (ko) * | 2001-06-19 | 2004-06-19 | 미쓰비시덴키 가부시키가이샤 | 전력용 반도체장치 |
| US7482659B2 (en) | 2005-12-07 | 2009-01-27 | Toyota Jidosha Kabushiki Kaisha | Semiconductor devices with electric current detecting structure |
| DE102006057041B4 (de) * | 2005-12-07 | 2013-01-10 | Toyota Jidosha K.K. | Halbleitervorrichtungen mit Struktur zum Erfassen von elektrischem Strom |
| DE102006057041B8 (de) * | 2005-12-07 | 2013-03-21 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtungen mit Struktur zum Erfassen von elektrischem Strom |
| JP2010219661A (ja) * | 2009-03-13 | 2010-09-30 | Fuji Electric Systems Co Ltd | 半導体装置 |
| JP2011174712A (ja) * | 2010-02-23 | 2011-09-08 | On Semiconductor Trading Ltd | 電流検出回路及び半導体集積回路 |
| CN103825602A (zh) * | 2012-11-16 | 2014-05-28 | 三菱电机株式会社 | 半导体设备驱动电路及其测试方法 |
| DE102013216007A1 (de) | 2012-11-16 | 2014-06-05 | Mitsubishi Electric Corporation | Halbleitervorrichtungstreiberschaltung und Verfahren zu ihrem Testen |
| DE112020000682T5 (de) | 2019-02-05 | 2021-11-04 | Sony Semiconductor Solutions Corporation | Lichtquellenvorrichtung und elektronische vorrichtung |
| DE112020000677T5 (de) | 2019-02-05 | 2021-11-25 | Sony Semiconductor Solutions Corporation | Lichtquellenvorrichtung und elektronische vorrichtung |
| US11672059B2 (en) | 2019-02-05 | 2023-06-06 | Sony Semiconductor Solutions Corporation | Light source device and electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3243902B2 (ja) | 半導体装置 | |
| US5173755A (en) | Capacitively induced electrostatic discharge protection circuit | |
| JP2988859B2 (ja) | パワーｍｏｓｆｅｔ | |
| JP2020053466A (ja) | 半導体装置 | |
| JP3164065B2 (ja) | 半導体装置 | |
| JPH09129833A (ja) | 半導体装置 | |
| JPH0666472B2 (ja) | 過電流保護機能を備えたｍｏｓｆｅｔ | |
| JPH07245394A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP3337493B2 (ja) | 過電圧保護半導体スイッチ | |
| JP3149773B2 (ja) | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ | |
| US5459339A (en) | Double gate semiconductor device and control device thereof | |
| USRE38907E1 (en) | Semiconductor device | |
| JP3075007B2 (ja) | スイッチング装置及びダブルゲート型半導体装置の制御装置 | |
| JP2001016082A (ja) | 半導体保護装置 | |
| JP2001044291A (ja) | 半導体装置のための保護装置 | |
| JP5195547B2 (ja) | 半導体装置 | |
| JPH02226808A (ja) | 過電流保護機能付きパワーｍｏｓｆｅｔ | |
| JP2002135973A (ja) | 過電圧保護回路 | |
| JP2005101386A (ja) | 静電破壊保護回路 | |
| JP3431127B2 (ja) | 電子装置および電子スイッチ装置 | |
| JP3182862B2 (ja) | 半導体装置 | |
| JPH02226407A (ja) | 過電流保護機能付きパワーｍｏｓｆｅｔ | |
| JPS61158175A (ja) | プレ−ナ型トランジスタ装置 | |
| JP3403123B2 (ja) | フォトサイリスタ素子および双方向フォトサイリスタ素子 | |
| Kong et al. | A novel SOI-LIGBT with short-circuit and over-current self-protection |