JPS61158175A - プレ−ナ型トランジスタ装置 - Google Patents
プレ−ナ型トランジスタ装置Info
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- JPS61158175A JPS61158175A JP59279937A JP27993784A JPS61158175A JP S61158175 A JPS61158175 A JP S61158175A JP 59279937 A JP59279937 A JP 59279937A JP 27993784 A JP27993784 A JP 27993784A JP S61158175 A JPS61158175 A JP S61158175A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000006378 damage Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は自己保護機能を有した大電力用半導体装置に
関し、更に詳細には、接合型電界効果トランジスタ（Ｊ
−Ｆ Ｅ Ｔ ）を保護回路として具備Ｌ？−−Ａ−
１１−ｈ７ｊ１ソ壬ンｄ田トラゝツクｌ々誌■「闇する
ものである。
関し、更に詳細には、接合型電界効果トランジスタ（Ｊ
−Ｆ Ｅ Ｔ ）を保護回路として具備Ｌ？−−Ａ−
１１−ｈ７ｊ１ソ壬ンｄ田トラゝツクｌ々誌■「闇する
ものである。
［発明の技術的背景］
近年、電動機の可変速制御の普及や種々の機械装置の自
動制御の進展につれ、また電力用トランジスタの高耐圧
化が実現されてきたことによって、ダーリントントラン
ジスタ等大電力スイッチング用トランジスタ装置の需要
が急増している。 このため、比較的高電圧（たとえば
交流４８０ボルト）の電源で使用することのできる高耐
圧で且つ広い安全動作領域（たとえば直流８００■印加
に対し数十μｓ以上の間破壊しないこと）を有した大電
力スイッチング用トランジスタが求められている。
動制御の進展につれ、また電力用トランジスタの高耐圧
化が実現されてきたことによって、ダーリントントラン
ジスタ等大電力スイッチング用トランジスタ装置の需要
が急増している。 このため、比較的高電圧（たとえば
交流４８０ボルト）の電源で使用することのできる高耐
圧で且つ広い安全動作領域（たとえば直流８００■印加
に対し数十μｓ以上の間破壊しないこと）を有した大電
力スイッチング用トランジスタが求められている。
大電力スイッチング用トランジスタでは使用中に負荷短
絡等の事故が生じると、コレクタ・エミッタ間に高電圧
が印加されるとともに一挙に大電流が流れて一瞬のうち
に該トランジスタが破壊されてしまうので、負荷短絡時
にトランジスタを破壊から保護する回路を設けることに
よって実質的に負荷短絡時の安全動作領域（ＡＳＯ）を
拡大するようにしていた。
絡等の事故が生じると、コレクタ・エミッタ間に高電圧
が印加されるとともに一挙に大電流が流れて一瞬のうち
に該トランジスタが破壊されてしまうので、負荷短絡時
にトランジスタを破壊から保護する回路を設けることに
よって実質的に負荷短絡時の安全動作領域（ＡＳＯ）を
拡大するようにしていた。
従来、そのような電力用トランジスタの保護方式として
は、第４図に示すようにトランジスタＱ、のベース・エ
ミッタ間にコレクタ電圧で動作する保護スイッチＱ２を
接続する方式が採用されてきた。 この保護方式によれ
ば、たとえば負荷短絡等によってトランジスタＱ、のコ
レクタ・エミッタ間に過大な電圧が印加された時、保護
スイッチＱ２がオンしてトランジスタＱ、のベースとエ
ミッタとを短絡させるので過大なコレクタ電流が流れず
、従ってトランジスタＱ、の破壊を防止することができ
る。
は、第４図に示すようにトランジスタＱ、のベース・エ
ミッタ間にコレクタ電圧で動作する保護スイッチＱ２を
接続する方式が採用されてきた。 この保護方式によれ
ば、たとえば負荷短絡等によってトランジスタＱ、のコ
レクタ・エミッタ間に過大な電圧が印加された時、保護
スイッチＱ２がオンしてトランジスタＱ、のベースとエ
ミッタとを短絡させるので過大なコレクタ電流が流れず
、従ってトランジスタＱ、の破壊を防止することができ
る。
第５図は該保護スイッチＱ２を具備したトランジスタＱ
１の静特性を表したグラフであり、同図において横軸は
トランジスタＱ、のコレクタ・エミッタ間電圧Ｖ ＣＥ
Ｎ縦軸はコレクタ電流ＩＣ％各曲線Ａ、〜Ａ３は夫々
のベース電流Ｉ８においてＶＣＥに対するＩｃの変化を
示し、また、直線ｂｂ’は負荷特性線、点すはトランジ
スタのオン状態、点ｂ′はトランジスタのオフ状態を示
す。 また、点線の曲線は保護スイッチ Ｑ２を具備し
ないトランジスタＱ１の特性を示す。
１の静特性を表したグラフであり、同図において横軸は
トランジスタＱ、のコレクタ・エミッタ間電圧Ｖ ＣＥ
Ｎ縦軸はコレクタ電流ＩＣ％各曲線Ａ、〜Ａ３は夫々
のベース電流Ｉ８においてＶＣＥに対するＩｃの変化を
示し、また、直線ｂｂ’は負荷特性線、点すはトランジ
スタのオン状態、点ｂ′はトランジスタのオフ状態を示
す。 また、点線の曲線は保護スイッチ Ｑ２を具備し
ないトランジスタＱ１の特性を示す。
［背景技術の問題点１
前記のごとき保護スイッチ付きトランジスタにおいては
、保護スイッチＱ２が作動した時にトランジスタＱ１が
しゃ所領域に追い込までいることが特徴であるが、この
場合負荷特性をｂｂ’ に設定をしてバイアス電圧ＶＣ
Ｅを印加すると、保護スイッチは常にオン状態に入って
いるためトランジスタＱ、の動作点を飽和領域の点すに
移行させることはできないという欠点があった。
、保護スイッチＱ２が作動した時にトランジスタＱ１が
しゃ所領域に追い込までいることが特徴であるが、この
場合負荷特性をｂｂ’ に設定をしてバイアス電圧ＶＣ
Ｅを印加すると、保護スイッチは常にオン状態に入って
いるためトランジスタＱ、の動作点を飽和領域の点すに
移行させることはできないという欠点があった。
従ってｊ負荷短絡時にのみ保護スイッチＱ２を作動させ
るには、保護スイッチＱ２が作動し始める狭い領域Ｒ内
にバイアス点ｂｌｆを設定する必要があるが、このよう
にバイアス点ｂ／ｌを設定するためにはトランジスタの
駆動用電源電圧を保護スイッチＱ２を含めたトランジス
タの静特性によって決めなければならないので電源電圧
の設定に大きな制約を受けるという問題があった。 ま
た、個々の保護回路には特性のばらつきがあるため、各
トランジスタ毎に電源電圧の設定を変えなげればならず
、従って電源回路の設計が困難になるという問題もあっ
た。 更に、電源電圧が変動した場合“でも常に保護ス
イッチを正常に作動させるには十分にバイアス電圧を安
定化させる必要があるが、電源電圧の変動にかかわらず
バイアス電圧を安定化させることには実用上問題があっ
た。
るには、保護スイッチＱ２が作動し始める狭い領域Ｒ内
にバイアス点ｂｌｆを設定する必要があるが、このよう
にバイアス点ｂ／ｌを設定するためにはトランジスタの
駆動用電源電圧を保護スイッチＱ２を含めたトランジス
タの静特性によって決めなければならないので電源電圧
の設定に大きな制約を受けるという問題があった。 ま
た、個々の保護回路には特性のばらつきがあるため、各
トランジスタ毎に電源電圧の設定を変えなげればならず
、従って電源回路の設計が困難になるという問題もあっ
た。 更に、電源電圧が変動した場合“でも常に保護ス
イッチを正常に作動させるには十分にバイアス電圧を安
定化させる必要があるが、電源電圧の変動にかかわらず
バイアス電圧を安定化させることには実用上問題があっ
た。
以上のような理由から、前記のごとき従来の保護スイッ
チ付きトランジスタには実使用上不備な点が多かった。
チ付きトランジスタには実使用上不備な点が多かった。
［発明の目的］
本発明の目的は、負荷短絡等の事故発生時に自己を破壊
から保護する機能を有する新規なトランジスタ装置を提
供することであり、更に詳細には本発明の目的は、負荷
短絡時等の過電圧発生時においてもトランジスタが遮断
領域に追い込まれることなく自己を破壊から保護するこ
とができるとともにトランジスタ駆動用電源電圧が保護
回路によって制約されることのない大電力スイッチング
用トランジスタ装置を提供することである。
から保護する機能を有する新規なトランジスタ装置を提
供することであり、更に詳細には本発明の目的は、負荷
短絡時等の過電圧発生時においてもトランジスタが遮断
領域に追い込まれることなく自己を破壊から保護するこ
とができるとともにトランジスタ駆動用電源電圧が保護
回路によって制約されることのない大電力スイッチング
用トランジスタ装置を提供することである。
［発明の概要］
本発明のトランジスタ装置は接合型電界効果トランジス
タ（Ｊ−ＦＥＴ）と同じ構造の可変抵抗素子をブレーナ
型バイポーラトランジスタの入力段ベースへ直列に接続
させて保護回路とした構造を有していることを特徴とす
るものである。 本発明のトランジスタ装置における接
続は、前記Ｊ−ＦＥＴのドレイン電極と前記バイポーラ
トランジスタのベース領域とが電気的に接続されるとと
もに前記バイポーラトランジスタのコレクタと前記Ｊ−
ＦＥＴのゲートが電気的に接続された構成となっており
１．該可変抵抗素子が該バイポーラトランジスタのベー
スに直列に接続されている。
タ（Ｊ−ＦＥＴ）と同じ構造の可変抵抗素子をブレーナ
型バイポーラトランジスタの入力段ベースへ直列に接続
させて保護回路とした構造を有していることを特徴とす
るものである。 本発明のトランジスタ装置における接
続は、前記Ｊ−ＦＥＴのドレイン電極と前記バイポーラ
トランジスタのベース領域とが電気的に接続されるとと
もに前記バイポーラトランジスタのコレクタと前記Ｊ−
ＦＥＴのゲートが電気的に接続された構成となっており
１．該可変抵抗素子が該バイポーラトランジスタのベー
スに直列に接続されている。
従って、負荷短絡時にコレクタに高電圧が印加されると
ベース入力抵抗が増大してベース電流は減少していくが
、ベース電流は零にはならず、トランジスタは高電圧か
ら保護される反面、オフ状態には至らない。 従って、
本発明によれば、負荷短絡時に破壊から保護される自己
保護機能を有する大電力スイッチング用半導体装置が提
供され、特に、電源電圧の変動による影響を受けず、安
全動作領域の範囲内であればいかなる電源電圧でも駆動
することができるとともに負荷短絡時等においても遮断
状態に陥ることなく自己を保護することのできる大電力
スイッチング用トランジスタ装置が提供される。
ベース入力抵抗が増大してベース電流は減少していくが
、ベース電流は零にはならず、トランジスタは高電圧か
ら保護される反面、オフ状態には至らない。 従って、
本発明によれば、負荷短絡時に破壊から保護される自己
保護機能を有する大電力スイッチング用半導体装置が提
供され、特に、電源電圧の変動による影響を受けず、安
全動作領域の範囲内であればいかなる電源電圧でも駆動
することができるとともに負荷短絡時等においても遮断
状態に陥ることなく自己を保護することのできる大電力
スイッチング用トランジスタ装置が提供される。
［発明の実施例］
第１図は本発明のトランジスタ装置の一実施例を示した
断面図である。
断面図である。
第１図において、１はＮ型低濃度不純物層から成る半導
体基板であり、またこの半導体基板に形成されるプレー
ナ型バイポーラトランジスタ２のコレクタ領域となって
いる。 ３は該バイポーラトランジスタ２のベース領域
、４は同じく該トランジスタ２のエミッタ領域であり、
それぞれの領域の導電型と不純物濃度は図に記号で示し
た通りである。 また、５は酸化膜である。
体基板であり、またこの半導体基板に形成されるプレー
ナ型バイポーラトランジスタ２のコレクタ領域となって
いる。 ３は該バイポーラトランジスタ２のベース領域
、４は同じく該トランジスタ２のエミッタ領域であり、
それぞれの領域の導電型と不純物濃度は図に記号で示し
た通りである。 また、５は酸化膜である。
プレーナ型バイポーラトランジスタ２とともに該半導体
基板には可変抵抗素子６がモノリシック形成されており
、該可変抵抗素子６は該トランジスタ２の保護回路を構
成している。 該可変抵抗素子６は該トランジスタ２の
ベース領域３に電気的に接続された接合型電界効果トラ
ンジスタ（Ｊ−ＦＥＴ）部７と、該バイポーラトランジ
スタ２のコレクタ領域１に順接台されたダイオード部８
とから成っている。 Ｊ−Ｆ２７部７はＰ型低濃度層か
ら成るチャネル領域９、該チャネル領域９内に相隔でて
形成された二つのＰ型高濃度層から成るソース領域１０
とドレイン領域１１、及びソース領域１０とドレイン領
域１１とに交差してチャネル領域９内に形成されたＮ型
高濃度不純物層のゲート領域１２を有しており、またソ
ース領域１０の表面にはソース電極１３が、ゲート領域
１２の上にはゲート電極１４が、またドレイン領域１１
の上にはトレイン電極１５がそれぞれ設けられている。
基板には可変抵抗素子６がモノリシック形成されており
、該可変抵抗素子６は該トランジスタ２の保護回路を構
成している。 該可変抵抗素子６は該トランジスタ２の
ベース領域３に電気的に接続された接合型電界効果トラ
ンジスタ（Ｊ−ＦＥＴ）部７と、該バイポーラトランジ
スタ２のコレクタ領域１に順接台されたダイオード部８
とから成っている。 Ｊ−Ｆ２７部７はＰ型低濃度層か
ら成るチャネル領域９、該チャネル領域９内に相隔でて
形成された二つのＰ型高濃度層から成るソース領域１０
とドレイン領域１１、及びソース領域１０とドレイン領
域１１とに交差してチャネル領域９内に形成されたＮ型
高濃度不純物層のゲート領域１２を有しており、またソ
ース領域１０の表面にはソース電極１３が、ゲート領域
１２の上にはゲート電極１４が、またドレイン領域１１
の上にはトレイン電極１５がそれぞれ設けられている。
そしてドレイン電極１５はそれと一体の配線によって
バイポーラトランジスタ２のベース電極１６に接続され
ている。
バイポーラトランジスタ２のベース電極１６に接続され
ている。
一方、ダイオード部８のアノード領域１７はトランジス
タ２のコレクタ領域１をカソード領域として接合を形成
するように設けられており、アノード電極１８は配線１
９を介してＪ−Ｆ２７部７のゲート電極１４に接続され
ている。
タ２のコレクタ領域１をカソード領域として接合を形成
するように設けられており、アノード電極１８は配線１
９を介してＪ−Ｆ２７部７のゲート電極１４に接続され
ている。
前記のごとき構造の本発明の半導体装置はＪ−Ｆ２７部
７のソース電極１３にベース電流供給端子Ｂを接続する
とともにバイポーラトランジスタ６のエミッタ電極２０
とコレクタ電極（図示せず）とを単体トランジスタの場
合と同様に接地端子Ｅ及び負荷に接続して使用する。
７のソース電極１３にベース電流供給端子Ｂを接続する
とともにバイポーラトランジスタ６のエミッタ電極２０
とコレクタ電極（図示せず）とを単体トランジスタの場
合と同様に接地端子Ｅ及び負荷に接続して使用する。
前記のごとき本発明の半導体装置では、バイポーラトラ
ンジスタ２のエミッタ・コレクタ間電圧が可変抵抗素子
６のダイオード部８に対する逆バイアスとなるとともに
ダイオード部８の逆バイアスがＪ−Ｆ Ｅ ７部７のゲ
ート電圧となってゲート領域１２の直下のチャネル領域
底部９ａの空乏層の厚さを制御する一方、バイポーラト
ランジスタ２のベース電流とベース入力抵抗とが該チャ
ネル領域底部９ａの空乏層の厚さによって制御されるこ
とになるため、エミッタ・コレクタ間に高電圧が印加さ
れると、チャネル領域底部９ａに形成された空乏層によ
ってゲート領域１２直下のチャネルの厚さが狭められて
ソース・ドレイン間抵抗が増大し、結果的にバイポーラ
トランジスタ２のベース入力抵抗が増大するとともにベ
ース電流が減少することになる。
ンジスタ２のエミッタ・コレクタ間電圧が可変抵抗素子
６のダイオード部８に対する逆バイアスとなるとともに
ダイオード部８の逆バイアスがＪ−Ｆ Ｅ ７部７のゲ
ート電圧となってゲート領域１２の直下のチャネル領域
底部９ａの空乏層の厚さを制御する一方、バイポーラト
ランジスタ２のベース電流とベース入力抵抗とが該チャ
ネル領域底部９ａの空乏層の厚さによって制御されるこ
とになるため、エミッタ・コレクタ間に高電圧が印加さ
れると、チャネル領域底部９ａに形成された空乏層によ
ってゲート領域１２直下のチャネルの厚さが狭められて
ソース・ドレイン間抵抗が増大し、結果的にバイポーラ
トランジスタ２のベース入力抵抗が増大するとともにベ
ース電流が減少することになる。
トランジスタの飽和特性を損わないためには、ベース直
下のチャネル領域底部９ａの長さ幅の比は適切に設計さ
れていなければならない。 また、エミッタ・コレクタ
閤電圧の変化量に対するベース入力抵抗の変化量はベー
ス直下のチャネル領域底部 ９ａの拡散層の厚さ及び不
純物濃度に依存するが、前記構造の場合、エミッタ・コ
レクタ間電圧に対してベース入力抵抗の変化は極めて大
きく、たとえば不純物濃度５ｘ １０” ／ ｃ＋ｎ’
のＮ型低濃度基板に表面濃度５Ｘ １０１６／Ｃ１３で
拡散深さ１０μｍのＰ型低濃度拡散層から成るチャネル
領域９を形成するとともに拡散深さ５μＩのＮ型高濃度
拡散層から成るゲート領域１２を形成した場合、コレク
タ・エミッタ間電圧８００ボルト印加時にはベース入力
抵抗を１００倍以上変動させることができる。
下のチャネル領域底部９ａの長さ幅の比は適切に設計さ
れていなければならない。 また、エミッタ・コレクタ
閤電圧の変化量に対するベース入力抵抗の変化量はベー
ス直下のチャネル領域底部 ９ａの拡散層の厚さ及び不
純物濃度に依存するが、前記構造の場合、エミッタ・コ
レクタ間電圧に対してベース入力抵抗の変化は極めて大
きく、たとえば不純物濃度５ｘ １０” ／ ｃ＋ｎ’
のＮ型低濃度基板に表面濃度５Ｘ １０１６／Ｃ１３で
拡散深さ１０μｍのＰ型低濃度拡散層から成るチャネル
領域９を形成するとともに拡散深さ５μＩのＮ型高濃度
拡散層から成るゲート領域１２を形成した場合、コレク
タ・エミッタ間電圧８００ボルト印加時にはベース入力
抵抗を１００倍以上変動させることができる。
また、ゲート領域１１の電位を固定するのにソース電極
・ドレイン電極と電位を共通にすると、チャネル領域の
空乏層がゲート領域に接触したときに、コレクタ・ベー
ス間降伏が生じてしまい高耐圧をはかるうえで好ましく
ない。 ソース領域又はドレイン領域とゲート領域との
接合はたかだか十数ボルトで電圧降伏してしまうが、こ
の実施例のようにダイオード部８のアノード領域と接続
されていると、コレクタ・ベース間の電圧はダイオード
部８で負担するので高耐圧化が可能となる。
・ドレイン電極と電位を共通にすると、チャネル領域の
空乏層がゲート領域に接触したときに、コレクタ・ベー
ス間降伏が生じてしまい高耐圧をはかるうえで好ましく
ない。 ソース領域又はドレイン領域とゲート領域との
接合はたかだか十数ボルトで電圧降伏してしまうが、こ
の実施例のようにダイオード部８のアノード領域と接続
されていると、コレクタ・ベース間の電圧はダイオード
部８で負担するので高耐圧化が可能となる。
第２図は第１図の本発明の半導体装置のＩｃ−Ｖｃε特
性と従来の単体のトランジスタの特性を示したものであ
る。 但し、本発明の半導体装置のベース入力抵抗の初
期値は０．１Ωでコレクタ電圧印加時の抵抗変化量は１
００倍である。 同図中、点線で表される特性曲線Ｃ１
及びＣ２並びにＣ６は保護回路等を有しない従来の単体
の１−ランジスタのＩｃＶｃε特性である。
性と従来の単体のトランジスタの特性を示したものであ
る。 但し、本発明の半導体装置のベース入力抵抗の初
期値は０．１Ωでコレクタ電圧印加時の抵抗変化量は１
００倍である。 同図中、点線で表される特性曲線Ｃ１
及びＣ２並びにＣ６は保護回路等を有しない従来の単体
の１−ランジスタのＩｃＶｃε特性である。
同図の曲線Ｃ１に示すように、ベース電流Ｉ８＝ ２Ａ
で駆動中に負荷短絡が生じてコレクタ・エミッタ間に６
００Ｖの電圧が印加されると、２８０ Ａ近くのコレク
タ電流が流れるため、可変抵抗素子６を有しない従来の
単体トランジスタでは負荷短絡後、数μｓ以内に破壊し
てしまうが、本発明の半導体装置の場合、特性曲線ｃ３
で示すように、ベース電流ｌ５＝２Ａで駆動中に負荷短
絡によって８００ｖもの電圧が印加されてもコレクタ電
流Ｉｃはその時点では２０Ａ程度まで低下しているので
破壊に至る恐れは全くなく、またベース電流が遮断され
ることなく駆動状態を維持する。
で駆動中に負荷短絡が生じてコレクタ・エミッタ間に６
００Ｖの電圧が印加されると、２８０ Ａ近くのコレク
タ電流が流れるため、可変抵抗素子６を有しない従来の
単体トランジスタでは負荷短絡後、数μｓ以内に破壊し
てしまうが、本発明の半導体装置の場合、特性曲線ｃ３
で示すように、ベース電流ｌ５＝２Ａで駆動中に負荷短
絡によって８００ｖもの電圧が印加されてもコレクタ電
流Ｉｃはその時点では２０Ａ程度まで低下しているので
破壊に至る恐れは全くなく、またベース電流が遮断され
ることなく駆動状態を維持する。
また、本発明の半導体装置では、エミッタ・コレクタ間
電圧が増大するに伴ってベース電流Ｉ８も減少し、その
特性はベース電流Ｉｓの変動とともに変化する。
電圧が増大するに伴ってベース電流Ｉ８も減少し、その
特性はベース電流Ｉｓの変動とともに変化する。
第３図は本発明を３段ダーリントントランジスタに適用
した場合の本発明の半導体装置の実施例である。 第３
図において、２Ａは３段ダーリントントランジスタから
成るバイポーラトランジスタ部、６は該トランジスタ部
２Ａの第一駆動段トランジスタのベースに直列に接続さ
れた可変抵抗素子であり、該可変抵抗素子６は第１図に
示したものと同一である。 なお、５ＩＪＤはスピード
アップダイオードであり、また、Ｂは第１図に示したベ
ース電流供給端子、Ｃはコレクタ端子である。
した場合の本発明の半導体装置の実施例である。 第３
図において、２Ａは３段ダーリントントランジスタから
成るバイポーラトランジスタ部、６は該トランジスタ部
２Ａの第一駆動段トランジスタのベースに直列に接続さ
れた可変抵抗素子であり、該可変抵抗素子６は第１図に
示したものと同一である。 なお、５ＩＪＤはスピード
アップダイオードであり、また、Ｂは第１図に示したベ
ース電流供給端子、Ｃはコレクタ端子である。
この実施例においても第１図の実施例の装置と同じく、
該トランジスタ部２Ａの出力段トランジスタのコレクタ
に高電圧が印加されると、第１図の実施例において説明
したように、可変抵抗素子６のチャネル部における抵抗
が増大して該トランジスタ部２Ａのベース入力抵抗を増
大させ、その結果、ベース電流Ｉ８を減少させる。 従
って、コレクタ電流ＩＣが減少して該トランジスタ部２
Ａの破壊が防止される。 しかしながら、この実施例に
おいても、第１図の実施例と同じく負荷短絡等の発生時
においてもトランジスタ部２Ａが遮断状態に陥ることは
ない。
該トランジスタ部２Ａの出力段トランジスタのコレクタ
に高電圧が印加されると、第１図の実施例において説明
したように、可変抵抗素子６のチャネル部における抵抗
が増大して該トランジスタ部２Ａのベース入力抵抗を増
大させ、その結果、ベース電流Ｉ８を減少させる。 従
って、コレクタ電流ＩＣが減少して該トランジスタ部２
Ａの破壊が防止される。 しかしながら、この実施例に
おいても、第１図の実施例と同じく負荷短絡等の発生時
においてもトランジスタ部２Ａが遮断状態に陥ることは
ない。
［発明の効果］
以上に説明したように、この発明によれば、負荷短絡時
等において遮断状態に陥ることなく自己を破壊から保護
することができ、従って負荷短絡時安全動作領域が実質
的に広くなったとみなされるものであり、しかも電源電
圧が保護回路によって制約されないため１！源電圧を特
に安定させる必要のない大電力スイッチング用半導体装
置が提供される。
等において遮断状態に陥ることなく自己を破壊から保護
することができ、従って負荷短絡時安全動作領域が実質
的に広くなったとみなされるものであり、しかも電源電
圧が保護回路によって制約されないため１！源電圧を特
に安定させる必要のない大電力スイッチング用半導体装
置が提供される。
なお、実施例では可変抵抗素子６をトランジスタ２とモ
ノリシックに形成する場合を示したが、可変抵抗素子６
とトランジスタ２を別チップに形成してハイブリッドに
構成してもよい。
ノリシックに形成する場合を示したが、可変抵抗素子６
とトランジスタ２を別チップに形成してハイブリッドに
構成してもよい。
第１図は本発明半導体装置の一実施例の断面図、第２図
は本発明の半導体装置の静特性図、第３図は本発明の他
の実施例の概略図、第４図は従来の保護スイッチ付きト
ランジスタの静特性図、第５図は第４図の保護スイッチ
付きトランジスタの静特性図である。 １・・・半導体基板（コレクタ領域）、 ２・・・プレ
ーナ型バイポーラトランジスタ、 ２Ａ・・・バイポー
ラトランジスタ部、 ３・・・ベース領域、 ４・・・
エミッタ領域、 ５・・・酸化膜、 ６・・・可変抵抗
素子、 ７・・・Ｊ−ＦＥＴ部（接合型電界効果トラン
ジスタ部）、 ８・・・ダイオード部、 ９・・・チャ
ネル領域、 １０・・・ソース領域、 １１・・・ドレ
イン領域、 １２・・・ゲート領域、 １３・・・ソー
ス電極、１４・・・ゲート電極、 １５・・・ドレイン
電極、１６・・・ベース電極、 １７・・・アノード領
域、１８・・・アノード電極、 ２０・・・エミッタ電
極。 第１図 第２図
は本発明の半導体装置の静特性図、第３図は本発明の他
の実施例の概略図、第４図は従来の保護スイッチ付きト
ランジスタの静特性図、第５図は第４図の保護スイッチ
付きトランジスタの静特性図である。 １・・・半導体基板（コレクタ領域）、 ２・・・プレ
ーナ型バイポーラトランジスタ、 ２Ａ・・・バイポー
ラトランジスタ部、 ３・・・ベース領域、 ４・・・
エミッタ領域、 ５・・・酸化膜、 ６・・・可変抵抗
素子、 ７・・・Ｊ−ＦＥＴ部（接合型電界効果トラン
ジスタ部）、 ８・・・ダイオード部、 ９・・・チャ
ネル領域、 １０・・・ソース領域、 １１・・・ドレ
イン領域、 １２・・・ゲート領域、 １３・・・ソー
ス電極、１４・・・ゲート電極、 １５・・・ドレイン
電極、１６・・・ベース電極、 １７・・・アノード領
域、１８・・・アノード電極、 ２０・・・エミッタ電
極。 第１図 第２図
Claims (1)
- １ 一導電型の半導体基板と、この半導体基板に形成し
たプレーナ型トランジスタと、接合型電界効果トランジ
スタと、前記プレーナ型トランジスタのベース領域及び
前記接合型電界効果トランジスタのドレイン電極を電気
的に接続する手段と、前記プレーナ型トランジスタのコ
レクタ及び前記接合型電界効果トランジスタのゲートを
電気的に接続する手段とを具備することを特徴とするプ
レーナ型トランジスタ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279937A JPS61158175A (ja) | 1984-12-28 | 1984-12-28 | プレ−ナ型トランジスタ装置 |
| EP85309507A EP0186518B1 (en) | 1984-12-28 | 1985-12-24 | A breakdown protected transistor device |
| DE8585309507T DE3586535T2 (de) | 1984-12-28 | 1985-12-24 | Gegen durchbruch geschuetzte transistoranordnung. |
| US06/813,841 US4716489A (en) | 1984-12-28 | 1985-12-27 | Breakdown protected planar transistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279937A JPS61158175A (ja) | 1984-12-28 | 1984-12-28 | プレ−ナ型トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158175A true JPS61158175A (ja) | 1986-07-17 |
Family
ID=17617989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279937A Pending JPS61158175A (ja) | 1984-12-28 | 1984-12-28 | プレ−ナ型トランジスタ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4716489A (ja) |
| EP (1) | EP0186518B1 (ja) |
| JP (1) | JPS61158175A (ja) |
| DE (1) | DE3586535T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278514A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900008746B1 (ko) * | 1986-11-19 | 1990-11-29 | 삼성전자 주식회사 | 접합 파괴장치 반도체장치 |
| KR900001746B1 (ko) * | 1987-01-24 | 1990-03-19 | 삼성반도체통신 주식회사 | 바이 씨 모스에 의한 고전압 대전력 구동회로 |
| GB2204445B (en) * | 1987-03-06 | 1991-04-24 | Texas Instruments Ltd | Semiconductor switch |
| US7139157B2 (en) * | 2004-07-30 | 2006-11-21 | Kyocera Wireless Corp. | System and method for protecting a load from a voltage source |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011389A (ja) * | 1973-05-30 | 1975-02-05 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3336503A (en) * | 1965-08-06 | 1967-08-15 | Dickson Electronics Corp | D.c. circuit breaker with automatic reset |
| US3601625A (en) * | 1969-06-25 | 1971-08-24 | Texas Instruments Inc | Mosic with protection against voltage surges |
| JPS579291B2 (ja) * | 1974-02-04 | 1982-02-20 | ||
| JPS5650448B2 (ja) * | 1974-03-08 | 1981-11-28 | ||
| US3970869A (en) * | 1975-03-03 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Navy | Low power driver |
| JPS553691A (en) * | 1978-06-13 | 1980-01-11 | Ibm | Integrated circuit having junction field effect transistor |
| US4355341A (en) * | 1980-06-30 | 1982-10-19 | Rca Corporation | Power protection circuit for transistors |
| DE3029553A1 (de) * | 1980-08-04 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung |
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| US4441116A (en) * | 1981-07-13 | 1984-04-03 | National Semiconductor Corporation | Controlling secondary breakdown in bipolar power transistors |
| US4495536A (en) * | 1982-12-27 | 1985-01-22 | Motorola, Inc. | Voltage transient protection circuit |
-
1984
- 1984-12-28 JP JP59279937A patent/JPS61158175A/ja active Pending
-
1985
- 1985-12-24 EP EP85309507A patent/EP0186518B1/en not_active Expired
- 1985-12-24 DE DE8585309507T patent/DE3586535T2/de not_active Expired - Fee Related
- 1985-12-27 US US06/813,841 patent/US4716489A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011389A (ja) * | 1973-05-30 | 1975-02-05 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278514A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3586535T2 (de) | 1993-02-18 |
| EP0186518A2 (en) | 1986-07-02 |
| DE3586535D1 (de) | 1992-09-24 |
| EP0186518A3 (en) | 1988-01-07 |
| US4716489A (en) | 1987-12-29 |
| EP0186518B1 (en) | 1992-08-19 |
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