JP3228063B2 - Ｍｏｓゲート型サイリスタおよびその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体スイッチング
デバイスの一つであり、金属ー酸化膜ー半導体構造のゲ
ートを持つＭＯＳゲート型サイリスタに関する。

【０００２】

【従来の技術】近年、低耐圧・小電流で駆動するデジタ
ル回路と高耐圧・大電流を扱うアナログ回路を同一の半
導体基板上に作製しワンチップ化したいわゆる「パワー
ＩＣ」が、様々な分野に活用されてきている。一般的に
デジタル回路部は、小型のＭＯＳＦＥＴ（金属ー酸化膜
ー半導体構造のゲートを持つ電界効果トランジスタ）で
回路構成されており、一方、アナログ回路部には、パワ
ーＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ
（絶縁ゲートバイポーラトランジスタ）等が用いられて
いる。これらを集積する事のメリットは、組み立て工数
の低減、回路の信頼性向上、小型化による低価格化等で
ある。

【０００３】同一の半導体基板上で両者の回路の素子を
満足に駆動させるためには、電気的に分離することが必
要であり、その手法としては、ｐｎ接合による接合分離
や誘電体分離などがあるが、これらはいずれもその分だ
け、製造コストのアップにつながる。コストアップを吸
収し、メリットを引き出すには、デジタル回路とアナロ
グ回路の組み合わせが多数個必要で、且つ、その占有面
積もできるだけ小さくすることが求められる。

【０００４】上記の条件を最も満足する応用例の一つと
して、プラズマディスプレイ用のドライバーＩＣが上げ
られる。図５にその基本回路の出力部の一例を示す。電
源端子１０１（電圧Ｖｓ：１９０〜２２０Ｖ）とグラン
ド１０３間には，ｐチャネルＭＯＳＦＥＴ５１とｎチャ
ネル型のＩＧＢＴ５２が直列に接続されており、両素子
の接続点から、プラズマディスプレイの放電管５５へと
接続される出力端子１０２が出ている。又、出力端子１
０２には，ダイオード５３、５４が接続されており、放
電管５５の電位を決定するための端子ＳＵ及びＳＤが設
けられている。これらの素子で構成される部分がアナロ
グ回路で，少なくとも電源電圧Ｖｓの耐圧が必要であ
る。ｐチャネルＭＯＳＦＥＴ５１のゲート端子１０４お
よびＩＧＢＴ５２のゲート端子１０５は、５Ｖ程度で駆
動するデジタル回路５６から制御信号を受けるようにな
っている。デジタル回路５６からの出力電力は小さいの
で、制御されるスイッチング素子は電圧駆動型の素子で
あることが必要である。前述した様にアナログ回路とデ
ジタル回路で取り扱う電圧が大きく異なるので、これら
の回路は、基板内部において接合分離や誘電体分離で電
気的に分離されている。プラズマディスプレイ装置は、
Ｘ−Ｙ平面上に多数の放電管を配置し表示を行うので、
一画面の構成のためには、走査線本数＋分割数（例えば
６４０＋４８０）の多数の駆動回路が必要であり、この
ような用途には、パワーＩＣを用いるメリットが出てく
る。回路上、比較的大きな電流のスイッチングを行うの
は、ｎチャネル型のＩＧＢＴ５２で、これは電圧駆動型
でありながらバイポーラ動作をする素子で、電流密度を
大きく取ることができ、素子面積の縮小が可能であるこ
とから採用されている。

【０００５】図５の回路の動作としては，放電管５５に
充電された電荷をｎチャネル型のＩＧＢＴ５２をオンす
ることによって、素早く放電させるものである。プラズ
マディスプレイの階調（画面の白と黒の中間の明るさを
表現できるレベル）を出すためには、一画面中での各放
電管（画素に相当）の放電回数で調整する。従って、放
電回数が、スイッチング素子の速度で律速されないよ
う、スイッチング素子の速度は十分速いことが求められ
る。

【０００６】図６は、ＳＯＩ（シリコンオンインシュレ
ータ）基板を用い、誘電体分離されたパワーＩＣのＩＧ
ＢＴ部分の断面図である。支持基板１３の上に酸化膜１
４を介して形成されたｎ型半導体層に更に分離溝を形成
し、その分離溝に酸化膜２等の誘電体を充填して、他の
半導体領域と電気的に絶縁されたｎ領域１を形成する。
ｎ領域１は、ｎ型のシリコンで比抵抗１０〜４０Ω・ｃ
ｍ、厚さ３〜３０μｍである。又、支持基板１３とｎ領
域１間の酸化膜１４の厚さは、０．５〜３μｍである。
これらの値は、素子の仕様に合わせて決定すればよい。
ｎ領域１の表面には、厚さが０．５〜１μｍであるフィ
ールド酸化膜３と、厚さが２０〜１００ｎｍであるゲー
ト酸化膜４で覆われている。又、ゲート酸化膜４の上に
は、多結晶シリコン膜からなるゲート電極５が積層さ
れ、一部はフィールド酸化膜３の上まで延びている。フ
ィールド酸化膜３で覆われていない部分からは、各種の
不純物が導入されて、ｎ領域１の表面層に次のような構
造が形成されている。図の左側には、ほう素が深さ２〜
５μｍ程度拡散されたｐベース領域６が形成されてい
る。ほう素は、熱処理によって拡散するので、横方向へ
も広がり、フィールド酸化膜３やゲート酸化膜４の下に
もｐベース領域６が広がっている。又、ｐベース領域６
の内部には、ゲート酸化膜４側に高濃度のｎエミッタ領
域７が、他の側には、不純物濃度の高いｐ⁺ コンタクト
領域８が配置され、さらには、ｎエミッタ領域７とｐ⁺
コンタクト領域８の表面上には、共通に接触する金属
（一般には、Ａｌ−Ｓｉ−Ｃｕ）からなるエミッタ電極
９が設けられている。ｎエミッタ領域７も僅かながらゲ
ート酸化膜４の下に広がっている為、ｎエミッタ領域
７、ｐベース領域６及びｎ型であるｎ領域１の境界表面
上にゲート酸化膜４を介してゲート電極５を配置したｎ
チャネル型のＭＯＳＦＥＴ構造をなしている。図の右側
には、やはりｎ領域１の表面層に先ずリンが拡散されて
ｎ⁺ バッファ領域１０が形成され、次にほう素が拡散さ
れて、ｐ型のｐコレクタ領域１１が形成される。これら
の拡散深さや不純物濃度は、ＩＧＢＴの電圧─電流特性
に応じて決定される。ｐコレクタ領域１１の表面上に
は、金属（一般には，Ａｌ−Ｓｉ−Ｃｕ）からなるコレ
クタ電極１２が設けられている。上に示す基本構成で横
型のｎチャネル型のＩＧＢＴが形成され、各電極は、別
のｎ領域１上に作製されたデジタル回路やｐチャネルＭ
ＯＳＦＥＴ等と金属配線で接続され、図２に示す回路を
組む事が出来る。

【０００７】２１インチのプラズマディスプレイの場
合、素子耐圧Ｖ_CBO ＝２２０Ｖ、ゲート駆動電圧Ｖ_GE＝
５Ｖで、コレクタ電流Ｉ_CE＝４００ｍＡ（オン電圧Ｖ
_CE(sat)＝１０Ｖ以下）が求められている。まず、ＳＯ
Ｉ基板の仕様や不純物の拡散位置および電極の配置で、
素子耐圧が決定される（図６に示す各部の寸法に相
当）。次いで、不純物濃度とＩＧＢＴのチャネル幅Ｗ
（図６の奥行きの方向）を調整し、できるだけ短いチャ
ネル幅Ｗでコレクタ電流Ｉ_CEを確保できるように最適化
する。よって、およその素子面積は、（エッミタ・コレ
クタ電極の間隔）×（チャネル幅Ｗ）で決まる。伝導度
変調を伴うバイボーラ動作をするＩＧＢＴの場合は、Ｍ
ＯＳＦＥＴの素子面積の約半分でよく、コストダウンが
期待できる。

【０００８】

【発明が解決しようとする課題】しかし、ＩＧＢＴを用
いた場合でも、プラズマディスプレイ用パワーＩＣチッ
プにおけるその占有面積は、約７０％である。しかも、
プラズマディスプレイの大面積化の傾向により画素数が
ふえれば、ますますチップを大きくしなければならな
い。また、放電管の容量が小さくならなければ、同じ電
荷量を速く放電させるためには、コレクタ電流Ｉ_CEを増
やさねばならず、チップ面積の増大が避けられないとい
う問題がある。更に、プラズマディスプレイの大面積化
により画素数がふえても、一画面を構成する時間は変わ
らない。従って、一画素あたりのスイッチング速度を速
くしなければならず、高速のスイッチング素子が求めら
れる。

【０００９】以上の問題に鑑みて本発明の目的は、所要
面積が小さく、電流容量が大きく、スイッチング速度が
速いスイッチング素子を提供することにある。

【００１０】

【課題を解決するための手段】この課題を解決する為
に、本発明のＭＯＳゲート型サイリスタは、第一導電型
半導体層の一主面の表面層の一部に形成された第二導電
型ベース領域と、その第二導電型ベース領域の表面層の
一部に形成された第一導電型エミッタ領域と、その第一
導電型エミッタ領域の表面上のみに接して設けられたカ
ソード電極と、第一導電型半導体層の他の表面層の一部
に形成された第二導電型エミッタ領域と、その第二導電
型エミッタ領域の表面上のみに接して設けられたアノー
ド電極と、第一導電型エミッタ領域と第一導電型半導体
層とに挟まれた第二導電型ベース領域の表面露出部上の
ゲート絶縁膜上に、第一導電型エミッタ領域に近い部分
を残して設けられたゲート電極とを有するものとする。

【００１１】また、第二導電型ベース領域の表面層の一
部に形成された第二導電型ベース領域より不純物濃度の
高い第二導電型バッファ領域を有し、その第二導電型バ
ッファ領域の内部に第一導電型エミッタ領域を形成した
ＭＯＳゲート型サイリスタとすることもできる。更に、
第一導電型エミッタ領域と第一導電型半導体層とに挟ま
れた第二導電型ベース領域の表面露出部上の、第一導電
型エミッタ領域に近い部分の厚い酸化膜とそれ以外の部
分のそれより薄いゲート酸化膜を介して設けられたゲー
ト電極とを有するものでもよい。

【００１２】上記のようなＭＯＳゲート型サイリスタの
駆動方法としては、ゲート電極の下方に位置する第二導
電型ベース領域の表面層の一部に反転層を形成し得るが
同反転層を通して第一導電型半導体層と第一導電型エミ
ッタ領域とが連結されない大きさの電圧を、ゲート電極
とカソード電極との間に印加してオンさせるものとす
る。

【００１３】また、ゲート電極の下方に位置する第二導
電型ベース領域の表面層に反転層を形成してその反転層
を通して第一導電型半導体層と第一導電型エミッタ領域
とが連結される大きさの電圧を、ゲート電極とカソード
電極との間に印加してオンさせることもできる。更にま
た、ゲート電極の下方に位置する第二導電型ベース領域
の表面層に反転層を形成し得るが同反転層を通して第一
導電型半導体層と第一導電型エミッタ領域とが連結され
ない電圧を印加する場合と、ゲート電極の下方に位置す
る第二導電型ベース領域の表面層に反転層を形成してそ
の反転層を通して第一導電型半導体層と第一導電型エミ
ッタ領域とが連結される電圧を、ゲート電極とカソード
電極との間に印加する場合とを切り換えて駆動すること
もできる。

【００１４】

【作用】本発明のＭＯＳゲート型サイリスタは、第一導
電型エミッタ領域と第一導電型半導体層とに挟まれた第
二導電型ベース領域の表面露出部上のゲート絶縁膜上
に、第一導電型エミッタ領域に近い部分を残してゲート
電極を設け、ＭＯＳゲート部のキャパシタンスを利用し
て、ゲート電極への印加電圧による第二導電型ベース領
域内の変位電流をサイリスタのトリガー電流として使用
するものである。

【００１５】また、第二導電型ベース領域の表面層の一
部に形成された第二導電型ベース領域より不純物濃度の
高い第二導電型バッファ領域を有し、その第二導電型バ
ッファ領域の内部に第一導電型エミッタ領域を形成した
ものや第一導電型エミッタ領域と第一導電型半導体層と
に挟まれた第二導電型ベース領域の表面露出部上の、第
一導電型エミッタ領域に近い部分の厚い酸化膜とそれ以
外の部分のそれより薄いゲート酸化膜を介して設けられ
たゲート電極とを有するＭＯＳゲートサイリスタにおい
ても、同様に第二導電型ベース領域内の変位電流をサイ
リスタのトリガー電流として使用できる。

【００１６】そして、ゲート電極とカソード電極との間
に印加する電圧が、ゲート電極の下方に位置する第二導
電型ベース領域の表面層の一部に反転層を形成し得るが
同反転層を通して第一導電型半導体層と第一導電型エミ
ッタ領域とが連結されない大きさの電圧であつても、立
ち上がり速度の十分な電圧であれば上記のようなＭＯＳ
ゲート型サイリスタを駆動できる。

【００１７】また、ゲート電極とカソード電極との間に
印加する電圧が、その反転層を通して第一導電型半導体
層と第一導電型エミッタ領域とが連結される大きさの電
圧であれば、通常のＭＯＳ型素子と同様に駆動できる。
更にまた、上記二つの状態を状況に応じて切り換えて駆
動することもできる。

【００１８】

【実施例】以下、図面を参照しながら本発明の実施例の
ＭＯＳゲート型サイリスタについて説明する。図１は、
本発明第一の実施例のＭＯＳゲート型サイリスタの断面
図であり、ＳＯＩ（シリコンオンインシュレータ）基板
を用い、誘電体分離されたパワーＩＣの一部である。

【００１９】支持基板３３の上に酸化膜３４を介して形
成されたｎ型半導体層に更に分離溝を形成し、その分離
溝に酸化膜２２等の誘電体を充填して、他の半導体領域
と電気的に絶縁されたｎ領域２１を形成する。ｎ領域２
１は、ｎ型のシリコンで比抵抗１０〜４０Ω・ｃｍ、厚
さ３〜３０μｍである。又、支持基板３３とｎ領域２１
間の酸化膜３４の厚さは、０．５〜３μｍ程度である。
これらの値は、仕様に合わせて決定すればよい（素子耐
圧等に関係する。）。ｎ領域２１の表面には、厚さが
０．５〜１μｍであるフィールド酸化膜２３と、厚さが
２０〜１００ｎｍであるゲート酸化膜２４で覆われてい
る。又、ゲート酸化膜２４の上部には、多結晶シリコン
膜からなるゲート電極２５が積層され、一部はフィール
ド酸化膜２３の上まで延びている。フィールド酸化膜２
３およびゲート酸化膜２４で覆われていない部分には、
各種の不純物が導入されて、ｎ領域２１の表面層付近に
次のような構造が形成されている。図の左側には、ほう
素が深さ２〜５μｍ程度拡散されたｐベース領域２６が
形成されている。ほう素は、熱処理によって拡散するの
で、横方向へも広がり、フィールド酸化膜２３やゲート
酸化膜２４の下にもｐベース領域２６が広がっている。
又、ｐベース領域２６の内部には、高濃度の燐の導入に
よりｎエミッタ領域２７が配置され、ｎエミッタ領域２
７の表面上には、金属（一般には、Ａｌ−Ｓｉ−Ｃｕ）
からなるカソード電極２９が設けられている。この部分
は従来例のＩＧＢＴの構造と異なっており、カソード電
極２９は、ｐ型領域であるｐベース領域２６と接しては
いない。又、ｎエミッタ領域２７は、横方向に拡散して
もゲート電極２５の下まで広がらないように配置しなけ
ればならない。これは、レジストマスクでイオン注入の
窓を調整するだけでできる。図の右側には、図６の従来
例と同様で、先ずリンが拡散されてｎ⁺ バッファ領域３
０が形成され、次にほう素が拡散されてｐ型のｐエミッ
タ領域３１が形成される。これらの拡散深さや不純物濃
度は、このＭＯＳゲート型サイリスタの電圧─電流特性
に応じて決定される。ｐエミッタ領域３１の表面上に
は、金属（一般には，Ａｌ−Ｓｉ−Ｃｕ）からなるアノ
ード電極３１が設けられている。上に示す基本構成で、
本発明による横型のＭＯＳゲート型サイリスタが形成さ
れ、各電極は、別のｎ領域２１上に作製されたデジタル
回路やｐチャネルＭＯＳＦＥＴ等と金属配線で接続され
ている。

【００２０】本発明のＭＯＳゲート型サイリスタの製造
方法としては、カソード電極２９の下の不純物導入範囲
を、レジストマスクで調整するだけでよいので、既に条
件の決定されたデジタル回路のプロセスと同時に進める
ことが可能である。図２は，本発明によるＭＯＳゲート
型サイリスタの動作原理を説明するためのゲート電極付
近の部分拡大断面図である。本発明の要点は、ＭＯＳゲ
ート部分にあるので同部分のみを記載している。先ず、
放電管に電荷が蓄えられた状態では、アノード・カソー
ド（ＡＫ）間に２２０Ｖの電圧が印加され、ｐベース領
域２６とｎ領域２１の間のｐｎ接合の両側に空乏層が広
がった状態である。ゲート電極２５は、カソード電極２
９の電位と等しいとして良い。この時、ｐベース領域２
６の電位は、ｎ領域２１と容量結合した状態で自己整合
した値にほぼ固定される。次に、ゲート電極２５にカソ
ード電極２９の電位に対して正方向の電位を印加する。
デジタル回路からの制御信号なので、せいぜい５Ｖ程度
である。この時、ｐベース領域２６の表面部分の一部に
反転層３５が形成され、図２に示すようになる。ただ
し、ゲート電極２５は、ｎエミッタ領域２７の上迄達し
ていないので、反転層３５はｐベース領域２６の表面全
面にはできず、ｎエミッタ領域２７に近い部分は反転せ
ずに残る。従って、ｎエミッタ領域２７とｎ領域２１間
が導通するわけではない。反転層３５に発生する電子
は、電子が多数キャリヤであるｎ領域２１からも供給さ
れるが、ゲート電位の変化が速い程、ｐベース領域２６
の表面近傍での熱励起によって発生する正孔・電子対か
ら供給される割合が大きくなる。電子は、ゲート電極２
５側に蓄積された正の電荷と容量結合するので、そのま
ま反転層３５内に固定されるが、正孔は電位の低いカソ
ード電極２９方向へ流れる。従来のＩＧＢＴでは、ｐベ
ース領域６からｐ⁺ コンタクト領域８を経てエミッタ電
極９に流れ込む事が出来たが、本発明のＭＯＳゲート型
サイリスタでは、必ず間にｎエミッタ領域２７が存在す
るので、正孔３６の一部はそのｐｎ接合の拡散電位を越
えてｎエミッタ領域２７に流れ込まざるを得ない。する
と、そのｎエミッタ領域２７から大量の電子３７が注入
され、その一部は正孔と再結合する。この時、再結合で
きなかった電子の流れは、ｐｎ接合部の空乏層内で加速
され、アノード電極３２方向へと流れてゆく。ｎエミッ
タ領域２７／ｐベース領域２６／ｎ領域２１は、ｎｐｎ
トランジスタを構成しており、不純物濃度もそれぞれ１
０²⁰以上／１０¹⁶〜１０¹⁸／１０¹⁵以下（単位は 個／
ｃｍ³ ）で、高ｈ_FE（電流増幅率）のバイポーラトラン
ジスタとなっているので、僅かな熱励起で発生した正孔
電流が、大きな電子電流に増幅されたと考えることが出
来る。ｎ領域２１を流れる電子は、アノード電極３２側
では、ｐエミッタ領域３０／ｎ領域２１／ｐベース領域
２６からなるｐｎｐトランジスタのベース電流の役割を
果たすので、これが繰り返されサイリスタが導通状態に
なる。

【００２１】横型ＩＧＢＴに使用したフォトマスクを多
少変更し、本発明のＭＯＳゲート型サイリスタを試作し
た。従って、占有面積やチャネル幅Ｗなど全く従来の横
型ＩＧＢＴと同じである。カソード・アノード間の素子
耐圧Ｖ_AK＝２２０Ｖを達成する事ができたので、これに
関する寸法は、従来と同等でよいことが確認できた。次
に、同時に作製したデジタル駆動回路を用いて動作させ
たところ、素子がオンしなかった。そこで、別の駆動回
路を用い、スイッチング速度を制御しながら動作させた
ところ、素子が破壊してしまった。これらの事項を様々
な角度から検討した結果、次の結論に達した。

【００２２】ＭＯＳキャパシタンスの変位電流により
トリガー電流を供給するので、駆動回路の出力電圧、出
力インピーダンスおよび本発明のＭＯＳゲート型サイリ
スタのゲート入力インピーダンスに関係して素子がオン
する。 過剰なキャリアが供給されるようなゲート電位を印加
すると、サイリスタ動作に移行する過程で、ミラー効果
による伝導度変調が加速され、急激な電流増加率（ｄｉ
／ｄｔが大きく制御できない）をもたらし、素子が破壊
する。

【００２３】上記の結論から、設計のポイントとして
は、アノード電流Ｉ_A が、ラッチング電流以上になるよ
うなトリガー電流を供給できるように、駆動回路の出力
特性にあわせて、ゲート入力容量Ｃ_iss を、次式のよう
に調整することが必要であることがわかった。 Ｃ_iss ＝Ｃ_GA（ゲート・アノード間容量）＋Ｃ_GK（ゲー
ト・カソード間容量） この値を実際のデバイス形状から正確に算出することは
困難であるが、ほぼ薄いゲート酸化膜を介して配置され
たゲート電極とシリコンで構成されるコンデンサの面積
に比例すると考えられる。そこで、チャネル幅ＷをＩＧ
ＢＴの場合に比べて短くし、Ｃ_iss を調整した結果、従
来の２／３程度のチャネル幅Ｗで、破壊することなくサ
イリスタを動作させる事ができた。すなわち、チャネル
幅当たりの電流容量を増大でき、その分素子面積を縮小
できることになる。プラズマディスプレイ駆動用パワー
ＩＣの７０％をしめるスイッチング素子部分の縮小であ
るから、極めてその効果は大である。また、同素子をワ
ンチップ化しプラズマディスプレイの模擬回路で試験し
たところ、スイッチング速度も従来の約７５％になり、
高速化することにも成功した。これは、サイリスタの空
乏容量が減った効果である。

【００２４】本発明のＭＯＳゲート型サイリスタに関し
て、ゲート電荷量から眺めた場合のデバイス動作につい
て述べる。先ず、図７にゲート電荷量Ｑとゲート電位Ｖ
_GKの関係を示した。横軸はゲート電荷量、縦軸はゲート
電位である。ただしこの関係は、サイリスタ動作に入る
直前迄のものである。大きく次のように区分できる。 範囲（ａ）……ゲート電位の印加速度によって、ゲート
トリガー電流Ｉ_G の大きさをコントロールすることがで
きる領域。（ただし，変位電流） 範囲（ｂ）……ミラー効果によりゲート入力容量Ｃ_iss
が大きく変化する領域。空乏容量の変化が主な原因なの
で、その時のアノード−カソード間電圧によって、範囲
が変わる。また、ゲート電位は殆ど変化せず、この間は
電流駆動型のようにみえる。

【００２５】範囲（ｃ）……しきい値Ｖ_TH以上のＶ
_GKで、チャネルができた状態の領域。素子の内部で、定
常的にベース電流が流れる。パワーＭＯＳＦＥＴやＩＧ
ＢＴの動作領域に相当する。サイリスタ動作させる場合
には正帰還がかかり、ゲート電位による内部ベース電流
の調整ではアノード電流を制御できなくなる。 ここで、しきい値Ｖ_THの定義に関して、若干の注意が必
要である。本発明のＭＯＳゲート型サイリスタにおいて
は、ｐベース領域２６が浮遊電位なので、正確にはアノ
ード・カソード間電圧に依存して変化する。しかしなが
ら、実用上は、ｐベース領域の電位はカソード電極とコ
ンタクトを取ったＩＧＢＴのしきい値の±０．３Ｖ以内
であると考えてよい。

【００２６】上記第一の実施例のＭＯＳゲート型サイリ
スタは、（ａ）、（ｂ）の範囲で動作させるものであ
る。基本的にチャネルは開かないので、範囲（ｃ）に入
り込むことはなく、ゲート駆動回路の出力電位は自由に
選べる。ここで、ゲート電荷量Ｑ₂ の時までにサイリス
タ動作させる為には、Ｑ₂ に達する迄の時間を、ゲート
駆動回路の出力インピーダンスとＣ_iss から算定し、そ
の期間に流れる変位電流をゲートトリガー電流Ｉ_G とし
て、その大きさを調整するとよい。図８は、サイリスタ
のＩ−Ｖ特性を示している。あるアノード・カソード間
電圧Ｖ_AKのときに、加えるゲートトリガー電流Ｉ_G の大
きさが小さいと、アノード電流Ｉ_A は、ラッチング電流
に達せず、オン状態が継続しない。Ｉ_G が大きくなる
と、ラッチング電流をこえ、オン状態が継続することを
示している。但し、Ｉ_G が大き過ぎると素子は急激な電
流増加で破壊する。

【００２７】図３に、本発明第二の実施例のＭＯＳゲー
ト型サイリスタの要部断面図を示す。図１の第一の実施
例と異なる特徴的なゲート電極部分の断面構造のみを記
載した。他の部分は同じである。図３の第二の実施例に
おいては、ゲート電極４５の下にもｎ−エミッタ領域４
７が配置されている。また、ｎエミッタ領域４７とｐベ
ース領域４６の間に、ｐベース領域４６より不純物濃度
の高いｐ⁺ バッファ領域５５を導入した。この部分の不
純物濃度は、１０¹⁸〜１０²⁰ｃｍ^-3の範囲である。製造
方法としては、ｐ⁺ バッファ領域５５及びｎエミッタ領
域４７の不純物導入のため、多結晶シリコン膜やフィー
ルド酸化膜４３を用いた自己整合プロセスとし、熱拡散
の条件を制御すれば、図の様な構成が出来る。

【００２８】図４に、本発明第三の実施例のＭＯＳゲー
ト型サイリスタの要部断面図を示す。図１の第一の実施
と異なる特徴的なゲート電極部分の断面構造のみを記載
した。他の部分は同じである。図３の第二の実施例にお
いては、ゲート酸化膜６４の一部を厚くした事が特徴で
ある。これは、フィールド酸化膜６３のバーズビーク部
分の酸化膜厚が変化する部分を利用し、多結晶シリコン
膜をマスクとしてパターニング・エッチングしたもので
ある。この場合、フィールド酸化膜６３に拡散窓を開け
る為のフォトプロセス及びエッチング工程が必要とな
る。他の製造方法としては、第二の実施例と同様にｎエ
ミッタ領域６７のための不純物導入したのちの熱処理工
程で、多結晶シリコン膜及びｎエミッタ領域６７の増速
酸化を含んだものにすれば、ほとんどコストアップなし
で製造可能である。

【００２９】図３の第二の実施例の場合は、不純物濃度
の高いｐ⁺ バッファ領域５５を設けることにより、又、
図４の第三の実施例の場合は、ゲート酸化膜６４の一部
を厚くすることにより、ｎチャネルＭＯＳＦＥＴのしき
い値電圧を高くしている。あくまで、一部分でありＣ_GK
（ゲート・カソード間容量）を大きく変化させるもので
はない。これは、印加したゲート電圧で、充分に反転す
る領域を確保するためである。

【００３０】第二、第三の実施例のＭＯＳゲート型サイ
リスタでは、ゲート印加電圧Ｖ_GKをしきい値Ｖ_TH程度で
動作させる場合には、第一の実施例のサイリスタの場合
と同様な使い方ができる。又、しきい値Ｖ_TH以上（ただ
し、ゲート酸化膜が絶縁破壊を起こさない範囲）のゲー
ト印加電圧Ｖ_GKで駆動させた場合には、ｎエッミタ領域
４７、６７とｎ領域４１、６１との間は、形成されたｎ
チャネルで結ばれるので、トリガー電流が主回路上の電
源からｎ領域４１、６１に供給される。［図７に示す
（ｃ）の範囲に相当する。］このような使い方は、急激
な電流増加で素子が破壊しない事が求められる場合に適
する。そこで、主回路にモータやトランス等のインダク
タンス分を含む場合に活用できる。例えば、交流モータ
ーを駆動させる場合には、起動時や制動時には、大きな
電流（突入電流）を必要とするので、しきい値Ｖ_TH以上
のゲート電圧Ｖ_GKを印加して大きなトリガー電流を与
え、又、その点弧角を調整することで平均の電力を制御
できる。定常運転に入った場合には、比較的少ない電力
で良いので、しきい値Ｖ_TH以下のゲート電圧Ｖ_GKをパル
ス的に与えることで、変位電流による決まった大きさの
トリガー電流を供給する。この時のトリガー電流の大き
さは、サイリスタ動作が継続しない大きさでなければな
らない。（ラッチング電流以下であれば、一度導通して
も遮断状態に戻る。）電力の調整は、単位時間当たりの
パルス数で調整することができる。従来のパワーＭＯＳ
ＦＥＴやＩＧＢＴでは、突入電流を確保する為に素子面
積が大きくなりすぎ、又、従来の電流駆動型のサイリス
タ（ＳＣＲのこと）では、低電力時のトリガー電流の調
整が困難であった。本発明の第二、第三の実施例のＭＯ
Ｓゲート型サイリスタでは、回路の動作状態に応じてゲ
ート電圧を選択することで、スイッチング素子を全く異
なる動作状態で駆動することが可能である。

【００３１】

【発明の効果】本発明によるＭＯＳゲート型サイリスタ
はにおいては、トリガー電流としてＭＯＳキャパシタン
スに充電する際の変位電流を利用する構造にした。その
ため、トリガー電流をきめ細かく調整することができる
ようになった。従って、電圧駆動型のバイポーラ素子の
代表格であるＩＧＢＴとの置き換えが可能になり、その
比較において，次の効果があった。

【００３２】デバイス占有面積を、３分の２程度にで
き、チップの小型化によるコストダウンが期待できる。 小型化により、デバイス自身の持つ空乏容量も小さく
なるので、同部分への充放電が軽減され、スイッチング
速度が速くなり高性能化が図られる。又、ゲート電位の
切り換えだけで、トリガー電流源を変位電流からＭＯＳ
チャネル電流に変更できるようにした。これにより、回
路の動作状態に応じてデバイス動作状態を大きく変更す
ることが可能となり、応用分野が拡がる。

【図面の簡単な説明】

【図１】本発明第一の実施例のＭＯＳゲート型サイリス
タの断面図

【図２】図１のＭＯＳゲート型サイリスタの動作を説明
するためのゲート近傍の部分拡大断面図

【図３】本発明第二の実施例のＭＯＳゲート型サイリス
タの要部断面図

【図４】本発明第三の実施例のＭＯＳゲート型サイリス
タの要部断面図

【図５】プラズマディスプレィ駆動用ＩＣの部分回路図

【図６】プラズマディスプレィ駆動用ＩＣ内の横型ＩＧ
ＢＴ部の断面図

【図７】ゲート電荷量とゲート電位の関係図

【図８】サイリスタの電流−電圧特性とゲート電流の関
係図

【符号の説明】

１、２１、４１、６１ ｎ型半導体領域 ２、２２ 酸化膜導体層 ３、２３、４３、６３ フィールド酸化膜 ４、２４、６４、６４ ゲート酸化膜 ５、２５、４５ ゲート電極 ６、２６、４６ ｐベース領域 ７、２７、４７、６７ ｎエミッタ領域 ８ ｐ⁺ コンタクト領域 ９ エミッタ電極 １０、３０ ｎ⁺ バッファ領域 １１ ｐコレクタ領域 １２ コレクタ電極 １３、３３ 支持基板 １４、３４ 酸化膜 ２９ カソード電極 ３１ ｐエミッタ領域 ３２ アノード電極 ３５ 反転層 ３６ 正孔 ３７ 電子 ５５ ｐ⁺ バッファ領域 ５１ ｐチャネルＭＯＳＦＥＴ ５２ ＩＧＢＴ ５３、５４ ダイオード ５５ 放電管 ５６ ディジタル回路 １０１ 電源端子 １０２ 出力端子 １０３ グランド端子 １０４、１０５ ゲート端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−147394（ＪＰ，Ａ) 特開 昭63−53972（ＪＰ，Ａ) 特開 平８−241979（ＪＰ，Ａ) 特開 平６−268208（ＪＰ，Ａ) 特開 平６−177371（ＪＰ，Ａ) 特開 平５−235332（ＪＰ，Ａ) 特開 平２−151070（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/74

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】第一導電型半導体層の一主面の表面層の一
   部に形成された第二導電型ベース領域と、その第二導電
   型ベース領域の表面層の一部に形成された第一導電型エ
   ミッタ領域と、その第一導電型エミッタ領域の表面に接
   して設けられたカソード電極と、第一導電型半導体層の
   他の表面層の一部に形成された第二導電型エミッタ領域
   と、その第二導電型エミッタ領域の表面に接して設けら
   れたアノード電極と、第一導電型エミッタ領域と第一導
   電型半導体層とに挟まれた第二導電型ベース領域の表面
   露出部上のゲート絶縁膜上に、第一導電型エミッタ領域
   に近い部分を残して設けられたゲート電極とを有するこ
   とを特徴とするＭＯＳゲート型サイリスタ。
2. 【請求項２】第一導電型半導体層の一主面の表面層の一
   部に形成された第二導電型ベース領域と、その第二導電
   型ベース領域の表面層の一部に形成された第二導電型ベ
   ース領域より不純物濃度の高い第二導電型バッファ領域
   と、その第二導電型バッファ領域の内部に形成された第
   一導電型エミッタ領域と、その第一導電型エミッタ領域
   の表面に接して設けられたカソード電極と、第一導電型
   半導体層の他の表面層の一部に形成された第二導電型エ
   ミッタ領域と、その第二導電型エミッタ領域の表面に接
   して設けられたアノード電極と、第一導電型エミッタ領
   域と第一導電型半導体層とに挟まれた第二導電型ベース
   領域の表面露出部上にゲート絶縁膜を介して設けられた
   ゲート電極とを有することを特徴とするＭＯＳゲート型
   サイリスタ。
3. 【請求項３】第一導電型半導体層の一主面の表面層の一
   部に形成された第二導電型ベース領域と、その第二導電
   型ベース領域の表面層の一部に形成された第一導電型エ
   ミッタ領域と、その第一導電型エミッタ領域の表面に接
   して設けられたカソード電極と、第一導電型半導体層の
   他の表面層の一部に形成された第二導電型エミッタ領域
   と、その第二導電型エミッタ領域の表面に接して設けら
   れたアノード電極と、第一導電型エミッタ領域と第一導
   電型半導体層とに挟まれた第二導電型ベース領域の表面
   露出部上の、第一導電型エミッタ領域に近い部分の厚い
   酸化膜とそれ以外の部分のそれより薄いゲート酸化膜を
   介して設けられたゲート電極とを有することを特徴とす
   るＭＯＳゲート型サイリスタ。
4. 【請求項４】ゲート電極の下方に位置する第二導電型ベ
   ース領域の表面層の一部に反転層を形成し得るが同反転
   層を通して第一導電型半導体層と第一導電型エミッタ領
   域とが連結されない大きさの電圧を、ゲート電極とカソ
   ード電極との間に印加してオンさせることを特徴とする
   請求項１ないし３のいずれかに記載のＭＯＳゲート型サ
   イリスタの駆動方法。
5. 【請求項５】ゲート電極の下方に位置する第二導電型ベ
   ース領域の表面層に反転層を形成してその反転層を通し
   て第一導電型半導体層と第一導電型エミッタ領域とが連
   結される大きさの電圧を、ゲート電極とカソード電極と
   の間に印加してオンさせることを特徴とする請求項１な
   いし３のいずれかに記載のＭＯＳゲート型サイリスタの
   駆動方法。
6. 【請求項６】ゲート電極に、ゲート電極の下方に位置す
   る第二導電型ベース領域の表面層に反転層を形成し得る
   が同反転層を通して第一導電型半導体層と第一導電型エ
   ミッタ領域とが連結されない電圧を印加する場合と、ゲ
   ート電極の下方に位置する第二導電型ベース領域の表面
   層に反転層を形成してその反転層を通して第一導電型半
   導体層と第一導電型エミッタ領域とが連結される電圧を
   印加する場合とを切り換えることを特徴とする請求項１
   ないし３のいずれかに記載のＭＯＳゲート型サイリスタ
   の駆動方法。