JP2006526272A - 高速切替え速度を有する電源装置及びその製造方法 - Google Patents

Abstract

サイリスタ（２５）及びＭＯＳＦＥＴトランジスタ（２６）が第１の電流伝導端子（Ａ）と第２の電流導電端子（Ｓ）との間で直列接続されることによって形成される電源装置（１）。電源装置は更に、ＭＯＳＦＥＴトランジスタの絶縁ゲート電極（２０）に接続され、装置をオン及びオフにするための制御電圧を受信する制御端子（Ｇ）と、オフ時の電荷の高速抽出のためにサイリスタに接続される第３の電流導電端子（Ｂ）を有する。これにより、オフにするときに、電流テイルがなく、また、オフにすることは非常に高速である。電源装置は、寄生コンポーネントを有さないので、非常に高い逆バイアス安全動作領域（ＲＢＳＯＡ）を有する。

Description

発明の詳細な説明

［技術分野］
本発明は、一般的に電源装置の分野に係わり、より具体的には、パワーアクチュエータとして使用可能な電源装置に係る。
［背景技術］
周知であるように、パワーアクチュエータは、オン状態時及び切替え時の両方において電力の散逸を最小限に維持しなければならない。

このために、パワーアクチュエータを実現するのに、バイポーラトランジスタ（オン状態時の低い散逸を有する）及びＭＯＳトランジスタ（切替え時の低い散逸を有する）から、２つのタイプの利点を組み合わせたハイブリッドコンポーネントへの推移があった。

更に、パワーアクチュエータは高い入力インピーダンスを有し、また、従って、低電圧パルスで駆動されなければならない。従って、オン状態時と切替え時の電力散逸での妥協の様々なレベルを提示することに加えて、提案されてきた様々なハイブリッドソリューション（例えば、絶縁ゲートバイポーラトランジスタ−ＩＧＢＴ、ＭＯＳ制御サイリスタ−ＭＣＴ、及びエミッタスイッチドサイリスタ−ＥＳＴ）は、この必要要件に見合うことが可能であるよう設計され、従って、絶縁ゲート電極によって駆動されてきた。

提案されているハイブリッドソリューションのうち最も多くの用途に適したソリューションは、ＩＧＢＴである。しかし、その特性によって、一般的に、１２００Ｖより高い高ブロッキング電圧（故障することなく装置が耐えることの可能な最大逆電圧）を必要とする適用には適していない。実際に、より高い電圧では、オン状態での電力散逸は重要となり、その一方で、ブロッキング電圧を増加するには、装置のサイズを増加する必要があり、その結果、費用が増加する。

上述の制限を解決するために、動作時により小さい順方向電圧降下Ｖｆを有するサイリスタに基づき、ＭＯＳＦＥＴのように駆動される、即ち、ＩＧＢＴのように制御電圧で駆動される構造が提案されている。ＭＣＴ及びＥＳＴは、このカテゴリに属する。

しかし、両方のソリューションは、むしろ控えめな逆バイアス安全動作領域（ＲＢＳＯＡ）と長いターンオフ時間を有するので、それらの使用は、依然として非常に特定の適用分野に限定されている。

従って、本発明は、切替え時とオン状態での低電圧降下を有し、更に、低入力インピーダンス及び高速切替え速度を有する電源装置を提供することを目的とする。

本発明では、それぞれ請求項１、９、及び１４に記載する電源装置、電源装置の動作方法、及び電源装置の製造方法を提供する。

本発明の電源装置は、サイリスタ構造を兼ね備えるので、ＩＧＢＴのように高入力インピーダンスを有し、オン状態でその端子間で低い電圧降下を有する。記載する電源装置は、ゲートターンオフ（ＧＴＯ）サイリスタ装置と同様の方法でのターンオフ時のベースからの電荷の高速の除去によって、ＭＯＳＦＥＴの切替え時間に匹敵する非常に短い切替え時間を有し、それにより、本発明の電源装置は、ＭＯＳ−ＧＴＯとして特徴付けられ得る。更に、本発明の電源装置は、寄生コンポーネントを有さないので、高い順方向バイアス安全動作領域（ＦＢＳＯＡ）と高い逆バイアス安全動作領域（ＲＢＳＯＡ）の両方を提供する。

本発明の理解のために、本発明の１つの好適な実施例を、添付図面を参照しながら、非制限的な例として、以下に説明する。

図１は、本発明の１つの実施例による電源装置１の素構造の断面図である。電源装置１は、どの場合でも、互いに並んで配置される複数の素構造を含み得る。各素構造は更に、１つ以上のＭＯＳＦＥＴセルを含み得る。図１に示す実施例では、素構造は、２つのエレメンタリセルを含む。

図１（垂直方向においてスケーリングされて描かれてはいない）によると、電源装置１は、底面２と上面３を有する半導体材料の本体によって形成され、また、Ｐ^＋型の基板４と、Ｎ⁻型の、以下にドリフト領域５とも称する第１のベース領域と、Ｐ型の、以下にベース領域６とも称する第２のベース領域と、Ｎ型の陰極領域７と、Ｎ⁻型のエピタキシャル領域８を有する。エピタキシャル領域８は更に、ボディ領域１０と、ソース領域１１と、ディープウェル１２を有する。

基板４によって形成される電源装置１の底面２は、電源装置の外側からアクセス可能な陽極端子Ａに接続される金属層１５によって被覆される。

ドリフト領域５は、外側からアクセス可能ではない層によって形成され、また、以下により詳細に説明するようにエピタキシャル成長させられる。ドリフト領域５の特性（厚さ及び抵抗率）は、電源１の電圧クラスに依存する。ドリフト領域５の厚さは、例えば、７０−８０μｍであり、また、抵抗率は、５０−７０Ω・ｃｍであり得る。更に、ドリフト領域５と基板４との間に薄いＮ^＋層（図示せず）を設けることも可能であり、それにより、装置の破壊電圧をそれ自体は周知である方法によって増加する。

ベース領域６は、上面３とベース領域６との間でエピタキシャル領域８内を延在し、ベース領域６をベースコンタクト１６に接続するＰ型のディープウェル１２によって上面３に接続される埋め込み領域によって形成される。ベースコンタクト１６は、外側からアクセス可能なベース端子Ｂに接続される。

陰極領域７は、装置の外側に接続されず、また、ディープウェル１２と必ずしも連続することなくディープウェル１２によって横方向において区切られる埋め込み領域によって形成される。一般的に、陰極領域７は、０．０２−１Ω・ｃｍの抵抗率を有する。

エピタキシャル領域８は、ドリフト領域５と同じ抵抗率（例えば、５０−７０Ω・ｃｍ）を有するが、厚さは非常に小さいことが好適である。一般的に、エピタキシャル領域８は、３−５μｍの厚さを有する。

ボディ領域１０は、エピタキシャル領域８内に収容され、ディープウェル１２によって囲まれる。図示する実施例では、２つのボディ領域１０が互いに隣接して存在するが、１つのボディ領域１０だけ、又は２つ以上の隣接ボディ領域を設けてもよい。

ソース領域１１は、電源ＭＯＳＦＥＴ装置の技術において周知であるのと同様にボディ領域１０内に収容される。

多結晶シリコンから形成されるゲート領域２０は、上面３上を延在し、上面３から薄い誘電体層（ゲート酸化膜）によって電気絶縁され、図示しない方法で互いに接続される。図示する実施例では、３つのゲート領域２０は、ソース領域１１とエピタキシャル領域８との間にあるボディ領域１０の一部の上部に互いに隣接して配置される。ゲート領域２０は更に、エピタキシャル領域８及びソース領域１１の上部に部分的に、周知の方法で、配置される。ゲート領域２０は更に、電源装置１の制御（オン／オフ）を可能にするために外側からアクセス可能なゲート端子Ｇに接続される。

ソース金属領域２１は、ゲート領域２０の一部の間で上面３の上部上を延在し、ソース領域１１及びボディ領域１０に接触し、外側からアクセス可能なソース端子Ｓに接続される。

実際には、図２の等価の電気回路図に示すように、上述した領域は、垂直フローＭＯＳトランジスタ２６に直列接続されるサイリスタ２５を形成する。詳細には、サイリスタ２５は、基板４（陽極）と、ドリフト領域５（第１のベース）と、ベース領域６（第２のベース）と、陰極領域７（陰極）によって形成される。低電圧型のＭＯＳトランジスタ２６は、同じ陰極領域７（ドレイン）と、エピタキシャル領域８と、ボディ領域１０（チャネルを形成する）と、ソース領域１１と、ゲート領域２０によって形成される。

電源装置１をオンにすることは、まず、ゲート端子Ｇに閾値電圧より高い値のゲート電圧を供給することによってＭＯＳトランジスタ２６をオンにし、次に、サイリスタ２５をオンにすることによって得られる。サイリスタ２５をオンにすることは、従来の方法で行われ得、ベース端子Ｂに電流パルスを供給するか、又は、ベース端子Ｂに数ボルト（例えば２−４Ｖ）の一定電圧を供給することによって行われうる。この場合、ベース端子Ｂへの電圧は、電源装置１の動作中維持される。この第２のソリューションは、電源装置１を駆動させるための回路を単純にする。

従来のサイリスタにおけるのと同様に、ターンオン電流は、サイリスタ２５を形成するＰＮＰ及びＮＰＮトランジスタの共通ベースゲインに依存する。

従って、装置をオンにすることは、陽極端子Ａからソース端子Ｓへの電流の通過をもたらす。

使用時には、ＭＯＳトランジスタ２６は、エピタキシャル領域８の小さい厚さを考えると無視可能な電圧降下を有する単純な電流スイッチとして動作する。従って、陽極端子Ａとソース端子Ｓとの間の電圧降下（Ｖｆ）は、基本的に、サイリスタ２５の両端の電圧降下によるものであり、従って、非常に低い。

電源装置１がオンであるときに、反転チャネルをオフにするためにゲート端子に印加される電圧を単純に取り除くことによって装置はオフにされることが可能である。このようにすると、数十ナノ秒のオーダーの非常に短い切替え時間が得られる。従って、この時間は、従来のサイリスタのターンオフ時間（約１０マイクロ秒）より非常に短く、また、従って、大きさの３オーダー分短く、また、１００ｎｓと３−４μｓの間で異なるＩＧＢＴのターンオフ時間よりも短い。

ＭＯＳトランジスタ２６がオフにされている時、ソース端子Ｓに向かって流れることができなくなった全ての陽極電流は、ベース端子Ｂから抽出されるようにされる。ベース電流は、その結果その方向を反転する。即ち、入る方向から出る方向に反転する。このようにして、サイリスタ２５（ドリフト領域５及びベース領域６）を形成する２つのＰＮＰ及びＮＰＮトランジスタのベース領域内に蓄えられた全ての電荷は、強制的に移動させられ、従って、陽極電流もゼロに迅速に減少される。

図１に示す電源装置１は、図３−７を参照しながら以下に説明する方法で製造される。

最初に（図３）、ドリフト領域５が、非常に低い抵抗率（例えば、５−１０ｍΩ・ｃｍ）を有する基板４の上でエピタキシャル成長される。成長は、１つの段階か、又は、連続段階を介して行われることが可能である。上述したように、ドリフト領域５の抵抗率及び厚さは、電源装置の電圧クラスに依存する。

熱酸化層（図示せず）の成長後、適当なフォト技術を用いてホウ素が注入され、拡散に続いて、ベース層６がもたらされる。次に、更なるフォト技術を介して、Ｎ型のドーパント（例えば、Ａｓ、Ｓｂ、又はＰ、又はこれらの組み合わせ）の注入及び拡散が行われ、陰極層７が得られる。このようにして、図４の構造が得られる。尚、陰極層７は、ディープウェル１２の形成を可能にするようベース領域６より小さい幅を有する。

堆積させた熱酸化層、並びに拡散時に成長した熱酸化層を除去した後、Ｎ⁻型のエピタキシャル層８を形成するために第２のエピタキシャル成長が行われる（図５）。前述したように、Ｎ⁻型のエピタキシャル層８は、ドリフト領域５と同様の抵抗率を有するが、より小さい厚さを有する。

次に（図６）、Ｐ型のディープウェル１２が注入され、ベース領域６に到達するよう拡散される。尚、ディープウェル１２は、埋め込み領域７に対して横に延在する。１つ以上の素構造を有する装置の場合、ディープウェル１２は、埋め込み領域を３つの側から囲むよう埋め込み領域７と交互にされる。

次に、従来の技術に従って、最初に、ボディ領域１０及びソース領域１１を注入し（図７）、次にゲート領域２０及びソースコンタクト２１、ベースコンタクト１６、及びゲートコンタクト（図示せず）を形成することによってＭＯＳトランジスタ２６が形成される。

最後に、このように得られたウェーハは、基板２の所望の厚さが得られるまで背面が薄くされる。次に、金属層１５が形成され、ウェーハはダイシングされ、それにより、図１の電源装置１が得られる。

本願に記載した電源装置の利点は、上述の説明から明らかである。特に、ターンオフ時に、公知の装置の場合のように再結合によってではなく、高速抽出によるサイリスタのベースにおける電荷の移動が、ＩＧＢＴ及びサイリスタといったバイポーラ装置では一般的な電流テイルを取り除き、従って、非常に高速なターンオフ時間をもたらすことを強調する。
更に、上述した構造、特に、ＭＯＳの垂直実施は、その動作を制限しうる寄生コンポーネントの形成を阻止し、従って、装置は、非常に高い逆バイアス安全動作領域を有する。

ＭＯＳトランジスタの垂直実施は更に、少しの集積領域を有してよりコンパクトな実施例を可能にする。

最後に、本願にて説明且つ図示した装置及び製造方法に、請求項に記載する本発明に範囲に包含される様々な修正及び変更を行うことが可能であることは明らかである。

例えば、電荷を抜き出す端子は、ドリフト領域５といったように装置の別の領域に接続されてもよい。

本発明の装置を示す断面図である。 図１の装置の等価の電気回路図である。 図１の装置の一連の製造段階における半導体材料ウェーハを示す断面図である。 図１の装置の一連の製造段階における半導体材料ウェーハを示す断面図である。 図１の装置の一連の製造段階における半導体材料ウェーハを示す断面図である。 図１の装置の一連の製造段階における半導体材料ウェーハを示す断面図である。 図１の装置の一連の製造段階における半導体材料ウェーハを示す断面図である。

Claims (20)

1. 第１の電流導電端子（Ａ）と、
   第２の電流導電端子（Ｓ）と、
   電源装置をオン／オフにするための制御電圧を受ける制御端子（Ｇ）と、
   前記第１の電流導電端子と前記第２の電流導電端子との間に直列接続されるサイリスタ（２５）及びＭＯＳＦＥＴトランジスタ（２６）と、
   を含み、
   前記ＭＯＳＦＥＴトランジスタは、前記制御端子に接続されるゲート電極（２０）を有する該電源装置であって、
   前記サイリスタに接続され、オフ時に前記サイリスタから電荷を抽出する第３の電流導電端子を含むことを特徴とする電源装置。
2. 前記ＭＯＳＦＥＴトランジスタは、垂直電流フロータイプである請求項１記載の装置。
3. 第１の表面（２）及び第２の表面（３）を有し、前記第１の表面を画成する基板領域（４）と、前記基板領域の上の第１のベース領域（５）と、前記第１のベース領域の上の第２のベース領域（６）と、前記第２のベース領域の上にあり前記第２の表面を画成する第１の導電領域（７、８）と、前記第１の導電領域からチャネル領域（１０）によって分離される第２の導電領域（１１）と、前記第２の表面から前記第１のベース領域及び前記第２のベース領域のうちの１つに延在するディープ領域（１２）と含む半導体本体を含み、
   前記ＭＯＳＦＥＴトランジスタの前記ゲート電極は、前記チャネル領域の上で前記半導体本体の前記第２の表面の上に且つ前記第２の表面から電気的に絶縁されて配置され、
   前記第１の電流導電端子は、前記基板領域に接続され、
   前記第２の電流導電端子は、前記第２の導電領域に接続され、
   前記第３の電流導電端子は、前記ディープ領域に接続される請求項１又は２記載の装置。
4. 前記第１の導電領域は、前記第２のベース領域の上に配置される埋め込み領域（７）と、前記埋め込み領域の上に配置されるエピタキシャル領域（８）によって形成され、
   前記埋め込み領域は、前記エピタキシャル領域に対し同じ導電型であるが、異なる導電性レベルを有する請求項３記載の装置。
5. 前記埋め込み領域は、前記エピタキシャル領域より大きい導電性を有する請求項４記載の装置。
6. 前記埋め込み領域は、第１の幅を有し、
   前記第２のベース領域は、前記第１の幅より大きい第２の幅を有し、
   前記ディープ領域は、前記埋め込み領域に対して横で前記第２のベース領域まで延在する請求項４又は５記載の装置。
7. 前記第１の導電領域は、前記チャネル領域を形成するボディ領域（１０）と、前記第２の導電領域とを収容し、
   前記ディープ領域は、前記第１の導電領域を通り延在する請求項３乃至６のうちいずれか一項記載の装置。
8. 前記基板領域、前記第２のベース領域、及び前記ボディ領域は、Ｐ型であり、
   前記第１のベース領域、前記第１の導電領域、及び前記第２の導電領域は、Ｎ型である請求項７記載の装置。
9. 第１の導電端子（Ａ）と第２の導電端子（Ｓ）との間で直列接続されるサイリスタ（２５）及びＭＯＳＦＥＴトランジスタ（２６）を含む電源装置（１）の切替え方法において、前記ＭＯＳＦＥＴトランジスタの制御端子（Ｇ）を介して前記電源装置をオンにする段階とオフにする段階とを含む方法であって、
   前記オフにする段階は、第３の電流導電端子（Ｂ）を介して前記サイリスタから電荷を抽出する段階を含むことを特徴とする方法。
10. 前記オンにする段階は、
    前記制御端子に制御電圧を印加する段階と、
    前記第３の電流導電端子に電気量を供給する段階と、
    を含む請求項９記載の方法。
11. 前記電気量は、電流パルスである請求項１０記載の方法。
12. 前記電気量は、直流電圧である請求項１０記載の方法。
13. 前記オフにする段階は、前記直流電圧の印加を中断する段階を含む請求項１２記載の方法。
14. 半導体材料の本体の中に、直列接続されるサイリスタ（２５）及びＭＯＳＦＥＴトランジスタ（２６）を形成する段階と、
    前記本体の第２の表面（２）上に第１の電流導電端子（Ａ）を形成する段階と、
    前記本体の第２の表面（３）上に第２の電流導電端子（Ｓ）を形成する段階と、
    前記本体の前記第２の表面の上に制御端子（Ｇ）を形成する段階と、
    を含む電源装置を製造する方法であって、
    前記サイリスタに接続される第３の電荷抽出端子（Ｂ）を形成する段階を含むことを特徴とする方法。
15. 第１の導電型の基板（４）を設ける段階と、
    前記基板の上に第２の導電型の第１のベース領域（５）を形成する段階と、
    前記第１のベース領域の上に前記第１の導電型の第２のベース領域（６）を形成する段階と、
    前記第２のベース領域の上に前記第２の導電型であり、前記本外の上面（３）を形成する第１の導電領域（７、８）を形成する段階と、
    前記上面から前記第１のベース領域及び前記第２のベース領域のうちの１つまで延在する前記第１の導電型のディープ領域（１２）を形成する段階と、
    前記第１の導電領域に隣接し、前記第１の導電領域からチャネル領域（１０）介して離される少なくとも１つの第２の導電領域（１１）を形成する段階と、
    前記上面上で、且つ、前記チャネル領域の上に配置される少なくとも１つの絶縁ゲート領域（２０）を形成する段階と、
    前記基板と接触するよう前記第１の電流導電端子を、前記第２の導電領域と接触するよう前記第２の電流導電端子を、前記ディープ領域と接触するよう前記電荷抽出端子を、更に、前記絶縁ゲート領域と接触するよう前記制御端子を形成する段階と、
    を含む請求項１４記載の方法。
16. 前記第２の導電領域を形成する段階は、
    前記第１の導電領域の中に少なくとも１つのボディ領域（１０）を形成する段階と、
    前記第２の導電領域を、前記ボディ領域の中に形成する段階と、
    を含む請求項１５記載の方法。
17. 前記第１の導電領域を形成する段階は、
    前記第２のベース領域の上に埋め込み領域（７）を形成する段階と、
    前記埋め込み領域の上でエピタキシャル領域（８）を成長させる段階と、
    を含み、
    前記埋め込み領域と前記エピタキシャル領域は、前記第２の導電型を有するが、異なる導電性レベルを有する請求項１５又は１６記載の方法。
18. 前記埋め込み領域は、前記エピタキシャル領域より大きい導電性を有する請求項１７記載の方法。
19. 前記埋め込み領域は、前記第２のベース領域より小さい幅を有し、
    前記ディープ領域を形成する段階は、前記エピタキシャル領域を介してドーパント種を、前記埋め込み領域に対して横で前記第２のベース領域まで注入する段階を含む請求項１７又は１８記載の方法。
20. 前記第１の電流導電端子を形成する前に前記基板を薄くする段階を更に含む請求項１５乃至１９のうちいずれか一項記載の方法。

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