JPH0536981A - シリコン薄膜層バラスト抵抗を有する表面ゲート形静電誘導サイリスタ - Google Patents
シリコン薄膜層バラスト抵抗を有する表面ゲート形静電誘導サイリスタInfo
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- JPH0536981A JPH0536981A JP20857691A JP20857691A JPH0536981A JP H0536981 A JPH0536981 A JP H0536981A JP 20857691 A JP20857691 A JP 20857691A JP 20857691 A JP20857691 A JP 20857691A JP H0536981 A JPH0536981 A JP H0536981A
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Abstract
(57)【要約】
【目的】 本発明の目的は自己消弧形電力用半導体素子
である表面ゲート形静電誘導サイリスタにおいて、電流
集中抑制機能を備え、可制御オン電流耐量の向上と安全
動作領域を拡大した、シリコン薄膜層バラスト抵抗を有
する表面ゲート形静電誘導サイリスタを提供することで
ある。 【構成】 本発明は半導体層（２）の一側面（３）側に
設けた第１高濃度層（４）と、他側面（５）側に設けた
第２高濃度層（６）と、前記半導体層（２）の一側面
（３）側近傍に設けた表面ゲート領域（８）と、前記一
側面（３）に設けたカソード電極（９）と、前記他側面
（５）に設けたアノード電極（１０）とを有する静電誘
導サイリスタにおいて、前記第１高濃度層（４）と前記
カソード電極（９）との間にシリコン薄膜層（９′）を
挿入し、かつ第１高濃度層（４）を微細にして、かつ選
択的に設けて成ることを特徴とするシリコン薄膜層バラ
スト抵抗を有する表面ゲート形静電誘導サイリスタとし
ての構成を有するものである。
である表面ゲート形静電誘導サイリスタにおいて、電流
集中抑制機能を備え、可制御オン電流耐量の向上と安全
動作領域を拡大した、シリコン薄膜層バラスト抵抗を有
する表面ゲート形静電誘導サイリスタを提供することで
ある。 【構成】 本発明は半導体層（２）の一側面（３）側に
設けた第１高濃度層（４）と、他側面（５）側に設けた
第２高濃度層（６）と、前記半導体層（２）の一側面
（３）側近傍に設けた表面ゲート領域（８）と、前記一
側面（３）に設けたカソード電極（９）と、前記他側面
（５）に設けたアノード電極（１０）とを有する静電誘
導サイリスタにおいて、前記第１高濃度層（４）と前記
カソード電極（９）との間にシリコン薄膜層（９′）を
挿入し、かつ第１高濃度層（４）を微細にして、かつ選
択的に設けて成ることを特徴とするシリコン薄膜層バラ
スト抵抗を有する表面ゲート形静電誘導サイリスタとし
ての構成を有するものである。
Description
【０００１】
【産業上の利用分野】本発明は、自己消弧形電力用半導
体素子である表面ゲート形静電誘導サイリスタ（以下Ｓ
Ｉサイリスタと称す）の可制御オン電流耐量の向上と安
全動作領域の拡大をはかるためのシリコン薄膜層バラス
ト抵抗を有する表面ゲート形静電誘導サイリスタに関す
る。
体素子である表面ゲート形静電誘導サイリスタ（以下Ｓ
Ｉサイリスタと称す）の可制御オン電流耐量の向上と安
全動作領域の拡大をはかるためのシリコン薄膜層バラス
ト抵抗を有する表面ゲート形静電誘導サイリスタに関す
る。
【０００２】可制御オン電流の耐量の向上と安全動作領
域の拡大は、電力変換装置に適用するＳＩサイリスタ素
子の利用効率を高め、かつ装置のシステムとしての高効
率化が達成されるので、本発明の利用価値は大きい。
域の拡大は、電力変換装置に適用するＳＩサイリスタ素
子の利用効率を高め、かつ装置のシステムとしての高効
率化が達成されるので、本発明の利用価値は大きい。
【０００３】
【従来の技術】先ず、本発明のＳＩサイリスタにつき説
明するに先立ち、従来提案されている表面ゲート構造を
有するＳＩサイリスタにつき、図５乃至図７を用いて説
明する。
明するに先立ち、従来提案されている表面ゲート構造を
有するＳＩサイリスタにつき、図５乃至図７を用いて説
明する。
【０００４】図５は従来の表面ゲート構造を有するＳＩ
サイリスタの模式的断面構造図及び対応するカソード側
表面パターン図を示し、図６は図５のＳＩサイリスタの
模式的等価回路図であって、トランジスタモデルを示
す。図５において、１はＳＩサイリスタを示し、これは
例えばｎ型の半導体層２の一側面３の側に設けた第１高
濃度層例えばｎ+ 層４と、他側面５の側に設けた第２高
濃度層例えばｐ+ 層６と、この半導体層２の一側面３に
設けられている表面ゲート領域８とを有している。
サイリスタの模式的断面構造図及び対応するカソード側
表面パターン図を示し、図６は図５のＳＩサイリスタの
模式的等価回路図であって、トランジスタモデルを示
す。図５において、１はＳＩサイリスタを示し、これは
例えばｎ型の半導体層２の一側面３の側に設けた第１高
濃度層例えばｎ+ 層４と、他側面５の側に設けた第２高
濃度層例えばｐ+ 層６と、この半導体層２の一側面３に
設けられている表面ゲート領域８とを有している。
【０００５】さらに第１高濃度層３上にカソード電極９
を設け、第２高濃度層５上にはアノード電極１０を設
け、さらにゲート領域８上にはゲート電極１１を設けて
いる。これらの各電極は例えばアルミニウムで形成し得
る。
を設け、第２高濃度層５上にはアノード電極１０を設
け、さらにゲート領域８上にはゲート電極１１を設けて
いる。これらの各電極は例えばアルミニウムで形成し得
る。
【０００６】ＳＩサイリスタのゲート構造によって特徴
付けられる主要特性を、図６及び図７に示す２つのトラ
ンジスタモデルによる等価回路で説明する。
付けられる主要特性を、図６及び図７に示す２つのトラ
ンジスタモデルによる等価回路で説明する。
【０００７】図６は２つのトランジスタモデルで、ｐ+
ｎ-ｐ+ のバイポーラトランジスタＱ2 とｎ- ｐ+ ｎ+
接合のＳＩトランジスタＱ1 から構成されている。
ｎ-ｐ+ のバイポーラトランジスタＱ2 とｎ- ｐ+ ｎ+
接合のＳＩトランジスタＱ1 から構成されている。
【０００８】図７はその等価回路である。ＳＩトランジ
スタ（以下ＳＩＴと称す）Ｑ1 の電流増幅率をαｎｐｎ
で、バイポーラトランジスタＱ2の電流増幅率をαｐｎ
ｐで示す。ＳＩＴＱ1 の電流増幅率は図６からわかるよ
うに、ＳＩＴのソースであるｎ+ 層とドレインであるｎ
- 層がチャンネルを介して接合されている。この構成は
フック構造であり、ＳＩＴの場合はソースからドレイン
へ多量の電子注入が行なわれるので、一般のトランジス
タに比較して非常に大きな電流増幅率αｎｐｎとなる。
αｎｐｎが非常に大きいことがＳＩＴの特徴である。
スタ（以下ＳＩＴと称す）Ｑ1 の電流増幅率をαｎｐｎ
で、バイポーラトランジスタＱ2の電流増幅率をαｐｎ
ｐで示す。ＳＩＴＱ1 の電流増幅率は図６からわかるよ
うに、ＳＩＴのソースであるｎ+ 層とドレインであるｎ
- 層がチャンネルを介して接合されている。この構成は
フック構造であり、ＳＩＴの場合はソースからドレイン
へ多量の電子注入が行なわれるので、一般のトランジス
タに比較して非常に大きな電流増幅率αｎｐｎとなる。
αｎｐｎが非常に大きいことがＳＩＴの特徴である。
【０００９】ターンオン動作は図７において（αｐｎｐ
＋αｎｐｎ）≧１なる時にＳＩＴはターンオンする。Ｓ
Ｉサイリスタはαｎｐｎが非常に大きいので、小さなゲ
ート電流で大きなアノード電流をターンオンさせること
ができる。即ち、ターンオン時の電流ゲイン（ＩA ／Ｉ
G ）は大きい。ターンオフ動作時の電流ゲインを図７の
モデルで説明する。
＋αｎｐｎ）≧１なる時にＳＩＴはターンオンする。Ｓ
Ｉサイリスタはαｎｐｎが非常に大きいので、小さなゲ
ート電流で大きなアノード電流をターンオンさせること
ができる。即ち、ターンオン時の電流ゲイン（ＩA ／Ｉ
G ）は大きい。ターンオフ動作時の電流ゲインを図７の
モデルで説明する。
【００１０】図７でＳＩＴＱ1 のベース電流ＩB は
（１）式となる。
（１）式となる。
【００１１】
【数１】
ＩB ＝αｐｎｐ・ＩA −ＩG （１）
【００１２】またＳＩサイリスタ全体では（２）式が成
立する。
立する。
【００１３】
【数２】
ＩA ＝ＩK ＋ＩG （２）
【００１４】またＳＩＴＱ1 で再結合する電流ＩB ′は
（３）式となる。
（３）式となる。
【００１５】
【数３】
ＩB ′＝（１−αｎｐｎ）・ＩK （３）
【００１６】（１）〜（３）式からゲート電流ＩG とア
ノード電流ＩA との関係は（４）式となる。
ノード電流ＩA との関係は（４）式となる。
【００１７】
【数４】
ＩG ＝（αｎｐｎ＋αｐｎｐ−１）／αｎｐｎ・ＩA （４）
【００１８】（４）式からＩA ＝ＩTGQ をオフさせるに
必要な最小の負ゲート電流のピーク値をＩGQとすると、
ターンオフ電流ゲインＧGQは（５）式となる。
必要な最小の負ゲート電流のピーク値をＩGQとすると、
ターンオフ電流ゲインＧGQは（５）式となる。
【００１９】
【数５】
ＧGQ＝ＩTGQ ／ＩGQ＝αｎｐｎ／（αｎｐｎ＋αｐｎｐ−１） （５）
【００２０】（５）式は（６）式のように表わされる。
【００２１】
【数６】
【００２２】（６）式からわかるようにＳＩサイリスタ
のαｎｐｎは非常に大きいので、ターンオフ電流ゲイン
も原理的に大きくなる。自己消弧形サイリスタでは電流
ゲインは大きいことが望ましい。このため（αｎｐｎ＋
αｐｎｐ）ができるだけ１に近く、かつαｎｐｎ≫αｐ
ｎｐとなるようなデバイス構造が望ましい。ＳＩサイリ
スタはこの条件を満たすに最も適したデバイスである。
のαｎｐｎは非常に大きいので、ターンオフ電流ゲイン
も原理的に大きくなる。自己消弧形サイリスタでは電流
ゲインは大きいことが望ましい。このため（αｎｐｎ＋
αｐｎｐ）ができるだけ１に近く、かつαｎｐｎ≫αｐ
ｎｐとなるようなデバイス構造が望ましい。ＳＩサイリ
スタはこの条件を満たすに最も適したデバイスである。
【００２３】ターンオフ時の再印加オフ電圧上昇率を比
較的緩やかにした場合の実験では、ターンオフ電流ゲイ
ンは約１０が得られている。このターンオフゲインの値
についてはJ. Nishizawa, らによる文献、" Low-Loss H
igh-Speed Switching Devices, 2300V・150A SI Thyris
tor ", IEEE Trans., Electron Devices, ED-32, 822(1
985) において開示されている通りである。
較的緩やかにした場合の実験では、ターンオフ電流ゲイ
ンは約１０が得られている。このターンオフゲインの値
についてはJ. Nishizawa, らによる文献、" Low-Loss H
igh-Speed Switching Devices, 2300V・150A SI Thyris
tor ", IEEE Trans., Electron Devices, ED-32, 822(1
985) において開示されている通りである。
【００２４】自己消弧形サイリスタの応用に際しては、
テイル損失（テイル電流によるテイル時間内における電
力損失）を低減化することが重要な課題である。この課
題に対しては、図７でターンオン条件が成立（αｎｐｎ
＋αｐｎｐ≧１）する範囲で、αｐｎｐを小さくするこ
とが一つの解決手段である。ＳＩサイリスタのαｎｐｎ
はＧＴＯに比較して非常に大きいので、αｐｎｐを小さ
くしてもターンオン条件が成立し易い。このためＳＩサ
イリスタは原理的にテイル損失を低減化できるデバイス
構造である。
テイル損失（テイル電流によるテイル時間内における電
力損失）を低減化することが重要な課題である。この課
題に対しては、図７でターンオン条件が成立（αｎｐｎ
＋αｐｎｐ≧１）する範囲で、αｐｎｐを小さくするこ
とが一つの解決手段である。ＳＩサイリスタのαｎｐｎ
はＧＴＯに比較して非常に大きいので、αｐｎｐを小さ
くしてもターンオン条件が成立し易い。このためＳＩサ
イリスタは原理的にテイル損失を低減化できるデバイス
構造である。
【００２５】ＳＩサイリスタ特有の特性として、順方向
阻止電圧とゲート逆電圧との比で表わされる電圧ゲイン
がある。ＳＩサイリスタの電圧ゲインμは（７）式で示
される。
阻止電圧とゲート逆電圧との比で表わされる電圧ゲイン
がある。ＳＩサイリスタの電圧ゲインμは（７）式で示
される。
【００２６】
【数７】
【００２７】
ただし、ＶGK：ゲート・カソード間逆電圧
ＶAK：アノード・カソード間阻止電圧
ｄ ：チャンネル幅
Ｌ ：チャンネル長
ＬGA：ゲート・アノード間空乏層幅
【００２８】電圧ゲインはチャンネル幅を小さく、また
第２ベースの不純物濃度を低くする程高くなる。埋め込
みゲート形ＳＩサイリスタの電圧ゲインは、１０程度か
ら無限大の広範囲で製作できることが報告されている。
この点については例えば J.Nishizawa,らによる文献、
" Semiconductor Technologies ", Japan Annual Revie
ws in Electronics, Computers & Telecommunications,
Vol.13, OHMSHA, LTD, and NORTH-HOLLAND PUBLISHING
COMPANY において開示されている通りである。電圧ゲ
インについては表面ゲート形ＳＩサイリスタであっても
埋め込みゲート形ＳＩサイリスタと原理的に同じであ
る。
第２ベースの不純物濃度を低くする程高くなる。埋め込
みゲート形ＳＩサイリスタの電圧ゲインは、１０程度か
ら無限大の広範囲で製作できることが報告されている。
この点については例えば J.Nishizawa,らによる文献、
" Semiconductor Technologies ", Japan Annual Revie
ws in Electronics, Computers & Telecommunications,
Vol.13, OHMSHA, LTD, and NORTH-HOLLAND PUBLISHING
COMPANY において開示されている通りである。電圧ゲ
インについては表面ゲート形ＳＩサイリスタであっても
埋め込みゲート形ＳＩサイリスタと原理的に同じであ
る。
【００２９】前述のように、表面ゲート形ＳＩサイリス
タは原理的にターンオフ電流ゲイン、電圧ゲインとも大
きな素子である。しかしながら、素子の電流容量が３０
Ａ以上と比較的大きくなると、（５）式のターンオフ電
流ゲインに表示されるＩTGQ の大きさ、即ち可制御オン
電流の耐量はあまり大きくなく、安全動作領域にばらつ
きがある。よってこの改善が必要であった。本出願はこ
の問題点を解決するための発明である。
タは原理的にターンオフ電流ゲイン、電圧ゲインとも大
きな素子である。しかしながら、素子の電流容量が３０
Ａ以上と比較的大きくなると、（５）式のターンオフ電
流ゲインに表示されるＩTGQ の大きさ、即ち可制御オン
電流の耐量はあまり大きくなく、安全動作領域にばらつ
きがある。よってこの改善が必要であった。本出願はこ
の問題点を解決するための発明である。
【００３０】
【発明が解決しようとする課題】図５の構成のＳＩサイ
リスタでは、可制御オン電流の耐量の向上と均一化が困
難であった。その理由は次のように推察される。
リスタでは、可制御オン電流の耐量の向上と均一化が困
難であった。その理由は次のように推察される。
【００３１】 製作面からみると、単位セルが数万個
から成る素子（数十Ａ級）では（７）式のｄのチャンネ
ル幅、即ち図５のｐ+ 層８に挟まれたｎ層の幅を数μｍ
に整えてその電圧ゲインを均一にすることが難しい。
から成る素子（数十Ａ級）では（７）式のｄのチャンネ
ル幅、即ち図５のｐ+ 層８に挟まれたｎ層の幅を数μｍ
に整えてその電圧ゲインを均一にすることが難しい。
【００３２】 電圧ゲインに不均一が生じている場合
は、ターンオフ動作の過程で電圧ゲインの一番低い（チ
ャンネル幅の最も広い）単位セルに電流が集中する。
は、ターンオフ動作の過程で電圧ゲインの一番低い（チ
ャンネル幅の最も広い）単位セルに電流が集中する。
【００３３】 ノーマリ・オン形ＳＩサイリスタはα
ｎｐｎが非常に大きいので、電流集中が生じた単位セル
ではαｎｐｎ＋αｐｎｐ≧１なるターンオン条件が成立
し易いため、ターンオン動作が生じて素子としてはター
ンオフ失敗して破損にいたる。
ｎｐｎが非常に大きいので、電流集中が生じた単位セル
ではαｎｐｎ＋αｐｎｐ≧１なるターンオン条件が成立
し易いため、ターンオン動作が生じて素子としてはター
ンオフ失敗して破損にいたる。
【００３４】 上記の原因によって、可制御オン電流
の耐量の低下により安全動作領域のばらつきが大きくな
る。この現象が前記問題点を引き起こす主な理由と考え
られる。これを解決するためには、数万個から成る単位
セルの電圧ゲインを完全に整えることは困難なので、単
位セルに電流集中が発生してもターンオン条件を成立さ
せないように、電流集中の増長を抑えるような負帰還作
用の機能を各々のセルに対して備えた素子の基本構成が
必要である。
の耐量の低下により安全動作領域のばらつきが大きくな
る。この現象が前記問題点を引き起こす主な理由と考え
られる。これを解決するためには、数万個から成る単位
セルの電圧ゲインを完全に整えることは困難なので、単
位セルに電流集中が発生してもターンオン条件を成立さ
せないように、電流集中の増長を抑えるような負帰還作
用の機能を各々のセルに対して備えた素子の基本構成が
必要である。
【００３５】従って、本発明の目的は、電流集中抑制機
能を備え、可制御オン電流の耐量を向上させ安全動作領
域を拡大したシリコン薄膜層バラスト抵抗を有する表面
ゲート形静電誘導サイリスタを提供することである。
能を備え、可制御オン電流の耐量を向上させ安全動作領
域を拡大したシリコン薄膜層バラスト抵抗を有する表面
ゲート形静電誘導サイリスタを提供することである。
【００３６】
【課題を解決するための手段】電流集中抑制機能を備え
たＳＩサイリスタの基本構造を実現する技術的手段につ
いて説明する。
たＳＩサイリスタの基本構造を実現する技術的手段につ
いて説明する。
【００３７】図５に示す従来構造の素子では、アノード
電流の通路であるチャンネル真上にｎ+ 層４が全面に配
置されているので、チャンネルからｎ+ 層４に至る距離
が短かすぎてバラスト抵抗の効果を生じ難い。このため
バラスト抵抗の効果を出し易くするためには、ｎ+ 層４
とカソード電極９との間に抵抗成分を構成するシリコン
薄膜層を挿入した素子構造が必要である。これを実現す
るための素子構造を図１に示す。図１の構成記号はシリ
コン薄膜層９′の他は図５と同一である。シリコン薄膜
層としては所望のバラスト抵抗値を与えるものであれば
よく単結晶シリコン薄膜層の他にアモルファスシリコン
層もしくは多結晶（ポリ）シリコン層等、もしくはこれ
らの複合層を適用することができる。ここではアモルフ
ァスシリコン層を用いた場合について説明する。なお、
ポリシリコン薄膜層、或いは単結晶シリコン薄膜層でも
同様の効果が得られることは、当業者ならば容易に推察
できるであろうことは明らかである。
電流の通路であるチャンネル真上にｎ+ 層４が全面に配
置されているので、チャンネルからｎ+ 層４に至る距離
が短かすぎてバラスト抵抗の効果を生じ難い。このため
バラスト抵抗の効果を出し易くするためには、ｎ+ 層４
とカソード電極９との間に抵抗成分を構成するシリコン
薄膜層を挿入した素子構造が必要である。これを実現す
るための素子構造を図１に示す。図１の構成記号はシリ
コン薄膜層９′の他は図５と同一である。シリコン薄膜
層としては所望のバラスト抵抗値を与えるものであれば
よく単結晶シリコン薄膜層の他にアモルファスシリコン
層もしくは多結晶（ポリ）シリコン層等、もしくはこれ
らの複合層を適用することができる。ここではアモルフ
ァスシリコン層を用いた場合について説明する。なお、
ポリシリコン薄膜層、或いは単結晶シリコン薄膜層でも
同様の効果が得られることは、当業者ならば容易に推察
できるであろうことは明らかである。
【００３８】図１の特徴は、先ず、カソード電極９が図
５のようにｎ+ 層４に直接接合されているのではなく、
カソード電極９とｎ+ 層４との間にバラスト抵抗を構成
するシリコン薄膜層であるアモルファスシリコン膜が挿
入されていることである。次に、ｎ+ 層４が図５のよう
に全面に存在するのではなく、微細化して選択的に配置
していることである。
５のようにｎ+ 層４に直接接合されているのではなく、
カソード電極９とｎ+ 層４との間にバラスト抵抗を構成
するシリコン薄膜層であるアモルファスシリコン膜が挿
入されていることである。次に、ｎ+ 層４が図５のよう
に全面に存在するのではなく、微細化して選択的に配置
していることである。
【００３９】図１のバラスト抵抗を備えたＳＩサイリス
タのトランジスタモデルを図２に、その等価回路を図３
に示す。図２及び図３においてバラスト抵抗は１２で表
わされている。
タのトランジスタモデルを図２に、その等価回路を図３
に示す。図２及び図３においてバラスト抵抗は１２で表
わされている。
【００４０】従って、本発明の構成は下記に示す通りで
ある。即ち、本発明は半導体層（２）の一側面（３）側
に設けた第１高濃度層（４）と、他側面（５）側に設け
た第２高濃度層（６）と、前記半導体層（２）の一側面
（３）側近傍に設けた表面ゲート領域（８）と、前記一
側面（３）に設けたカソード電極（９）と、前記他側面
（５）に設けたアノード電極（１０）とを有する静電誘
導サイリスタにおいて、前記第１高濃度層（４）と前記
カソード電極（９）との間にシリコン薄膜層（９′）を
挿入し、かつ第１高濃度層（４）を微細にして、かつ選
択的に設けて成ることを特徴とするシリコン薄膜層バラ
スト抵抗を有する表面ゲート形静電誘導サイリスタとし
ての構成を有するものである。或いはまた、
ある。即ち、本発明は半導体層（２）の一側面（３）側
に設けた第１高濃度層（４）と、他側面（５）側に設け
た第２高濃度層（６）と、前記半導体層（２）の一側面
（３）側近傍に設けた表面ゲート領域（８）と、前記一
側面（３）に設けたカソード電極（９）と、前記他側面
（５）に設けたアノード電極（１０）とを有する静電誘
導サイリスタにおいて、前記第１高濃度層（４）と前記
カソード電極（９）との間にシリコン薄膜層（９′）を
挿入し、かつ第１高濃度層（４）を微細にして、かつ選
択的に設けて成ることを特徴とするシリコン薄膜層バラ
スト抵抗を有する表面ゲート形静電誘導サイリスタとし
ての構成を有するものである。或いはまた、
【００４１】半導体層（２）の一側面（３）側に設けた
第１高濃度層（４）と、他側面（５）側に設けた第２高
濃度層（６）と、前記半導体層（２）の一側面（３）側
近傍に設けた表面ゲート領域（８）と、前記一側面
（３）に設けたカソード電極（９）と、前記他側面
（５）に設けたアノード電極（１０）とを有する静電誘
導サイリスタにおいて、前記第１高濃度層（４）と前記
カソード電極（９）との間にシリコン薄膜層（９′）を
挿入し、かつ第１高濃度層（４）を微細にして、かつ選
択的に設け前記シリコン薄膜層（９′）との間に絶縁層
（７）を設けて成ることを特徴とするシリコン薄膜層バ
ラスト抵抗を有する表面ゲート形静電誘導サイリスタと
しての構成を有するものである。或いはまた、
第１高濃度層（４）と、他側面（５）側に設けた第２高
濃度層（６）と、前記半導体層（２）の一側面（３）側
近傍に設けた表面ゲート領域（８）と、前記一側面
（３）に設けたカソード電極（９）と、前記他側面
（５）に設けたアノード電極（１０）とを有する静電誘
導サイリスタにおいて、前記第１高濃度層（４）と前記
カソード電極（９）との間にシリコン薄膜層（９′）を
挿入し、かつ第１高濃度層（４）を微細にして、かつ選
択的に設け前記シリコン薄膜層（９′）との間に絶縁層
（７）を設けて成ることを特徴とするシリコン薄膜層バ
ラスト抵抗を有する表面ゲート形静電誘導サイリスタと
しての構成を有するものである。或いはまた、
【００４２】前記シリコン薄膜層バラスト抵抗を形成す
るシリコン薄膜層（９′）がポリシリコン層であること
を特徴とするシリコン薄膜層バラスト抵抗を有する表面
ゲート形静電誘導サイリスタとしての構成を有するもの
である。或いはまた、
るシリコン薄膜層（９′）がポリシリコン層であること
を特徴とするシリコン薄膜層バラスト抵抗を有する表面
ゲート形静電誘導サイリスタとしての構成を有するもの
である。或いはまた、
【００４３】前記シリコン薄膜層バラスト抵抗を形成す
るシリコン薄膜層（９′）がアモルファスシリコン層で
あることを特徴とするシリコン薄膜層バラスト抵抗を有
する表面ゲート形静電誘導サイリスタとしての構成を有
するものである。
るシリコン薄膜層（９′）がアモルファスシリコン層で
あることを特徴とするシリコン薄膜層バラスト抵抗を有
する表面ゲート形静電誘導サイリスタとしての構成を有
するものである。
【００４４】
【作用】電圧ゲインの高い単位セルと低い単位セルが並
列にターンオフ動作する過程を考えると、電圧ゲインの
高い方の単位セルが先にピンチオフするので、アノード
電流は遅れてピンチオフする電圧ゲインの低い方の単位
セル（オン状態にある）に横流する。このため、遅れて
ピンチオフする電圧ゲインの低い単位セルの電流密度は
倍増して、ピンチオフ時にチャンネル領域に電流集中が
発生する。
列にターンオフ動作する過程を考えると、電圧ゲインの
高い方の単位セルが先にピンチオフするので、アノード
電流は遅れてピンチオフする電圧ゲインの低い方の単位
セル（オン状態にある）に横流する。このため、遅れて
ピンチオフする電圧ゲインの低い単位セルの電流密度は
倍増して、ピンチオフ時にチャンネル領域に電流集中が
発生する。
【００４５】バラスト抵抗がない時は、ここで破損が生
じる。バラスト抵抗が存在する場合には、電圧ゲインの
高い単位セルから電圧ゲインの低い単位セルヘアノード
電流が横流しても電流が制限され、余剰電流は電圧ゲイ
ンの高い単位セルへと逆横流する。この繰り返しによっ
て、両セルの電流分担はバランスしながらターンオフす
る。この作用によって電流集中は緩和されるため、可制
御オン電流耐量は向上する。一般に可制御オン電流耐量
は素子の定格電流の２〜３倍の値で評価されるので、こ
の時の電流密度においてバラスト抵抗として作用するも
のであればよい。
じる。バラスト抵抗が存在する場合には、電圧ゲインの
高い単位セルから電圧ゲインの低い単位セルヘアノード
電流が横流しても電流が制限され、余剰電流は電圧ゲイ
ンの高い単位セルへと逆横流する。この繰り返しによっ
て、両セルの電流分担はバランスしながらターンオフす
る。この作用によって電流集中は緩和されるため、可制
御オン電流耐量は向上する。一般に可制御オン電流耐量
は素子の定格電流の２〜３倍の値で評価されるので、こ
の時の電流密度においてバラスト抵抗として作用するも
のであればよい。
【００４６】
【実施例】以下、図面につき本発明の実施例を詳述す
る。尚、各図面において同一の構成成分については、同
一符号を附して示す。又、これら構成成分の寸法、幾何
学的形状・配置は正確なものではなく、概略的なもので
ある。
る。尚、各図面において同一の構成成分については、同
一符号を附して示す。又、これら構成成分の寸法、幾何
学的形状・配置は正確なものではなく、概略的なもので
ある。
【００４７】図１は本発明の第１実施例を示す。この実
施例では、第１高濃度層例えばｎ+ 層４とカソード電極
９との間にアモルファスシリコン層（９′）が設けられ
ている。第１高濃度層（ｎ+ 層）４は第１図のカソード
側表面パターン図に示すように微細化して選択的に設け
る。
施例では、第１高濃度層例えばｎ+ 層４とカソード電極
９との間にアモルファスシリコン層（９′）が設けられ
ている。第１高濃度層（ｎ+ 層）４は第１図のカソード
側表面パターン図に示すように微細化して選択的に設け
る。
【００４８】図１の実施例のＳＩサイリスタは、下記の
手順で製作することができる。尚、以下に示す工程は２
段ＬＯＣＯＳを使用する工程であるが、本発明の素子を
製作する工程はこれに限るものではなく、埋め込みゲー
ト構造を作成するプロセスと同様のエピタキシャル成長
層をゲートとカソードとの間に介在させ、表面ゲート形
状に近い埋め込みゲート構造を作成するプロセス工程を
採用することもできることは明らかである。この場合の
エピタキシャル層の厚さは通常の埋め込みゲート拡散後
のエピタキシャル層の厚さに比べ極めて薄い（〜５μｍ
以下）ものである。
手順で製作することができる。尚、以下に示す工程は２
段ＬＯＣＯＳを使用する工程であるが、本発明の素子を
製作する工程はこれに限るものではなく、埋め込みゲー
ト構造を作成するプロセスと同様のエピタキシャル成長
層をゲートとカソードとの間に介在させ、表面ゲート形
状に近い埋め込みゲート構造を作成するプロセス工程を
採用することもできることは明らかである。この場合の
エピタキシャル層の厚さは通常の埋め込みゲート拡散後
のエピタキシャル層の厚さに比べ極めて薄い（〜５μｍ
以下）ものである。
【００４９】１）Ｓｉ基板を準備する工程：キャリア密
度〜１×１０14ｃｍ-3，厚さ〜３００μｍのｎ- 基板を
準備する。
度〜１×１０14ｃｍ-3，厚さ〜３００μｍのｎ- 基板を
準備する。
【００５０】２）基板裏面アノード拡散工程：アノード
のｐ+ 層（６）を形成する。表面キャリア密度は１×１
０18ｃｍ-3，不純物をボロン（Ｂ）として約１０μｍ程
度拡散する。
のｐ+ 層（６）を形成する。表面キャリア密度は１×１
０18ｃｍ-3，不純物をボロン（Ｂ）として約１０μｍ程
度拡散する。
【００５１】３）第１ＬＯＣＯＳ工程：ゲート形成部分
を選択酸化する。酸化温度１１００℃，酸化膜厚２μｍ
とする。
を選択酸化する。酸化温度１１００℃，酸化膜厚２μｍ
とする。
【００５２】４）酸化膜エッチング工程：酸化膜をＳｉ
Ｏ2 エッチング液で除去する。Ｓｉ表面に１μｍ程度の
凹凸を形成する。ゲート領域はカソード領域より１μｍ
低い。
Ｏ2 エッチング液で除去する。Ｓｉ表面に１μｍ程度の
凹凸を形成する。ゲート領域はカソード領域より１μｍ
低い。
【００５３】５）ゲートｐ+ デポジション拡散工程：Ｌ
ＯＣＯＳにより掘り込まれたゲート部にボロン（Ｂ）を
デポジション拡散する。温度は１１００℃，表面キャリ
ア密度は１×１０20ｃｍ-3とする。
ＯＣＯＳにより掘り込まれたゲート部にボロン（Ｂ）を
デポジション拡散する。温度は１１００℃，表面キャリ
ア密度は１×１０20ｃｍ-3とする。
【００５４】６）第２ＬＯＣＯＳ工程：ｐ+ 層の押し込
み拡散とゲート領域の再選択酸化を行なう。温度は１１
００℃，膜厚は１μｍとする。ｐ+ 層の厚さは約５μｍ
となる。
み拡散とゲート領域の再選択酸化を行なう。温度は１１
００℃，膜厚は１μｍとする。ｐ+ 層の厚さは約５μｍ
となる。
【００５５】７）カソード領域窓開け工程：ＬＯＣＯＳ
のＳｉ3 Ｎ4 膜及びバッファ用ＳｉＯ2 膜をエッチング
液で除去する。
のＳｉ3 Ｎ4 膜及びバッファ用ＳｉＯ2 膜をエッチング
液で除去する。
【００５６】８）カソード面へのｎ+ デポジション拡散
工程：リン（Ｐ）を用いてｎ+ 層を形成する。ｎ+ 層の
厚さは約０．６μｍ，表面キャリア密度は１×１０20ｃ
ｍ-3とする。
工程：リン（Ｐ）を用いてｎ+ 層を形成する。ｎ+ 層の
厚さは約０．６μｍ，表面キャリア密度は１×１０20ｃ
ｍ-3とする。
【００５７】９）カソード面にシリコン薄膜層を堆積す
る工程：原料ガスとしてモノシランＳｉＨ4 ，ドーピン
グガスとしてホスフィンＰＨ3 を使用してプラズマＣＶ
Ｄによりｎ形アモルファスシリコン層をカソード面に形
成する。
る工程：原料ガスとしてモノシランＳｉＨ4 ，ドーピン
グガスとしてホスフィンＰＨ3 を使用してプラズマＣＶ
Ｄによりｎ形アモルファスシリコン層をカソード面に形
成する。
【００５８】１０）ゲートコンタクトホールエッチング
工程：第２ＬＯＣＯＳで形成した酸化膜にゲート電極取
り出し用の窓を形成する。
工程：第２ＬＯＣＯＳで形成した酸化膜にゲート電極取
り出し用の窓を形成する。
【００５９】１１）アルミ蒸着工程：Ｓｉ基板の両面に
アルミ蒸着膜を形成する。ゲートとカソード電極はエッ
チングにより分離する。
アルミ蒸着膜を形成する。ゲートとカソード電極はエッ
チングにより分離する。
【００６０】１２）基板分割工程：基板を所定の大きさ
に分割してパッケージに組み入れる。
に分割してパッケージに組み入れる。
【００６１】上記手順で製作した素子の（７）式に関係
する設計寸法は、次のようである。ｄ＝１．５μｍ、Ｌ
＝５μｍ、ＬGA＝２８５μｍであり、平均的な電圧ゲイ
ンμ＝６００である。この時のｐ+ 層８の厚みは５μ
ｍ、ｎ+ 層４の厚みは０．６μｍに設計した。
する設計寸法は、次のようである。ｄ＝１．５μｍ、Ｌ
＝５μｍ、ＬGA＝２８５μｍであり、平均的な電圧ゲイ
ンμ＝６００である。この時のｐ+ 層８の厚みは５μ
ｍ、ｎ+ 層４の厚みは０．６μｍに設計した。
【００６２】図１の実施例の素子でアモルファスシリコ
ン層９′はプラズマＣＶＤ装置で原料ガスにＳｉＨ
4 （モノシラン）を用い、ドーピングガスにＰＨ3 （ホ
スフィン）を用いてｎ形で、比抵抗１．３×１０5 Ωｃ
ｍ，厚み１μｍの層を形成した。この構成によるバラス
ト抵抗の効果を、１００００個の単位セルから成る実効
電流３０Ａ定格の３倍の電流９０Ａでオン電圧の差から
評価した。図５の従来例の素子のオン電圧は１．８Ｖで
あり、図１の本発明の素子のオン電圧は２．０Ｖであっ
た。両素子のオン電圧の差から、バラスト抵抗値は０．
２Ｖ／９０Ａで２．２ｍΩであった。
ン層９′はプラズマＣＶＤ装置で原料ガスにＳｉＨ
4 （モノシラン）を用い、ドーピングガスにＰＨ3 （ホ
スフィン）を用いてｎ形で、比抵抗１．３×１０5 Ωｃ
ｍ，厚み１μｍの層を形成した。この構成によるバラス
ト抵抗の効果を、１００００個の単位セルから成る実効
電流３０Ａ定格の３倍の電流９０Ａでオン電圧の差から
評価した。図５の従来例の素子のオン電圧は１．８Ｖで
あり、図１の本発明の素子のオン電圧は２．０Ｖであっ
た。両素子のオン電圧の差から、バラスト抵抗値は０．
２Ｖ／９０Ａで２．２ｍΩであった。
【００６３】尚、図１には表現していないが、ｎ+ 層４
の奥行方向の配置は、ｎ+ 層内の電流分布を均一化して
電流集中を避けるために、両極性キャリヤの平均拡散長
約６０μｍ以下のピッチで選択的に設けてある。
の奥行方向の配置は、ｎ+ 層内の電流分布を均一化して
電流集中を避けるために、両極性キャリヤの平均拡散長
約６０μｍ以下のピッチで選択的に設けてある。
【００６４】
【発明の効果】次に、本実施例の効果を説明する。素子
の耐圧が１２００Ｖ、実効電流が３０Ａ級の図５の従来
形素子と図１の本実施例の素子に対して、スナバーレス
の場合の可制御オン電流と直流印加電圧との関係、即
ち、安全動作領域を比較した。測定はゲート引き抜き電
流ｄｉｇ／ｄｔが−１００Ａ／μｓ、接合温度が１２５
℃の条件である。図４に比較の結果を示す。図中の曲線
Ａは本実施例の安全動作領域を示し、曲線Ｂは従来形素
子の安全動作領域を示す。安全動作領域の比較では、従
来形素子では３０Ａ，５５０Ｖ程度で破壊するのに対
し、本実施例では３０Ａ，８００Ｖ程度と高い値であ
る。本実施例の素子は、従来形の素子に対して安全動作
領域が１．５倍程度に増大している。この評価より、本
実施例の効果の大きいことが理解されよう。
の耐圧が１２００Ｖ、実効電流が３０Ａ級の図５の従来
形素子と図１の本実施例の素子に対して、スナバーレス
の場合の可制御オン電流と直流印加電圧との関係、即
ち、安全動作領域を比較した。測定はゲート引き抜き電
流ｄｉｇ／ｄｔが−１００Ａ／μｓ、接合温度が１２５
℃の条件である。図４に比較の結果を示す。図中の曲線
Ａは本実施例の安全動作領域を示し、曲線Ｂは従来形素
子の安全動作領域を示す。安全動作領域の比較では、従
来形素子では３０Ａ，５５０Ｖ程度で破壊するのに対
し、本実施例では３０Ａ，８００Ｖ程度と高い値であ
る。本実施例の素子は、従来形の素子に対して安全動作
領域が１．５倍程度に増大している。この評価より、本
実施例の効果の大きいことが理解されよう。
【図１】本発明による実施例としてのシリコン薄膜層バ
ラスト抵抗を有する表面ゲート形静電誘導サイリスタの
模式的断面構造図及び対応するカソード側表面パターン
図を示す。
ラスト抵抗を有する表面ゲート形静電誘導サイリスタの
模式的断面構造図及び対応するカソード側表面パターン
図を示す。
【図２】本発明の実施例におけるシリコン薄膜層バラス
ト抵抗を有する表面ゲート形静電誘導サイリスタのトラ
ンジスタモデルを示す。
ト抵抗を有する表面ゲート形静電誘導サイリスタのトラ
ンジスタモデルを示す。
【図３】図２に示した本発明のシリコン薄膜層バラスト
抵抗を有する表面ゲート形静電誘導サイリスタの等価回
路を示す。
抵抗を有する表面ゲート形静電誘導サイリスタの等価回
路を示す。
【図４】本発明の実施例におけるシリコン薄膜層バラス
ト抵抗を有する表面ゲート形静電誘導サイリスタの可制
御オン電流と直流印加電圧との関係を示す（安全動作領
域の比較）。
ト抵抗を有する表面ゲート形静電誘導サイリスタの可制
御オン電流と直流印加電圧との関係を示す（安全動作領
域の比較）。
【図５】従来の表面ゲート構造を有する静電誘導サイリ
スタの模式的断面構造図及び対応するカソード側表面パ
ターン図を示す。
スタの模式的断面構造図及び対応するカソード側表面パ
ターン図を示す。
【図６】従来例としての静電誘導サイリスタのトランジ
スタモデルを示す。
スタモデルを示す。
【図７】図６に示した従来の静電誘導サイリスタの等価
回路を示す。
回路を示す。
１ ＳＩサイリスタ
２ 半導体層（又はｎ層）
３ （半導体層の）一側面
４ 第１高濃度層（又はｎ+ 層）
５ （半導体層の）他側面
６ 第２高濃度層（又はｐ+ 層）
７ 絶縁層（酸化膜）
８ ゲート領域（ｐ+ 層）
９ カソード電極
９′ シリコン薄膜層
１０ アノード電極
１１ ゲート電極
１２ シリコン薄膜層バラスト抵抗
Claims (4)
- 【請求項１】 半導体層の一側面側に設けた第１高濃度
層と、他側面側に設けた第２高濃度層と、前記半導体層
の一側面側近傍に設けた表面ゲート領域と、前記一側面
に設けたカソード電極と、前記他側面に設けたアノード
電極とを有する静電誘導サイリスタにおいて、前記第１
高濃度層と前記カソード電極との間にシリコン薄膜層を
挿入し、かつ第１高濃度層を微細にして、選択的に設け
て成ることを特徴とするシリコン薄膜層バラスト抵抗を
有する表面ゲート形静電誘導サイリスタ。 - 【請求項２】 半導体層の一側面側に設けた第１高濃度
層と、他側面側に設けた第２高濃度層と、前記半導体層
の一側面側近傍に設けた表面ゲート領域と、前記一側面
に設けたカソード電極と、前記他側面に設けたアノード
電極とを有する静電誘導サイリスタにおいて、前記第１
高濃度層と前記カソード電極との間にシリコン薄膜層を
挿入し、かつ第１高濃度層を微細にして、選択的に設け
前記シリコン薄膜層との間に絶縁層を設けて成ることを
特徴とするシリコン薄膜層バラスト抵抗を有する表面ゲ
ート形静電誘導サイリスタ。 - 【請求項３】 前記シリコン薄膜層バラスト抵抗を形成
するシリコン薄膜層がポリシリコン層であることを特徴
とする前記請求項１乃至２の内、いずれか一項記載のシ
リコン薄膜層バラスト抵抗を有する表面ゲート形静電誘
導サイリスタ。 - 【請求項４】 前記シリコン薄膜層バラスト抵抗を形成
するシリコン薄膜層がアモルファスシリコン層であるこ
とを特徴とする前記請求項１乃至２の内、いずれか一項
記載のシリコン薄膜層バラスト抵抗を有する表面ゲート
形静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20857691A JPH081952B2 (ja) | 1991-07-25 | 1991-07-25 | シリコン薄膜層バラスト抵抗を有する表面ゲート形静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20857691A JPH081952B2 (ja) | 1991-07-25 | 1991-07-25 | シリコン薄膜層バラスト抵抗を有する表面ゲート形静電誘導サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536981A true JPH0536981A (ja) | 1993-02-12 |
| JPH081952B2 JPH081952B2 (ja) | 1996-01-10 |
Family
ID=16558475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20857691A Expired - Lifetime JPH081952B2 (ja) | 1991-07-25 | 1991-07-25 | シリコン薄膜層バラスト抵抗を有する表面ゲート形静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081952B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526272A (ja) * | 2003-05-19 | 2006-11-16 | エスティマイクロエレクトロニクス ソシエタ ア レスポンサビリタ リミタータ | 高速切替え速度を有する電源装置及びその製造方法 |
-
1991
- 1991-07-25 JP JP20857691A patent/JPH081952B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526272A (ja) * | 2003-05-19 | 2006-11-16 | エスティマイクロエレクトロニクス ソシエタ ア レスポンサビリタ リミタータ | 高速切替え速度を有する電源装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081952B2 (ja) | 1996-01-10 |
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