JP2505121B2 - 静電誘導サイリスタ - Google Patents
静電誘導サイリスタInfo
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- JP2505121B2 JP2505121B2 JP3173234A JP17323491A JP2505121B2 JP 2505121 B2 JP2505121 B2 JP 2505121B2 JP 3173234 A JP3173234 A JP 3173234A JP 17323491 A JP17323491 A JP 17323491A JP 2505121 B2 JP2505121 B2 JP 2505121B2
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Description
【０００１】
【産業上の利用分野】本発明は、自己消弧形電力用半導
体素子である埋込ゲート形静電誘導サイリスタ（以下Ｓ
Ｉサイリスタと称す）において、制御オン電流の耐量を
向上させた静電誘導サイリスタに関するものである。
体素子である埋込ゲート形静電誘導サイリスタ（以下Ｓ
Ｉサイリスタと称す）において、制御オン電流の耐量を
向上させた静電誘導サイリスタに関するものである。
【０００２】
【従来の技術】従来の埋込ゲート構造を有するＳＩサイ
リスタについて、図５乃至図７を用いて説明する。
リスタについて、図５乃至図７を用いて説明する。
【０００３】 図５は従来の埋込ゲート構造を有するＳＩ
サイリスタの模式的断面構造図を示し、図６は図５のＳ
Ｉサイリスタの模式的等価回路図であって、トランジス
タモデルを示す。図５において、１はＳＩサイリスタを
示し、これは例えばｎ型の半導体層２の一側面３の側に
設けた第１高濃度層例えばｎ+ 層と、他側面５の側に設
けた第２高濃度層例えばｐ+ 層６と、この半導体層２の
一側面３に設けられているゲート領域７と共にこの半導
体層２中にも埋込まれて設けられている埋込ゲート領域
８とを有し、両領域７及び８が相俟ってゲートとして作
用する。
サイリスタの模式的断面構造図を示し、図６は図５のＳ
Ｉサイリスタの模式的等価回路図であって、トランジス
タモデルを示す。図５において、１はＳＩサイリスタを
示し、これは例えばｎ型の半導体層２の一側面３の側に
設けた第１高濃度層例えばｎ+ 層と、他側面５の側に設
けた第２高濃度層例えばｐ+ 層６と、この半導体層２の
一側面３に設けられているゲート領域７と共にこの半導
体層２中にも埋込まれて設けられている埋込ゲート領域
８とを有し、両領域７及び８が相俟ってゲートとして作
用する。
【０００４】 さらに第１高濃度層４上にカソード電極９
を設け、第２高濃度層６上にはアノード電極１０を設
け、さらにゲート領域７上にはゲート電極１１を設けて
いる。これらの各電極は例えばアルミニウムで形成し得
る。さらにアノード電極１０の上側に支持電極１２が設
けられており、これら両者が相俟ってアノードとして作
用し得る。
を設け、第２高濃度層６上にはアノード電極１０を設
け、さらにゲート領域７上にはゲート電極１１を設けて
いる。これらの各電極は例えばアルミニウムで形成し得
る。さらにアノード電極１０の上側に支持電極１２が設
けられており、これら両者が相俟ってアノードとして作
用し得る。
【０００５】 ＳＩサイリスタのゲート構造によって特徴
付けられる主要特性を、図６及び図７に示す２つのトラ
ンジスタモデルによる等価回路で説明する。
付けられる主要特性を、図６及び図７に示す２つのトラ
ンジスタモデルによる等価回路で説明する。
【０００６】 図６は２つのトランジスタモデルで、ｐ+
ｎ- ｐ+ のバイポーラトランジスタＱ2 とｎ- ｐ+ ｎ+
接合のＳＩトランジスタＱ1 から構成されている。
ｎ- ｐ+ のバイポーラトランジスタＱ2 とｎ- ｐ+ ｎ+
接合のＳＩトランジスタＱ1 から構成されている。
【０００７】 図７はその等価回路である。ＳＩトランジ
スタ（以下ＳＩＴと称す）Ｑ1 の電流増幅率をαｎｐｎ
で、バイポーラトランジスタＱ2 の電流増幅率をαｐｎ
ｐで示す。ＳＩＴＱ1 の電流増幅率は図６から判るよう
に、ＳＩＴのソースであるｎ+ 層とドレインであるｎ-
層がチャンネルを介して接合された構成からなるフック
構造の電流増幅率に等しい。ＳＩＴの場合はソースから
ドレインへ多量の電子注入が行なわれるので、一般のト
ランジスタに比較して非常に大きな電流増幅率αｎｐｎ
となる。αｎｐｎが非常に大きいことがＳＩＴの特徴で
ある。
スタ（以下ＳＩＴと称す）Ｑ1 の電流増幅率をαｎｐｎ
で、バイポーラトランジスタＱ2 の電流増幅率をαｐｎ
ｐで示す。ＳＩＴＱ1 の電流増幅率は図６から判るよう
に、ＳＩＴのソースであるｎ+ 層とドレインであるｎ-
層がチャンネルを介して接合された構成からなるフック
構造の電流増幅率に等しい。ＳＩＴの場合はソースから
ドレインへ多量の電子注入が行なわれるので、一般のト
ランジスタに比較して非常に大きな電流増幅率αｎｐｎ
となる。αｎｐｎが非常に大きいことがＳＩＴの特徴で
ある。
【０００８】 図７において（αｐｎｐ＋αｎｐｎ）≧１
なる時にＳＩＴはターンオンする。ＳＩサイリスタはα
ｎｐｎが非常に大きいので、小さなゲート電流Ｉ C で大
きなアノード電流Ｉ A をターンオンさせることが出来
る。即ち、ターンオン時の電流ゲイン（ＩA ／ＩG ）は
大きい。ターンオフ動作時の電流ゲインを図７のモデル
で説明する。
なる時にＳＩＴはターンオンする。ＳＩサイリスタはα
ｎｐｎが非常に大きいので、小さなゲート電流Ｉ C で大
きなアノード電流Ｉ A をターンオンさせることが出来
る。即ち、ターンオン時の電流ゲイン（ＩA ／ＩG ）は
大きい。ターンオフ動作時の電流ゲインを図７のモデル
で説明する。
【０００９】 図７でＳＩＴＱ1 のベース電流ＩB は(1)
式となる。
式となる。
【００１０】
【数１】 ＩB ＝αｐｎｐ・ＩA −ＩG (1)
【００１１】 またＳＩサイリスタ全体では(2) 式が成立
する。
する。
【００１２】
【数２】 ＩA ＝ＩK ＋ＩG (2)
【００１３】 またＳＩＴＱ1 で再結合する電流ＩB ′は
(3) 式となる。
(3) 式となる。
【００１４】
【数３】 ＩB ′＝（１−αｎｐｎ）・ＩK (3)
【００１５】 (1) 〜(3) 式からゲート電流ＩG とアノー
ド電流ＩA との関係は(4) 式となる。
ド電流ＩA との関係は(4) 式となる。
【００１６】
【数４】 ＩG ＝（αｎｐｎ＋αｐｎｐ−１）／αｎｐｎ・ＩA (4)
【００１７】 (4) 式からＩA ＝ＩTGQ をオフさせるのに
必要な最小の負ゲート電流のピーク値をＩGQとすると、
ターンオフ電流ゲインＧGQは(5) 式となる。
必要な最小の負ゲート電流のピーク値をＩGQとすると、
ターンオフ電流ゲインＧGQは(5) 式となる。
【００１８】
【数５】 ＧGQ＝ＩTGQ ／ＩGQ＝αｎｐｎ／（αｎｐｎ＋αｐｎｐ−１） (5)
【００１９】 (5) 式は(6) 式のように表される。
【００２０】
【数６】
【００２１】(6) 式から判るようにＳＩサイリスタのα
ｎｐｎは非常に大きいので、ターンオフ電流ゲインも原
理的に大きくなる。自己消弧形サイリスタでは電流ゲイ
ンは大きいことが望ましい。このため（αｎｐｎ＋αｐ
ｎｐ）ができるだけ１に近く、かつαｎｐｎ≫αｐｎｐ
となるようなデバイス構造が望ましい。ＳＩサイリスタ
はこの条件を満たすに最も適したデバイスである。
ｎｐｎは非常に大きいので、ターンオフ電流ゲインも原
理的に大きくなる。自己消弧形サイリスタでは電流ゲイ
ンは大きいことが望ましい。このため（αｎｐｎ＋αｐ
ｎｐ）ができるだけ１に近く、かつαｎｐｎ≫αｐｎｐ
となるようなデバイス構造が望ましい。ＳＩサイリスタ
はこの条件を満たすに最も適したデバイスである。
【００２２】 ターンオフ時の再印加オフ電圧上昇率を比
較的緩やかにした場合の実験では、ターンオフ電流ゲイ
ンは約１０が得られている。このターンオフゲインの値
については J. Nishizawa,らによる文献、" Low-Loss H
igh-Speed Switching Devices, 2300V・150A SI Thyris
tor ", IEEE Trans., Electron Devices, ED-32, 822(1
985) において開示されている通りである。
較的緩やかにした場合の実験では、ターンオフ電流ゲイ
ンは約１０が得られている。このターンオフゲインの値
については J. Nishizawa,らによる文献、" Low-Loss H
igh-Speed Switching Devices, 2300V・150A SI Thyris
tor ", IEEE Trans., Electron Devices, ED-32, 822(1
985) において開示されている通りである。
【００２３】 自己消弧形サイリスタの応用に際しては、
テイル損失（テイル電流によるテイル時間内における電
力損失）を低減することが重要な課題である。この課題
に対しては、図７でターンオン条件が成立（αｎｐｎ＋
αｐｎｐ≧１）する範囲で、αｐｎｐを小さくすること
が一つの解決手段である。ＳＩサイリスタのαｎｐｎは
ＧＴＯに比較して非常に大きいので、αｐｎｐを小さく
してもターンオン条件が成立し易い。このためＳＩサイ
リスタは原理的にテイル損失を低減できるデバイス構造
である。
テイル損失（テイル電流によるテイル時間内における電
力損失）を低減することが重要な課題である。この課題
に対しては、図７でターンオン条件が成立（αｎｐｎ＋
αｐｎｐ≧１）する範囲で、αｐｎｐを小さくすること
が一つの解決手段である。ＳＩサイリスタのαｎｐｎは
ＧＴＯに比較して非常に大きいので、αｐｎｐを小さく
してもターンオン条件が成立し易い。このためＳＩサイ
リスタは原理的にテイル損失を低減できるデバイス構造
である。
【００２４】 ＳＩサイリスタ特有の特性として、順方向
阻止電圧とゲート逆電圧との比で表される電圧ゲインが
ある。埋込ゲート形ＳＩサイリスタの電圧ゲインμは
(7) 式で示される。
阻止電圧とゲート逆電圧との比で表される電圧ゲインが
ある。埋込ゲート形ＳＩサイリスタの電圧ゲインμは
(7) 式で示される。
【００２５】
【数７】
【００２６】ただし、ＶGK：ゲート・カソード間逆電圧 ＶAK：アノード・カソード間阻止電圧 ｄ ：チャンネル幅 Ｌ ：チャンネル長 ＬGA：ゲート・アノード間空乏層幅
【００２７】 電圧ゲインはチャンネル幅を小さく、また
第２ベースの不純物濃度を低くする程高くなる。埋込ゲ
ート形ＳＩサイリスタの電圧ゲインは、１０程度から無
限大の広範囲で製作できることが報告されている。この
点については例えば J. Nishizawa,らによる文献、" Se
miconductor Technologies ", Japan Annual Reviewsin
Electronics, Computers & Telecommunications, Vol.
113, OHMSHA, LTD, and NORTH-HOLLAND PUBLISHING COM
PANY において開示されている通りである。
第２ベースの不純物濃度を低くする程高くなる。埋込ゲ
ート形ＳＩサイリスタの電圧ゲインは、１０程度から無
限大の広範囲で製作できることが報告されている。この
点については例えば J. Nishizawa,らによる文献、" Se
miconductor Technologies ", Japan Annual Reviewsin
Electronics, Computers & Telecommunications, Vol.
113, OHMSHA, LTD, and NORTH-HOLLAND PUBLISHING COM
PANY において開示されている通りである。
【００２８】 前述のように、埋込ゲート形ＳＩサイリス
タは原理的にターンオフ電流ゲイン、電圧ゲインとも大
きな素子である。しかしながら、素子の電流容量が３０
０Ａ以上と比較的大きくなると、(5) 式のターンオフ電
流ゲインに表示されるＩTGQの大きさ、即ち可制御オン
電流の耐量はあまり大きくなく、ばらつきがある。よっ
てこの改善が必要であった。本発明はこの問題点を解決
するための発明である。
タは原理的にターンオフ電流ゲイン、電圧ゲインとも大
きな素子である。しかしながら、素子の電流容量が３０
０Ａ以上と比較的大きくなると、(5) 式のターンオフ電
流ゲインに表示されるＩTGQの大きさ、即ち可制御オン
電流の耐量はあまり大きくなく、ばらつきがある。よっ
てこの改善が必要であった。本発明はこの問題点を解決
するための発明である。
【００２９】 図５の構成のＳＩサイリスタでは、可制御
オン電流の耐量の向上と均一化が困難であった。その理
由は次のように推察される。
オン電流の耐量の向上と均一化が困難であった。その理
由は次のように推察される。
【００３０】 製作面からみると、単位セルが数万個
から成る素子（数百Ａ級）では(7)式のｄのチャンネル
幅、即ち図５のｐ+ 層８に挟まれたｎ層の幅を数μｍに
整えてその電圧ゲインを均一にすることが難しい。
から成る素子（数百Ａ級）では(7)式のｄのチャンネル
幅、即ち図５のｐ+ 層８に挟まれたｎ層の幅を数μｍに
整えてその電圧ゲインを均一にすることが難しい。
【００３１】 電圧ゲインに不均一が生じている場合
は、ターンオフ動作の過程で電圧ゲインの一番低い（チ
ャンネル幅の最も広い）単位セルに電流が集中する。
は、ターンオフ動作の過程で電圧ゲインの一番低い（チ
ャンネル幅の最も広い）単位セルに電流が集中する。
【００３２】 ノーマリ・オン形ＳＩサイリスタはα
ｎｐｎが非常に大きいので、電流集中が生じた単位セル
ではαｎｐｎ＋αｐｎｐ≧１なるターンオン条件が成立
し易いため、ターンオン動作が生じて素子としてはター
ンオフ失敗して破損にいたる。
ｎｐｎが非常に大きいので、電流集中が生じた単位セル
ではαｎｐｎ＋αｐｎｐ≧１なるターンオン条件が成立
し易いため、ターンオン動作が生じて素子としてはター
ンオフ失敗して破損にいたる。
【００３３】 上記の原因によって、可制御オン電流
の耐量の低下とそのばらつきが大きくなる。この現象が
前記問題点を引き起こす主な理由と考えられる。これを
解決するためには、数万個から成る単位セルの電圧ゲイ
ンを完全に整えることは困難なので、単位セルに電流集
中が発生してもターンオン条件を成立させないように、
電流集中の増長を抑えるような機能を各々のセルに対し
て備えた素子の基本構成が必要である。
の耐量の低下とそのばらつきが大きくなる。この現象が
前記問題点を引き起こす主な理由と考えられる。これを
解決するためには、数万個から成る単位セルの電圧ゲイ
ンを完全に整えることは困難なので、単位セルに電流集
中が発生してもターンオン条件を成立させないように、
電流集中の増長を抑えるような機能を各々のセルに対し
て備えた素子の基本構成が必要である。
【００３４】
【発明が解決しようとする課題】 従って、本発明の目的
は、電流集中抑制機能を備え、可制御オン電流の耐量を
向上させた静電誘導サイリスタを提供することである。
は、電流集中抑制機能を備え、可制御オン電流の耐量を
向上させた静電誘導サイリスタを提供することである。
【００３５】
【課題を解決するための手段】電流集中抑制機能を備え
たＳＩサイリスタの基本構造を実現する技術的手段につ
いて説明する。
たＳＩサイリスタの基本構造を実現する技術的手段につ
いて説明する。
【００３６】 図５に示す従来構造の素子では、アノード
電流の通路であるチャンネル真上にｎ+ 層４が全面に配
置されているので、チャンネルからｎ+ 層４に至る距離
が短かすぎてバラスト抵抗の効果を生じ難い。このため
バラスト抵抗の効果を出し易くするためには、アノード
からチャンネルに垂直に向かって流れている電流の方向
を横方向に変えて、電流通路の距離を長くする素子構造
が必要である。これを実現するための素子構造を図１に
示す。図１の構成記号は絶縁層４′の他は図５と同一で
ある。
電流の通路であるチャンネル真上にｎ+ 層４が全面に配
置されているので、チャンネルからｎ+ 層４に至る距離
が短かすぎてバラスト抵抗の効果を生じ難い。このため
バラスト抵抗の効果を出し易くするためには、アノード
からチャンネルに垂直に向かって流れている電流の方向
を横方向に変えて、電流通路の距離を長くする素子構造
が必要である。これを実現するための素子構造を図１に
示す。図１の構成記号は絶縁層４′の他は図５と同一で
ある。
【００３７】 図１の特徴は、ｎ+ 層４が図５のように全
面に存在するのではなく、ゲート層８と対を成してその
中心線上の真上に部分的にチャンネル幅に近い寸法で微
細化して選択的に配置していることである。この構成に
より、チャンネルを通過した電流は横方向に方向を変
え、ｎ+ 層４へ比較的長い電流通路ができ、バラスト抵
抗として有効に動作する。
面に存在するのではなく、ゲート層８と対を成してその
中心線上の真上に部分的にチャンネル幅に近い寸法で微
細化して選択的に配置していることである。この構成に
より、チャンネルを通過した電流は横方向に方向を変
え、ｎ+ 層４へ比較的長い電流通路ができ、バラスト抵
抗として有効に動作する。
【００３８】 図１のバラスト抵抗を備えたＳＩサイリス
タのトランジスタモデルを図２に、その等価回路を図３
に示す。図２及び図３においてバラスト抵抗は１３で表
わされている。
タのトランジスタモデルを図２に、その等価回路を図３
に示す。図２及び図３においてバラスト抵抗は１３で表
わされている。
【００３９】
従って、本発明の構成は下記に示す通りで
ある。即ち、半導体層（２）の一側面側（３）に設けた
第１高濃度層（４）と、他側面（５）側に設けた第２高
濃度層（６）と、前記半導体層（２）中に設けた埋込ゲ
ート領域（８）と、前記埋込みゲート領域（８）に挟ま
れた前記半導体層（２）中に形成されたチャネル領域
と、前記一側面（３）に設けたカソード電極（９）と、
前記他側面（５）に設けたアノード電極（１０）とを有
する静電誘導サイリスタにおいて、前記第１高濃度層
（４）を、前記埋込ゲート領域（８）から前記一側面
（３）を前記一側面（３）に垂直な方向にみて、前記埋
込ゲート領域（８）の真上の前記半導体層（２ｂ）に前
記埋込みゲート領域（８）の形状より微細にかつ選択的
に形成し、前記第１高濃度層（４）と前記チャネル領域
との間に前記静電誘導サイリスタのバラスト抵抗を実質
的に形成したことを特徴とする静電誘導サイリスタとし
ての構成を有する。
ある。即ち、半導体層（２）の一側面側（３）に設けた
第１高濃度層（４）と、他側面（５）側に設けた第２高
濃度層（６）と、前記半導体層（２）中に設けた埋込ゲ
ート領域（８）と、前記埋込みゲート領域（８）に挟ま
れた前記半導体層（２）中に形成されたチャネル領域
と、前記一側面（３）に設けたカソード電極（９）と、
前記他側面（５）に設けたアノード電極（１０）とを有
する静電誘導サイリスタにおいて、前記第１高濃度層
（４）を、前記埋込ゲート領域（８）から前記一側面
（３）を前記一側面（３）に垂直な方向にみて、前記埋
込ゲート領域（８）の真上の前記半導体層（２ｂ）に前
記埋込みゲート領域（８）の形状より微細にかつ選択的
に形成し、前記第１高濃度層（４）と前記チャネル領域
との間に前記静電誘導サイリスタのバラスト抵抗を実質
的に形成したことを特徴とする静電誘導サイリスタとし
ての構成を有する。
【００４０】
或いはまた、半導体層（２）の一側面
（３）側に設けた第１高濃度層（４）と、他側面（５）
側に設けた第２高濃度層（６）と、前記半導体層（２）
中に設けた埋込ゲート領域（８）と、前記埋込みゲート
領域（８）に挟まれた前記半導体層（２）中に形成され
たチャネル領域と、前記一側面（３）に設けたカソード
電極（９）と、前記他側面（５）に設けたアノード電極
（１０）とを有する静電誘導サイリスタにおいて、前記
第１高濃度層（４）を、前記埋込ゲート領域（８）から
前記一側面（３）を前記一側面（３）に垂直な方向にみ
て、前記埋込ゲート領域（８）の真上の前記半導体層
（２ｂ）に前記埋込みゲート領域（８）の形状より微細
にかつ選択的に形成し、前記チャンネル領域の真上の前
記半導体層（２ｂ）と前記カソード電極（９）との間に
絶縁層（４′）を設けて前記第１高濃度層（４）と前記
チャネル領域との間に前記静電誘導サイリスタのバラス
ト抵抗を実質的に形成したことを特徴とする静電誘導サ
イリスタとしての構成を有する。
（３）側に設けた第１高濃度層（４）と、他側面（５）
側に設けた第２高濃度層（６）と、前記半導体層（２）
中に設けた埋込ゲート領域（８）と、前記埋込みゲート
領域（８）に挟まれた前記半導体層（２）中に形成され
たチャネル領域と、前記一側面（３）に設けたカソード
電極（９）と、前記他側面（５）に設けたアノード電極
（１０）とを有する静電誘導サイリスタにおいて、前記
第１高濃度層（４）を、前記埋込ゲート領域（８）から
前記一側面（３）を前記一側面（３）に垂直な方向にみ
て、前記埋込ゲート領域（８）の真上の前記半導体層
（２ｂ）に前記埋込みゲート領域（８）の形状より微細
にかつ選択的に形成し、前記チャンネル領域の真上の前
記半導体層（２ｂ）と前記カソード電極（９）との間に
絶縁層（４′）を設けて前記第１高濃度層（４）と前記
チャネル領域との間に前記静電誘導サイリスタのバラス
ト抵抗を実質的に形成したことを特徴とする静電誘導サ
イリスタとしての構成を有する。
【００４１】
【作用】電圧ゲインの高い単位セルと低い単位セルが並
列にターンオフ動作する過程を考えると、電圧ゲインの
高い方の単位セルが先にピンチオフするので、アノード
電流は遅れてピンチオフする電圧ゲインの低い方の単位
セル（オン状態にある）に横流する。このため、遅れて
ピンチオフする電圧ゲインの低い単位セルの電流密度は
倍増して、ピンチオフ時にチャンネル域に電流集中が発
生する。
列にターンオフ動作する過程を考えると、電圧ゲインの
高い方の単位セルが先にピンチオフするので、アノード
電流は遅れてピンチオフする電圧ゲインの低い方の単位
セル（オン状態にある）に横流する。このため、遅れて
ピンチオフする電圧ゲインの低い単位セルの電流密度は
倍増して、ピンチオフ時にチャンネル域に電流集中が発
生する。
【００４２】 バラスト抵抗がない時は、ここで破損が生
じる。バラスト抵抗が存在する場合には、電圧ゲインの
高い単位セルから電圧ゲインの低い単位セルへアノード
電流が横流しても電流が制限され、余剰電流は電圧ゲイ
ンの高い単位セルへと逆横流する。この繰り返しによっ
て、両セルの電流分担はバランスしながらターンオフす
る。この作用によって電流集中は緩和されるため、可制
御オン電流耐量は向上する。一般に可制御オン電流耐量
は素子の定格電流の２〜３倍の値で評価されるので、こ
の時の電流密度においてバラスト抵抗として作用するも
のであればよい。
じる。バラスト抵抗が存在する場合には、電圧ゲインの
高い単位セルから電圧ゲインの低い単位セルへアノード
電流が横流しても電流が制限され、余剰電流は電圧ゲイ
ンの高い単位セルへと逆横流する。この繰り返しによっ
て、両セルの電流分担はバランスしながらターンオフす
る。この作用によって電流集中は緩和されるため、可制
御オン電流耐量は向上する。一般に可制御オン電流耐量
は素子の定格電流の２〜３倍の値で評価されるので、こ
の時の電流密度においてバラスト抵抗として作用するも
のであればよい。
【００４３】
【実施例】以下、図面につき本発明の実施例を詳述す
る。尚、各図面において同一の構成成分については、同
一符号を附して示す。又、これら構成成分の寸法、幾何
的形状・配置は正確なものではなく、概略的なものであ
る。
る。尚、各図面において同一の構成成分については、同
一符号を附して示す。又、これら構成成分の寸法、幾何
的形状・配置は正確なものではなく、概略的なものであ
る。
【００４４】 図１は本発明の実施例としての静電誘導サ
イリスタの模式的断面構造図を示す。この実施例では、
第１高濃度層例えばｎ+ 層４をカソード電極９と対向す
る半導体層２の領域全面にわたり一様に設けるのではな
く、埋込ゲート領域８から半導体層２の一側面３をこの
一側面３に対し直交する方向にみて、この埋込ゲート領
域８の真上に微細化して選択的に設ける。
イリスタの模式的断面構造図を示す。この実施例では、
第１高濃度層例えばｎ+ 層４をカソード電極９と対向す
る半導体層２の領域全面にわたり一様に設けるのではな
く、埋込ゲート領域８から半導体層２の一側面３をこの
一側面３に対し直交する方向にみて、この埋込ゲート領
域８の真上に微細化して選択的に設ける。
【００４５】 図１の実施例のＳＩサイリスタは、下記の
手順で製作することができる。
手順で製作することができる。
【００４６】 １）ボロンの選択拡散により表面濃度２×
１０19cm-3、深さ１３μｍ程度のｐ+ ゲート、アノード
層を形成する。
１０19cm-3、深さ１３μｍ程度のｐ+ ゲート、アノード
層を形成する。
【００４７】 ２）カソード側表面に厚さ約１０μｍ、濃
度１〜３×１０14cm-3のｎ型シリコンをエピタキシャル
成長させる。このときｐ+ ゲート層は１５μｍ程度に深
くなり、ゲート層のシート抵抗は約２０Ω／口である。
度１〜３×１０14cm-3のｎ型シリコンをエピタキシャル
成長させる。このときｐ+ ゲート層は１５μｍ程度に深
くなり、ゲート層のシート抵抗は約２０Ω／口である。
【００４８】 ３）リンの選択拡散により深さ約５μｍの
ｎ+ カソード層を形成する。
ｎ+ カソード層を形成する。
【００４９】 ４）ゲート電極を形成する部分を溝エッチ
ングし、埋込んだｐ+ 拡散層を表面に現わす。
ングし、埋込んだｐ+ 拡散層を表面に現わす。
【００５０】 ５）カソード電極９、アノード電極１０及
びゲート電極１１を形成する。
びゲート電極１１を形成する。
【００５１】 ６）ペレット周辺の表面に、安定化のため
パッシベーション用材料を被覆する。
パッシベーション用材料を被覆する。
【００５２】 ７）完成したペレットをパッケージ内に封
入する。
入する。
【００５３】 上記手順で製作した素子の(7) 式に関係す
る設計寸法は、次のようである。ｄ＝３．５μｍ、Ｌ＝
１５μｍ、ＬGA＝３７５μｍであり、平均的な電圧ゲイ
ンμ＝４６０である。この時のｐ+ 層８の横方向幅は３
０μｍ、ｎ+ 層４の幅は１０μｍに設計した。
る設計寸法は、次のようである。ｄ＝３．５μｍ、Ｌ＝
１５μｍ、ＬGA＝３７５μｍであり、平均的な電圧ゲイ
ンμ＝４６０である。この時のｐ+ 層８の横方向幅は３
０μｍ、ｎ+ 層４の幅は１０μｍに設計した。
【００５４】 バラスト抵抗成分となるｐ+ 層８とｎ+ 層
４の距離は、図５の従来素子では約５μｍである。図１
の実施例の素子では、ｐ+ 層８とｎ+ 層４の距離はチャ
ンネルからｎ+ 層までの横方向の１０μｍと厚み方向の
５μｍの和で１５μｍとなり、従来形の３倍の値とな
る。この構成によるバラスト抵抗の効果を、１２０００
個の単位セルから成る実効電流１５０Ａ定格の３倍の電
流４５０Ａでオン電圧の差から評価した。図５の従来例
の素子のオン電圧は２．２Ｖであり、図１の本発明の素
子のオン電圧は３．０Ｖであった。両素子のオン電圧の
差から、バラスト抵抗値は０．８Ｖ／４５０Ａで１．８
ｍΩであった。
４の距離は、図５の従来素子では約５μｍである。図１
の実施例の素子では、ｐ+ 層８とｎ+ 層４の距離はチャ
ンネルからｎ+ 層までの横方向の１０μｍと厚み方向の
５μｍの和で１５μｍとなり、従来形の３倍の値とな
る。この構成によるバラスト抵抗の効果を、１２０００
個の単位セルから成る実効電流１５０Ａ定格の３倍の電
流４５０Ａでオン電圧の差から評価した。図５の従来例
の素子のオン電圧は２．２Ｖであり、図１の本発明の素
子のオン電圧は３．０Ｖであった。両素子のオン電圧の
差から、バラスト抵抗値は０．８Ｖ／４５０Ａで１．８
ｍΩであった。
【００５５】 尚、図１には表現していないが、ｎ+ 層４
の奥行方向の配置は、ｎ+ 層内の電流分布を均一化して
電流集中を避けるために、両極性キャリヤの平均拡散長
約６０μｍ以下のピッチで選択的に設けてある。
の奥行方向の配置は、ｎ+ 層内の電流分布を均一化して
電流集中を避けるために、両極性キャリヤの平均拡散長
約６０μｍ以下のピッチで選択的に設けてある。
【００５６】素子の耐圧が２３００Ｖ、実効電流が１５
０Ａ級の図５の従来形素子と図１の本実施例の素子に対
して、スナバーコンデンサＣ S を変化させた場合の可制
御オン電流の破壊耐量を比較した。測定は印加電圧が１
０００Ｖ、ゲート引き抜き電流ｄｉｇ／ｄｔが−１００
Ａ／μｓ、接合温度が１２５℃の条件である。図４に比
較の結果を示す。図中の曲線Ａは本実施例の破壊耐量を
示し、曲線Ｂは従来形素子の破壊耐量を示す。スナバー
コンデンサが１μＦでの両者の破壊耐量の比較では、従
来形素子では３００Ａ程度で破壊するのに対し、本実施
例では４５０Ａ程度と高い値である。本実施例の素子
は、従来形の素子に対して破壊耐量が１．５倍に増大し
ている。
０Ａ級の図５の従来形素子と図１の本実施例の素子に対
して、スナバーコンデンサＣ S を変化させた場合の可制
御オン電流の破壊耐量を比較した。測定は印加電圧が１
０００Ｖ、ゲート引き抜き電流ｄｉｇ／ｄｔが−１００
Ａ／μｓ、接合温度が１２５℃の条件である。図４に比
較の結果を示す。図中の曲線Ａは本実施例の破壊耐量を
示し、曲線Ｂは従来形素子の破壊耐量を示す。スナバー
コンデンサが１μＦでの両者の破壊耐量の比較では、従
来形素子では３００Ａ程度で破壊するのに対し、本実施
例では４５０Ａ程度と高い値である。本実施例の素子
は、従来形の素子に対して破壊耐量が１．５倍に増大し
ている。
【００５７】図１の基本構造を採用することにより、本
発明の主目的の他に下記に示すような大きな副次効果が
ある。即ち、エピタキシャル成長層２ｂ内に設けられた
動作領域であるｎ+ 層４の面積が半減するので、エピタ
キシャル成長に伴い発生する結晶欠陥に動作領域が遭遇
する確立が半減する。これにより素子のゲート逆耐圧に
関する歩留りと信頼性の向上が達成される。本発明のＳ
Ｉサイリスタの構成により、バラスト抵抗の効果によっ
て電流集中が抑制され、可制御オン電流の耐圧を向上さ
せることができる。
発明の主目的の他に下記に示すような大きな副次効果が
ある。即ち、エピタキシャル成長層２ｂ内に設けられた
動作領域であるｎ+ 層４の面積が半減するので、エピタ
キシャル成長に伴い発生する結晶欠陥に動作領域が遭遇
する確立が半減する。これにより素子のゲート逆耐圧に
関する歩留りと信頼性の向上が達成される。本発明のＳ
Ｉサイリスタの構成により、バラスト抵抗の効果によっ
て電流集中が抑制され、可制御オン電流の耐圧を向上さ
せることができる。
【００５８】
【発明の効果】可制御オン電流の耐量の向上は、電力変
換装置に適用するＳＩサイリスタ素子の利用効率を高
め、かつ装置のシステムとしての高効率化が達成され
る。
換装置に適用するＳＩサイリスタ素子の利用効率を高
め、かつ装置のシステムとしての高効率化が達成され
る。
【図１】本発明による実施例としてのＳＩサイリスタの
模式的断面構造図を示す。
模式的断面構造図を示す。
【図２】本発明の実施例におけるＳＩサイリスタのトラ
ンジスタモデルを示す。
ンジスタモデルを示す。
【図３】図２に示した本発明のＳＩサイリスタの等価回
路を示す。
路を示す。
【図４】本発明の実施例におけるＳＩサイリスタの可制
御オン電流とスナバーコンデンサ容量との関係を示す。
御オン電流とスナバーコンデンサ容量との関係を示す。
【図５】従来の埋込ゲート構造を有するＳＩサイリスタ
の模式的断面構造図を示す。
の模式的断面構造図を示す。
【図６】従来例としてのＳＩサイリスタのトランジスタ
モデルを示す。
モデルを示す。
【図７】図６に示した従来のＳＩサイリスタの等価回路
を示す。
を示す。
１ ＳＩサイリスタ ２ 半導体層（又はｎ層） ２ａ 基板 ２ｂ エピタキシャル成長層 ３ （半導体層の）一側面 ４ 第１高濃度層（又はｎ+ 層） ４′ 絶縁層 ５ （半導体層の）他側面 ６ 第２高濃度層（又はｐ+ 層） ７ ゲート領域 ８ 埋込ゲート領域（ｐ+ 層） ９ カソード電極 １０ アノード電極 １１ ゲート電極 １２ 支持電極 １３ バラスト抵抗
Claims (2)
- 【請求項１】 半導体層の一側面側に設けた第１高濃度
層と、他側面側に設けた第２高濃度層と、前記半導体層
中に設けた埋込ゲート領域と、前記埋込みゲート領域に
挟まれた前記半導体層中に形成されたチャネル領域と、
前記一側面に設けたカソード電極と、前記他側面に設け
たアノード電極とを有する静電誘導サイリスタにおい
て、前記第１高濃度層を、前記埋込ゲート領域から前記
一側面を前記一側面に垂直な方向にみて、前記埋込ゲー
ト領域の真上の前記半導体層に前記埋込みゲート領域の
形状より微細にかつ選択的に形成し、前記第１高濃度層
と前記チャネル領域との間に前記静電誘導サイリスタの
バラスト抵抗を実質的に形成したことを特徴とする静電
誘導サイリスタ。 - 【請求項２】 半導体層の一側面側に設けた第１高濃度
層と、他側面側に設けた第２高濃度層と、前記半導体層
中に設けた埋込ゲート領域と、前記埋込みゲート領域に
挟まれた前記半導体層中に形成されたチャネル領域と、
前記一側面に設けたカソード電極と、前記他側面に設け
たアノード電極とを有する静電誘導サイリスタにおい
て、前記第１高濃度層を、前記埋込ゲート領域から前記
一側面を前記一側面に垂直な方向にみて、前記埋込ゲー
ト領域の真上の前記半導体層に前記埋込みゲート領域の
形状より微細にかつ選択的に形成し、前記チャンネル領
域の真上の前記半導体層と前記カソード電極との間に絶
縁層を設けて前記第１高濃度層と前記チャネル領域との
間に前記静電誘導サイリスタのバラスト抵抗を実質的に
形成したことを特徴とする静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173234A JP2505121B2 (ja) | 1991-06-18 | 1991-06-18 | 静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173234A JP2505121B2 (ja) | 1991-06-18 | 1991-06-18 | 静電誘導サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369866A JPH04369866A (ja) | 1992-12-22 |
| JP2505121B2 true JP2505121B2 (ja) | 1996-06-05 |
Family
ID=15956640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173234A Expired - Fee Related JP2505121B2 (ja) | 1991-06-18 | 1991-06-18 | 静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505121B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44300E1 (en) * | 2003-05-19 | 2013-06-18 | Stmicroelectronics S.R.L. | Power device with high switching speed and manufacturing method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2804824B2 (ja) * | 1990-05-28 | 1998-09-30 | 松下電工株式会社 | 静電誘導半導体装置 |
-
1991
- 1991-06-18 JP JP3173234A patent/JP2505121B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04369866A (ja) | 1992-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |