JPH0563185A - シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘導サイリスタ - Google Patents
シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘導サイリスタInfo
- Publication number
- JPH0563185A JPH0563185A JP19702591A JP19702591A JPH0563185A JP H0563185 A JPH0563185 A JP H0563185A JP 19702591 A JP19702591 A JP 19702591A JP 19702591 A JP19702591 A JP 19702591A JP H0563185 A JPH0563185 A JP H0563185A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- silicon thin
- film layer
- ballast resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 内部バラスト抵抗の他に、シリコン薄膜層バ
ラスト抵抗を各カソード領域に配置した埋込ゲート形静
電誘導サイリスタを提供する。 【構成】 単位セルに電流集中が発生してもターンオン
条件を成立させないように、電流集中の増長を抑えるバ
ラスト抵抗を各々のセルに対して備える素子の基本構成
とし、ゲート層８と対を成してその中心線上の真上に部
分的にチャンネル幅に近い寸法で微細化してｎ+ 層４を
選択的に配置する。更に上記ｎ+ 層の所定の位置に接触
してシリコン薄膜層９′をカソード電極９との間に介在
させる。チャンネルを通過した電流は横方向に方向を変
え、ｎ+ 層４へ比較的長い電流通路ができ、バラスト抵
抗として有効に動作しシリコン薄膜層バラスト抵抗の抵
抗値を所望の値に設定でき、従来素子に比べて可制御オ
ン電流耐量を約２倍に向上させる。
ラスト抵抗を各カソード領域に配置した埋込ゲート形静
電誘導サイリスタを提供する。 【構成】 単位セルに電流集中が発生してもターンオン
条件を成立させないように、電流集中の増長を抑えるバ
ラスト抵抗を各々のセルに対して備える素子の基本構成
とし、ゲート層８と対を成してその中心線上の真上に部
分的にチャンネル幅に近い寸法で微細化してｎ+ 層４を
選択的に配置する。更に上記ｎ+ 層の所定の位置に接触
してシリコン薄膜層９′をカソード電極９との間に介在
させる。チャンネルを通過した電流は横方向に方向を変
え、ｎ+ 層４へ比較的長い電流通路ができ、バラスト抵
抗として有効に動作しシリコン薄膜層バラスト抵抗の抵
抗値を所望の値に設定でき、従来素子に比べて可制御オ
ン電流耐量を約２倍に向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、自己消弧形電力用半導
体素子である埋込ゲート形静電誘導サイリスタ（以下Ｓ
Ｉサイリスタと称す）の可制御オン電流の耐量を向上さ
せるためのものであり、更に具体的にはカソード領域と
カソード電極との間にシリコン薄膜層からなるバラスト
抵抗層を介在させたことを特徴とするシリコン薄膜層バ
ラスト抵抗を有する埋込ゲート形ＳＩサイリスタに関す
る。
体素子である埋込ゲート形静電誘導サイリスタ（以下Ｓ
Ｉサイリスタと称す）の可制御オン電流の耐量を向上さ
せるためのものであり、更に具体的にはカソード領域と
カソード電極との間にシリコン薄膜層からなるバラスト
抵抗層を介在させたことを特徴とするシリコン薄膜層バ
ラスト抵抗を有する埋込ゲート形ＳＩサイリスタに関す
る。
【０００２】可制御オン電流の耐量の向上は、電力変換
装置に適用するＳＩサイリスタ素子の利用効率を高め、
かつ装置のシステムとしての高効率化が達成されるの
で、本発明の利用価値は大きい。
装置に適用するＳＩサイリスタ素子の利用効率を高め、
かつ装置のシステムとしての高効率化が達成されるの
で、本発明の利用価値は大きい。
【０００３】
【従来の技術】先ず、本発明のＳＩサイリスタにつき説
明するに先立ち、従来提案されている埋込ゲート構造を
有するＳＩサイリスタにつき、図６乃至図８を用いて説
明する。
明するに先立ち、従来提案されている埋込ゲート構造を
有するＳＩサイリスタにつき、図６乃至図８を用いて説
明する。
【０００４】図６は従来の埋込ゲート構造を有するＳＩ
サイリスタの模式的断面構造図を示し、図７は図６のＳ
Ｉサイリスタの模式的等価回路図であって、トランジス
タモデルを示す。図６において、１はＳＩサイリスタを
示し、これは例えばｎ型の半導体層２の一側面３の側に
設けた第１高濃度層例えばｎ+ 層と、他側面５の側に設
けた第２高濃度層例えばｐ+ 層６と、この半導体層２の
一側面３に設けられているゲート領域７と共にこの半導
体層２中にも埋込まれて設けられている埋込ゲート領域
８とを有し、両領域７及び８が相俟ってゲートとして作
用する。
サイリスタの模式的断面構造図を示し、図７は図６のＳ
Ｉサイリスタの模式的等価回路図であって、トランジス
タモデルを示す。図６において、１はＳＩサイリスタを
示し、これは例えばｎ型の半導体層２の一側面３の側に
設けた第１高濃度層例えばｎ+ 層と、他側面５の側に設
けた第２高濃度層例えばｐ+ 層６と、この半導体層２の
一側面３に設けられているゲート領域７と共にこの半導
体層２中にも埋込まれて設けられている埋込ゲート領域
８とを有し、両領域７及び８が相俟ってゲートとして作
用する。
【０００５】更に第１高濃度層３上にカソード電極９を
設け、第２高濃度層５上にはアノード電極１０を設け、
更にゲート領域７上にはゲート電極１１を設けている。
これらの各電極は例えばアルミニウムで形成し得る。更
にアノード電極１０の上側に支持電極１２が設けられて
おり、これら両者が相俟ってアノードとして作用し得
る。
設け、第２高濃度層５上にはアノード電極１０を設け、
更にゲート領域７上にはゲート電極１１を設けている。
これらの各電極は例えばアルミニウムで形成し得る。更
にアノード電極１０の上側に支持電極１２が設けられて
おり、これら両者が相俟ってアノードとして作用し得
る。
【０００６】ＳＩサイリスタのゲート構造によって特徴
付けられる主要特性を、図７及び図８に示す２つのトラ
ンジスタモデルによる等価回路で説明する。
付けられる主要特性を、図７及び図８に示す２つのトラ
ンジスタモデルによる等価回路で説明する。
【０００７】図７は２つのトランジスタモデルで、ｐ+
ｎ-ｐ+ のバイポーラトランジスタＱ2 とｎ- ｐ+ ｎ+
接合のＳＩトランジスタＱ1 から構成されている。
ｎ-ｐ+ のバイポーラトランジスタＱ2 とｎ- ｐ+ ｎ+
接合のＳＩトランジスタＱ1 から構成されている。
【０００８】図８はその等価回路である。ＳＩトランジ
スタ（以下ＳＩＴと称す）Ｑ1 の電流増幅率をαｎｐｎ
で、バイポーラトランジスタＱ2の電流増幅率をαｐｎ
ｐで示す。ＳＩＴＱ1 の電流増幅率は図６から判るよう
に、ＳＩＴのソースであるｎ+ 層とドレインであるｎ-
層がチャンネルを介して接合されている。この構成はフ
ック構造であり、ＳＩＴの場合はソースからドレインへ
多量の電子注入が行なわれるので、一般のトランジスタ
に比較して非常に大きな電流増幅率αｎｐｎとなる。α
ｎｐｎが非常に大きいことがＳＩＴの特徴である。
スタ（以下ＳＩＴと称す）Ｑ1 の電流増幅率をαｎｐｎ
で、バイポーラトランジスタＱ2の電流増幅率をαｐｎ
ｐで示す。ＳＩＴＱ1 の電流増幅率は図６から判るよう
に、ＳＩＴのソースであるｎ+ 層とドレインであるｎ-
層がチャンネルを介して接合されている。この構成はフ
ック構造であり、ＳＩＴの場合はソースからドレインへ
多量の電子注入が行なわれるので、一般のトランジスタ
に比較して非常に大きな電流増幅率αｎｐｎとなる。α
ｎｐｎが非常に大きいことがＳＩＴの特徴である。
【０００９】ターンオン動作は図８において（αｐｎｐ
＋αｎｐｎ）≧１なる時にＳＩＴはターンオンする。Ｓ
Ｉサイリスタはαｎｐｎが非常に大きいので、小さなゲ
ート電流で大きなアノード電流をターンオンさせること
が出来る。即ち、ターンオン時の電流ゲイン（ＩA ／Ｉ
G ）は大きい。ターンオフ動作時の電流ゲインを図７の
モデルで説明する。
＋αｎｐｎ）≧１なる時にＳＩＴはターンオンする。Ｓ
Ｉサイリスタはαｎｐｎが非常に大きいので、小さなゲ
ート電流で大きなアノード電流をターンオンさせること
が出来る。即ち、ターンオン時の電流ゲイン（ＩA ／Ｉ
G ）は大きい。ターンオフ動作時の電流ゲインを図７の
モデルで説明する。
【００１０】図８でＳＩＴＱ1 のベース電流ＩB は
（１）式となる。
（１）式となる。
【００１１】
【数１】 ＩB ＝αｐｎｐ・ＩA −ＩG （１）
【００１２】またＳＩサイリスタ全体では（２）式が成
立する。
立する。
【００１３】
【数２】 ＩA ＝ＩK ＋ＩG （２）
【００１４】またＳＩＴＱ1 で再結合する電流ＩB ′は
（３）式となる。
（３）式となる。
【００１５】
【数３】 ＩB ′＝（１−αｎｐｎ）・ＩK （３）
【００１６】（１）〜（３）式からゲート電流ＩG とア
ノード電流ＩA との関係は（４）式となる。
ノード電流ＩA との関係は（４）式となる。
【００１７】
【数４】 ＩG ＝（αｎｐｎ＋αｐｎｐ−１）／αｎｐｎ・ＩA （４）
【００１８】（４）式からＩA ＝ＩTGQ をオフさせるに
必要な最小の負ゲート電流のピーク値をＩGQとすると、
ターンオフ電流ゲインＧGQは（５）式となる。
必要な最小の負ゲート電流のピーク値をＩGQとすると、
ターンオフ電流ゲインＧGQは（５）式となる。
【００１９】
【数５】 ＧGQ＝ＩTGQ ／ＩGQ＝αｎｐｎ／（αｎｐｎ＋αｐｎｐ−１） （５）
【００２０】（５）式は（６）式のように表される。
【００２１】
【数６】
【００２２】（６）式から判るようにＳＩサイリスタの
αｎｐｎは非常に大きいので、ターンオフ電流ゲインも
原理的に大きくなる。自己消弧形サイリスタでは電流ゲ
インは大きいことが望ましい。このため（αｎｐｎ＋α
ｐｎｐ）ができるだけ１に近く、かつαｎｐｎ≫αｐｎ
ｐとなるようなデバイス構造が望ましい。ＳＩサイリス
タはこの条件を満たすに最も適したデバイスである。
αｎｐｎは非常に大きいので、ターンオフ電流ゲインも
原理的に大きくなる。自己消弧形サイリスタでは電流ゲ
インは大きいことが望ましい。このため（αｎｐｎ＋α
ｐｎｐ）ができるだけ１に近く、かつαｎｐｎ≫αｐｎ
ｐとなるようなデバイス構造が望ましい。ＳＩサイリス
タはこの条件を満たすに最も適したデバイスである。
【００２３】ターンオフ時の再印加オフ電圧上昇率を比
較的緩やかにした場合の実験では、ターンオフ電流ゲイ
ンは約１０が得られている。このターンオフゲインの値
については J. Nishizawa,らによる文献、" Low-Loss H
igh-Speed Switching Devices, 2300V・150A SI Thyris
tor ", IEEE Trans., Electron Devices, ED-32, 822(1
985) において開示されている通りである。
較的緩やかにした場合の実験では、ターンオフ電流ゲイ
ンは約１０が得られている。このターンオフゲインの値
については J. Nishizawa,らによる文献、" Low-Loss H
igh-Speed Switching Devices, 2300V・150A SI Thyris
tor ", IEEE Trans., Electron Devices, ED-32, 822(1
985) において開示されている通りである。
【００２４】自己消弧形サイリスタの応用に際しては、
テイル損失（テイル電流によるテイル時間内における電
力損失）を低減することが重要な課題である。この課題
に対しては、図８でターンオン条件が成立（αｎｐｎ＋
αｐｎｐ≧１）する範囲で、αｐｎｐを小さくすること
が一つの解決手段である。ＳＩサイリスタのαｎｐｎは
ＧＴＯに比較して非常に大きいので、αｐｎｐを小さく
してもターンオン条件が成立し易い。このためＳＩサイ
リスタは原理的にテイル損失を低減できるデバイス構造
である。
テイル損失（テイル電流によるテイル時間内における電
力損失）を低減することが重要な課題である。この課題
に対しては、図８でターンオン条件が成立（αｎｐｎ＋
αｐｎｐ≧１）する範囲で、αｐｎｐを小さくすること
が一つの解決手段である。ＳＩサイリスタのαｎｐｎは
ＧＴＯに比較して非常に大きいので、αｐｎｐを小さく
してもターンオン条件が成立し易い。このためＳＩサイ
リスタは原理的にテイル損失を低減できるデバイス構造
である。
【００２５】ＳＩサイリスタ特有の特性として、順方向
阻止電圧とゲート逆電圧との比で表される電圧ゲインが
ある。埋込ゲート形ＳＩサイリスタの電圧ゲインμは
（７）式で示される。
阻止電圧とゲート逆電圧との比で表される電圧ゲインが
ある。埋込ゲート形ＳＩサイリスタの電圧ゲインμは
（７）式で示される。
【００２６】
【数７】
【００２７】 ただし、ＶGK：ゲート・カソード間逆電圧 ＶAK：アノード・カソード間阻止電圧 ｄ ：チャンネル幅 Ｌ ：チャンネル長 ＬGA：ゲート・アノード間空乏層幅
【００２８】電圧ゲインはチャンネル幅を小さく、また
第２ベースの不純物濃度を低くする程高くなる。埋込ゲ
ート形ＳＩサイリスタの電圧ゲインは、１０程度から無
限大の広範囲で製作できることが報告されている。この
点については例えば J. Nishizawa,らによる文献、" Se
miconductor Technologies ", Japan Annual Reviewsin
Electronics, Computers & Telecommunications, Vol.
113, OHMSHA, LTD, and NORTH-HOLLAND PUBLISHING COM
PANY において開示されている通りである。
第２ベースの不純物濃度を低くする程高くなる。埋込ゲ
ート形ＳＩサイリスタの電圧ゲインは、１０程度から無
限大の広範囲で製作できることが報告されている。この
点については例えば J. Nishizawa,らによる文献、" Se
miconductor Technologies ", Japan Annual Reviewsin
Electronics, Computers & Telecommunications, Vol.
113, OHMSHA, LTD, and NORTH-HOLLAND PUBLISHING COM
PANY において開示されている通りである。
【００２９】前述のように、埋込ゲート形ＳＩサイリス
タは原理的にターンオフ電流ゲイン、電圧ゲインとも大
きな素子である。しかしながら、素子の電流容量が３０
０Ａ以上と比較的大きくなると、（５）式のターンオフ
電流ゲインに表示されるＩTGQ の大きさ、即ち可制御オ
ン電流の耐量はあまり大きくなく、ばらつきがある。よ
ってこの改善が必要であった。本出願はこの問題点を解
決するための発明である。
タは原理的にターンオフ電流ゲイン、電圧ゲインとも大
きな素子である。しかしながら、素子の電流容量が３０
０Ａ以上と比較的大きくなると、（５）式のターンオフ
電流ゲインに表示されるＩTGQ の大きさ、即ち可制御オ
ン電流の耐量はあまり大きくなく、ばらつきがある。よ
ってこの改善が必要であった。本出願はこの問題点を解
決するための発明である。
【００３０】
【発明が解決しようとする課題】図６の構成のＳＩサイ
リスタでは、可制御オン電流の耐量の向上と均一化が困
難であった。その理由は次のように推察される。
リスタでは、可制御オン電流の耐量の向上と均一化が困
難であった。その理由は次のように推察される。
【００３１】 製作面からみると、単位セルが数万個
から成る素子（数百Ａ級）では（７）式のｄのチャンネ
ル幅、即ち図６のｐ+ 層８に挟まれたｎ層の幅を数μｍ
に整えてその電圧ゲインを均一にすることが難しい。
から成る素子（数百Ａ級）では（７）式のｄのチャンネ
ル幅、即ち図６のｐ+ 層８に挟まれたｎ層の幅を数μｍ
に整えてその電圧ゲインを均一にすることが難しい。
【００３２】 電圧ゲインに不均一が生じている場合
は、ターンオフ動作の過程で電圧ゲインの一番低い（チ
ャンネル幅の最も広い）単位セルに電流が集中する。
は、ターンオフ動作の過程で電圧ゲインの一番低い（チ
ャンネル幅の最も広い）単位セルに電流が集中する。
【００３３】 ノーマリ・オン形ＳＩサイリスタはα
ｎｐｎが非常に大きいので、電流集中が生じた単位セル
ではαｎｐｎ＋αｐｎｐ≧１なるターンオン条件が成立
し易いため、ターンオン動作が生じて素子としてはター
ンオフ失敗して破損にいたる。
ｎｐｎが非常に大きいので、電流集中が生じた単位セル
ではαｎｐｎ＋αｐｎｐ≧１なるターンオン条件が成立
し易いため、ターンオン動作が生じて素子としてはター
ンオフ失敗して破損にいたる。
【００３４】 上記の原因によって、可制御オン電流
の耐量の低下とそのばらつきが大きくなる。この現象が
前記問題点を引き起こす主な理由と考えられる。これを
解決するためには、数万個から成る単位セルの電圧ゲイ
ンを完全に整えることは困難なので、単位セルに電流集
中が発生してもターンオン条件を成立させないように、
電流集中の増長を抑えるような機能を各々のセルに対し
て備えた素子の基本構成が必要である。
の耐量の低下とそのばらつきが大きくなる。この現象が
前記問題点を引き起こす主な理由と考えられる。これを
解決するためには、数万個から成る単位セルの電圧ゲイ
ンを完全に整えることは困難なので、単位セルに電流集
中が発生してもターンオン条件を成立させないように、
電流集中の増長を抑えるような機能を各々のセルに対し
て備えた素子の基本構成が必要である。
【００３５】従って、本発明の目的は、電流集中抑制機
能を備え、可制御オン電流の耐量を向上させた静電誘導
サイリスタを提供することである。
能を備え、可制御オン電流の耐量を向上させた静電誘導
サイリスタを提供することである。
【００３６】
【課題を解決するための手段】電流集中抑制機能を備え
たＳＩサイリスタの基本構造を実現する技術的手段につ
いて説明する。
たＳＩサイリスタの基本構造を実現する技術的手段につ
いて説明する。
【００３７】図６に示す従来構造の素子では、アノード
電流の通路であるチャンネル真上にｎ+ 層４が全面に配
置されているので、チャンネルからｎ+ 層４に至る距離
が短かすぎてバラスト抵抗の効果を生じ難い。このため
バラスト抵抗の効果を出し易くするためには、アノード
からチャンネルに垂直に向かって流れている電流の方向
を横方向に変えて、電流通路の距離を長くする素子構造
が必要である。これを実現するための素子構造を図１に
示す。図１の構成記号は絶縁層４′及びシリコン薄膜層
９′の他は図６と同一である。シリコン薄膜層としては
所望のバラスト抵抗値を与えるものであればよく単結晶
シリコン薄膜層の他にアモルファスシリコン層もしくは
多結晶（ポリ）シリコン層等、もしくはこれらの複合層
を適用することができる。ここではアモルファスシリコ
ン層を用いた場合について説明する。なお、ポリシリコ
ン薄膜層、或いは単結晶シリコン薄膜層でも同様の効果
が得られることは、当業者ならば容易に推察できるであ
ろうことは明らかである。
電流の通路であるチャンネル真上にｎ+ 層４が全面に配
置されているので、チャンネルからｎ+ 層４に至る距離
が短かすぎてバラスト抵抗の効果を生じ難い。このため
バラスト抵抗の効果を出し易くするためには、アノード
からチャンネルに垂直に向かって流れている電流の方向
を横方向に変えて、電流通路の距離を長くする素子構造
が必要である。これを実現するための素子構造を図１に
示す。図１の構成記号は絶縁層４′及びシリコン薄膜層
９′の他は図６と同一である。シリコン薄膜層としては
所望のバラスト抵抗値を与えるものであればよく単結晶
シリコン薄膜層の他にアモルファスシリコン層もしくは
多結晶（ポリ）シリコン層等、もしくはこれらの複合層
を適用することができる。ここではアモルファスシリコ
ン層を用いた場合について説明する。なお、ポリシリコ
ン薄膜層、或いは単結晶シリコン薄膜層でも同様の効果
が得られることは、当業者ならば容易に推察できるであ
ろうことは明らかである。
【００３８】図１の特徴は、ｎ+ 層４が図５のように全
面に存在するのではなく、ゲート層８と対を成してその
中心線上の真上に部分的にチャンネル幅に近い寸法で微
細化して選択的に配置していることと、更にｎ+ 層４と
カソード電極９との間にシリコン薄膜層９′としてアモ
ルファスシリコン層９′を介在させたことである。また
図２は図１のカソード平面パターンである。この構成に
より、チャンネルを通過した電流は横方向に方向を変
え、ｎ+ 層４へ比較的長い電流通路ができ、バラスト抵
抗として有効に動作させるとともに、更に、アモルファ
スシリコン層の抵抗値によって、バラスト抵抗の設定範
囲を広くとることができる。
面に存在するのではなく、ゲート層８と対を成してその
中心線上の真上に部分的にチャンネル幅に近い寸法で微
細化して選択的に配置していることと、更にｎ+ 層４と
カソード電極９との間にシリコン薄膜層９′としてアモ
ルファスシリコン層９′を介在させたことである。また
図２は図１のカソード平面パターンである。この構成に
より、チャンネルを通過した電流は横方向に方向を変
え、ｎ+ 層４へ比較的長い電流通路ができ、バラスト抵
抗として有効に動作させるとともに、更に、アモルファ
スシリコン層の抵抗値によって、バラスト抵抗の設定範
囲を広くとることができる。
【００３９】図１のバラスト抵抗を備えたＳＩサイリス
タのトランジスタモデルを図３に、その等価回路を図４
に示す。図３及び図４においてバラスト抵抗は１３及び
１３′で表わされている。
タのトランジスタモデルを図３に、その等価回路を図４
に示す。図３及び図４においてバラスト抵抗は１３及び
１３′で表わされている。
【００４０】従って、本発明の構成は下記に示す通りで
ある。即ち、本発明は半導体層（２）の一側面（３）側
に設けた第１高濃度層（４）と、他側面（５）側に設け
た第２高濃度層（６）と、該半導体層（２）中に設けた
埋込ゲート領域（８）と、前記一側面（３）に設けたカ
ソード電極（９）と、前記他側面（５）に設けたアノー
ド電極（１０）とを有する静電誘導サイリスタにおい
て、前記第１高濃度層（４）を、前記埋込ゲート領域
（８）から前記一側面（３）を該一側面（３）に垂直な
方向にみて、該埋込ゲート領域（８）の真上の領域の前
記半導体層（２ｂ）にゲート領域（８）の形状より微細
にして、かつ選択的に設け、前記第１高濃度層（４）の
所定の位置に接触してシリコン薄膜層（９′）を前記カ
ソード電極（９）との間に介在させたことを特徴とする
シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電
誘導サイリスタとしての構成を有するものである。或い
はまた、
ある。即ち、本発明は半導体層（２）の一側面（３）側
に設けた第１高濃度層（４）と、他側面（５）側に設け
た第２高濃度層（６）と、該半導体層（２）中に設けた
埋込ゲート領域（８）と、前記一側面（３）に設けたカ
ソード電極（９）と、前記他側面（５）に設けたアノー
ド電極（１０）とを有する静電誘導サイリスタにおい
て、前記第１高濃度層（４）を、前記埋込ゲート領域
（８）から前記一側面（３）を該一側面（３）に垂直な
方向にみて、該埋込ゲート領域（８）の真上の領域の前
記半導体層（２ｂ）にゲート領域（８）の形状より微細
にして、かつ選択的に設け、前記第１高濃度層（４）の
所定の位置に接触してシリコン薄膜層（９′）を前記カ
ソード電極（９）との間に介在させたことを特徴とする
シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電
誘導サイリスタとしての構成を有するものである。或い
はまた、
【００４１】半導体層（２）の一側面（３）側に設けた
第１高濃度層（４）と、他側面（５）側に設けた第２高
濃度層（６）と、該半導体層（２）中に設けた埋込ゲー
ト領域（８）と、前記一側面（３）に設けたカソード電
極（９）と、前記他側面（５）に設けたアノード電極
（１０）とを有する静電誘導サイリスタにおいて、前記
第１高濃度層（４）を、前記埋込ゲート領域（８）から
前記一側面（３）を該一側面（３）に垂直な方向にみ
て、該埋込ゲート領域（８）の真上の領域の前記半導体
層（２ｂ）にゲート領域（８）の形状より微細にして、
かつ選択的に設け及び該チャンネル領域の真上の領域と
前記カソード電極（９）との間に絶縁層（４′）を設
け、前記第１高濃度層（４）の所定の位置に接触してシ
リコン薄膜層（９′）を前記カソード電極（９）との間
に介在させたことを特徴とするシリコン薄膜層バラスト
抵抗を有する埋込ゲート形静電誘導サイリスタとしての
構成を有するものである。或いはまた、
第１高濃度層（４）と、他側面（５）側に設けた第２高
濃度層（６）と、該半導体層（２）中に設けた埋込ゲー
ト領域（８）と、前記一側面（３）に設けたカソード電
極（９）と、前記他側面（５）に設けたアノード電極
（１０）とを有する静電誘導サイリスタにおいて、前記
第１高濃度層（４）を、前記埋込ゲート領域（８）から
前記一側面（３）を該一側面（３）に垂直な方向にみ
て、該埋込ゲート領域（８）の真上の領域の前記半導体
層（２ｂ）にゲート領域（８）の形状より微細にして、
かつ選択的に設け及び該チャンネル領域の真上の領域と
前記カソード電極（９）との間に絶縁層（４′）を設
け、前記第１高濃度層（４）の所定の位置に接触してシ
リコン薄膜層（９′）を前記カソード電極（９）との間
に介在させたことを特徴とするシリコン薄膜層バラスト
抵抗を有する埋込ゲート形静電誘導サイリスタとしての
構成を有するものである。或いはまた、
【００４２】前記シリコン薄膜層バラスト抵抗を形成す
るシリコン薄膜層（９′）がポリシリコン層であること
を特徴とするシリコン薄膜層バラスト抵抗を有する埋込
ゲート形静電誘導サイリスタとしての構成を有するもの
である。或いはまた、
るシリコン薄膜層（９′）がポリシリコン層であること
を特徴とするシリコン薄膜層バラスト抵抗を有する埋込
ゲート形静電誘導サイリスタとしての構成を有するもの
である。或いはまた、
【００４３】前記シリコン薄膜層バラスト抵抗を形成す
るシリコン薄膜層（９′）がアモルファスシリコン層で
あることを特徴とするシリコン薄膜層バラスト抵抗を有
する埋込ゲート形静電誘導サイリスタとしての構成を有
するものである。
るシリコン薄膜層（９′）がアモルファスシリコン層で
あることを特徴とするシリコン薄膜層バラスト抵抗を有
する埋込ゲート形静電誘導サイリスタとしての構成を有
するものである。
【００４４】本発明のデバイスの特徴は下記に示す通り
である。
である。
【００４５】１）図６のデバイスではバラスト抵抗値を
変える場合にはゲートマスク、及びｎエミッタのマスク
の寸法、を変える必要がある。本発明のデバイスではこ
の変更が不要である。
変える場合にはゲートマスク、及びｎエミッタのマスク
の寸法、を変える必要がある。本発明のデバイスではこ
の変更が不要である。
【００４６】２）同上のマスク寸法の変更ではバラスト
抵抗の設定範囲が限定される。図１のデバイスでは広範
囲にバラスト抵抗値を設計できる。
抵抗の設定範囲が限定される。図１のデバイスでは広範
囲にバラスト抵抗値を設計できる。
【００４７】３）図１のデバイスでは広範囲にバラスト
抵抗の設計が可能なため、デバイスの応用装置に適した
バラスト抵抗の設計が可能となる。即ち、ＡＳＯの最適
設計が可能となる。
抵抗の設計が可能なため、デバイスの応用装置に適した
バラスト抵抗の設計が可能となる。即ち、ＡＳＯの最適
設計が可能となる。
【００４８】本発明の構成とする利点は以下の通りであ
る。
る。
【００４９】１）アモルファスＳｉの比抵抗と厚みを変
えることによりバラスト抵抗の値を広範囲に設定でき
る、
えることによりバラスト抵抗の値を広範囲に設定でき
る、
【００５０】２）アモルファスＳｉの製作工程ではウェ
ハ全体にわたり抵抗を大面積に均一に作成できる、
ハ全体にわたり抵抗を大面積に均一に作成できる、
【００５１】３）ｐ+ 層８とｎ+ 層４のパターンを変更
することなくアモルファス層９′によってバラスト抵抗
値を設計することができるという点である。
することなくアモルファス層９′によってバラスト抵抗
値を設計することができるという点である。
【００５２】
【作用】電圧ゲインの高い単位セルと低い単位セルが並
列にターンオフ動作する過程を考えると、電圧ゲインの
高い方の単位セルが先にピンチオフするので、アノード
電流は遅れてピンチオフする電圧ゲインの低い方の単位
セル（オン状態にある）に横流する。このため、遅れて
ピンチオフする電圧ゲインの低い単位セルの電流密度は
倍増して、ピンチオフ時にチャンネル域に電流集中が発
生する。
列にターンオフ動作する過程を考えると、電圧ゲインの
高い方の単位セルが先にピンチオフするので、アノード
電流は遅れてピンチオフする電圧ゲインの低い方の単位
セル（オン状態にある）に横流する。このため、遅れて
ピンチオフする電圧ゲインの低い単位セルの電流密度は
倍増して、ピンチオフ時にチャンネル域に電流集中が発
生する。
【００５３】バラスト抵抗がない時は、ここで破損が生
じる。バラスト抵抗が存在する場合には、電圧ゲインの
高い単位セルから電圧ゲインの低い単位セルへアノード
電流が横流しても電流が制限され、余剰電流は電圧ゲイ
ンの高い単位セルへと逆横流する。この繰り返しによっ
て、両セルの電流分担はバランスしながらターンオフす
る。この作用によって電流集中は緩和されるため、可制
御オン電流耐量は向上する。一般に可制御オン電流耐量
は素子の定格電流の２〜３倍の値で評価されるので、こ
の時の電流密度においてバラスト抵抗として作用するも
のであればよい。
じる。バラスト抵抗が存在する場合には、電圧ゲインの
高い単位セルから電圧ゲインの低い単位セルへアノード
電流が横流しても電流が制限され、余剰電流は電圧ゲイ
ンの高い単位セルへと逆横流する。この繰り返しによっ
て、両セルの電流分担はバランスしながらターンオフす
る。この作用によって電流集中は緩和されるため、可制
御オン電流耐量は向上する。一般に可制御オン電流耐量
は素子の定格電流の２〜３倍の値で評価されるので、こ
の時の電流密度においてバラスト抵抗として作用するも
のであればよい。
【００５４】
【実施例】以下、図面につき本発明の実施例を詳述す
る。尚、各図面において同一の構成成分については、同
一符号を附して示す。又、これら構成成分の寸法、幾何
的形状・配置は正確なものではなく、概略的なものであ
る。
る。尚、各図面において同一の構成成分については、同
一符号を附して示す。又、これら構成成分の寸法、幾何
的形状・配置は正確なものではなく、概略的なものであ
る。
【００５５】図１及び図２は本発明の第１実施例を示
す。図２は図１のカソード平面パターンを示している。
この実施例では、第１高濃度層例えばｎ+ 層４をカソー
ド電極９と対向する半導体層２の領域全面にわたり一様
に設けるのではなく、埋込ゲート領域８から半導体層２
の一側面３をこの一側面３に対し直交する方向にみて、
この埋込ゲート領域８の真上に微細化して選択的に設け
る。
す。図２は図１のカソード平面パターンを示している。
この実施例では、第１高濃度層例えばｎ+ 層４をカソー
ド電極９と対向する半導体層２の領域全面にわたり一様
に設けるのではなく、埋込ゲート領域８から半導体層２
の一側面３をこの一側面３に対し直交する方向にみて、
この埋込ゲート領域８の真上に微細化して選択的に設け
る。
【００５６】更に、前記ｎ+ 層４の所定の位置に接触し
てアモルファスシリコン層９′を前記カソード電極９と
の間に介在させている。
てアモルファスシリコン層９′を前記カソード電極９と
の間に介在させている。
【００５７】図２のカソード平面パターンを参照する
と、ｎ+ 層４は点線で図示される如く、島状に配置さ
れ、これらの島状に配置されたｎ+ 層４に対して、アモ
ルファスシリコン層９′が所定の位置で接触して、絶縁
層４′を介して全体を覆っている形状となっていること
がわかる。
と、ｎ+ 層４は点線で図示される如く、島状に配置さ
れ、これらの島状に配置されたｎ+ 層４に対して、アモ
ルファスシリコン層９′が所定の位置で接触して、絶縁
層４′を介して全体を覆っている形状となっていること
がわかる。
【００５８】更に、これらのアモルファスシリコン層
９′に対して、全体を覆うように、カソード電極９が接
触している。
９′に対して、全体を覆うように、カソード電極９が接
触している。
【００５９】図１の実施例のＳＩサイリスタは、下記の
手順で製作することができる。
手順で製作することができる。
【００６０】１）ボロンの選択拡散により表面濃度２×
１０19cm-3、深さ１３μｍ程度のｐ+ ゲート７、アノー
ド層６を形成する。
１０19cm-3、深さ１３μｍ程度のｐ+ ゲート７、アノー
ド層６を形成する。
【００６１】２）カソード側表面に厚さ約１０μｍ、濃
度１〜３×１０14cm-3のｎ型シリコンを２ｂエピタキシ
ャル成長させる。このときｐ+ ゲート層７は１５μｍ程
度に深くなり、ゲート層７のシート抵抗は約２０Ω／口
である。
度１〜３×１０14cm-3のｎ型シリコンを２ｂエピタキシ
ャル成長させる。このときｐ+ ゲート層７は１５μｍ程
度に深くなり、ゲート層７のシート抵抗は約２０Ω／口
である。
【００６２】３）リンの選択拡散により深さ約５μｍの
ｎ+ カソード層４を形成する。
ｎ+ カソード層４を形成する。
【００６３】４）リンを選択拡散したカソード側面にア
モルファスシリコン層９′を形成する。
モルファスシリコン層９′を形成する。
【００６４】アモルファスＳｉの形成条件は以下の通り
である。
である。
【００６５】装置としてはプラズマＣＶＤを使用し、
【００６６】原料ガスとしてモノシランＳｉＨ4 、
【００６７】ドーピングガスとしてホスフィンＰＨ3 を
使用する。
使用する。
【００６８】上記の装置と原料ガスを用いてｎ形のアモ
ルファスＳｉ層を形成する場合には、ホスフィンの濃度
を変えることにより、比抵抗を１０4 〜１０11Ωｃｍと
広範囲に形成することができる。
ルファスＳｉ層を形成する場合には、ホスフィンの濃度
を変えることにより、比抵抗を１０4 〜１０11Ωｃｍと
広範囲に形成することができる。
【００６９】実施例では比抵抗１．３×１０5 Ωｃｍで
厚み１μｍのアモルファスを形成した。この時のアモル
ファスＳｉ層の抵抗値は、約１３Ωであった。１２００
０コのセルから成る実効電流１５０Ａの素子に適用した
場合の素子全体としての合成バラスト抵抗値は１．１ｍ
Ωとなる。
厚み１μｍのアモルファスを形成した。この時のアモル
ファスＳｉ層の抵抗値は、約１３Ωであった。１２００
０コのセルから成る実効電流１５０Ａの素子に適用した
場合の素子全体としての合成バラスト抵抗値は１．１ｍ
Ωとなる。
【００７０】５）ゲート電極１１を形成する部分を溝エ
ッチングし、埋込んだｐ+ 拡散層７を表面に現わす。
ッチングし、埋込んだｐ+ 拡散層７を表面に現わす。
【００７１】６）カソード、アノード及びゲート電極を
形成する。
形成する。
【００７２】７）ペレット周辺の表面に、安定化のため
パッシベーション用材料を被覆する。
パッシベーション用材料を被覆する。
【００７３】８）完成したペレットをパッケージ内に封
入する。
入する。
【００７４】上記手順で製作した素子の（７）式に関係
する設計寸法は、次のようである。ｄ＝３．５μｍ、Ｌ
＝１５μｍ、ＬGA＝３７５μｍであり、平均的な電圧ゲ
インμ＝４６０である。この時のｐ+ 層８の横方向幅は
３０μｍ、ｎ+ 層４の幅は１０μｍに設計した。
する設計寸法は、次のようである。ｄ＝３．５μｍ、Ｌ
＝１５μｍ、ＬGA＝３７５μｍであり、平均的な電圧ゲ
インμ＝４６０である。この時のｐ+ 層８の横方向幅は
３０μｍ、ｎ+ 層４の幅は１０μｍに設計した。
【００７５】内部バラスト抵抗１３の成分となるｐ+ 層
８とｎ+ 層４の距離は、図６の従来素子では約５μｍで
ある。図１の実施例の素子では、ｐ+ 層８とｎ+ 層４の
距離はチャンネルからｎ+ 層までの横方向の１０μｍと
厚み方向の５μｍの和で１５μｍとなり、従来形の３倍
の値となる。アモルファスシリコン層バラスト抵抗１
３′を介在させない構成によるバラスト抵抗の効果を、
１２０００個の単位セルから成る実効電流１５０Ａ定格
の３倍の電流４５０Ａでオン電圧の差から評価した。図
６の従来例の素子のオン電圧は２．２Ｖであり、図１で
アモルファスシリコン層バラスト抵抗１３′を介在させ
ない素子のオン電圧は３．０Ｖであった。両素子のオン
電圧の差から、内部バラスト抵抗１３の値は０．８Ｖ／
４５０Ａで１．８ｍΩであった。従って、更にアモルフ
ァスシリコン層バラスト抵抗１３′を上記の形成条件に
より介在させた本発明による図１の構造では、バラスト
抵抗値は全体として、２．９ｍΩとなる。この場合のオ
ン電圧は４５０Ａにおいて３．５Ｖであった。
８とｎ+ 層４の距離は、図６の従来素子では約５μｍで
ある。図１の実施例の素子では、ｐ+ 層８とｎ+ 層４の
距離はチャンネルからｎ+ 層までの横方向の１０μｍと
厚み方向の５μｍの和で１５μｍとなり、従来形の３倍
の値となる。アモルファスシリコン層バラスト抵抗１
３′を介在させない構成によるバラスト抵抗の効果を、
１２０００個の単位セルから成る実効電流１５０Ａ定格
の３倍の電流４５０Ａでオン電圧の差から評価した。図
６の従来例の素子のオン電圧は２．２Ｖであり、図１で
アモルファスシリコン層バラスト抵抗１３′を介在させ
ない素子のオン電圧は３．０Ｖであった。両素子のオン
電圧の差から、内部バラスト抵抗１３の値は０．８Ｖ／
４５０Ａで１．８ｍΩであった。従って、更にアモルフ
ァスシリコン層バラスト抵抗１３′を上記の形成条件に
より介在させた本発明による図１の構造では、バラスト
抵抗値は全体として、２．９ｍΩとなる。この場合のオ
ン電圧は４５０Ａにおいて３．５Ｖであった。
【００７６】尚、図１には表現していないが、ｎ+ 層４
の奥行方向の配置は、ｎ+ 層内の電流分布を均一化して
電流集中を避けるために、両極性キャリヤの平均拡散長
約６０μｍ以下のピッチで選択的に設けてある。
の奥行方向の配置は、ｎ+ 層内の電流分布を均一化して
電流集中を避けるために、両極性キャリヤの平均拡散長
約６０μｍ以下のピッチで選択的に設けてある。
【００７７】図１の基本構造を採用することにより、本
出願の主目的の他に下記に示すような大きな副次効果が
ある。即ち、エピタキシャル成長層２ｂ内に設けられた
動作領域であるｎ+ 層４の面積が半減するので、エピタ
キシャル成長に伴い発生する結晶欠陥に動作領域が遭遇
する確率が半減する。これにより素子のゲート逆耐圧に
関する歩留りと信頼性の向上が達成されるので、本出願
の持つ意味は大きい。
出願の主目的の他に下記に示すような大きな副次効果が
ある。即ち、エピタキシャル成長層２ｂ内に設けられた
動作領域であるｎ+ 層４の面積が半減するので、エピタ
キシャル成長に伴い発生する結晶欠陥に動作領域が遭遇
する確率が半減する。これにより素子のゲート逆耐圧に
関する歩留りと信頼性の向上が達成されるので、本出願
の持つ意味は大きい。
【００７８】
【発明の効果】次に、本実施例の効果を説明する。素子
の耐圧が２３００Ｖ、実効電流が１５０Ａ級の図５の従
来形素子と図１の本実施例の素子に対して、スナバーコ
ンデンサＣS を変化させた場合の可制御オン電流の破壊
耐量を比較した。測定は印加電圧が１０００Ｖ、ゲート
引き抜き電流ｄｉｇ／ｄｔが−１００Ａ／μｓ、接合温
度が１２５℃の条件である。図５に比較の結果を示す。
図中の曲線Ｃは本実施例の破壊耐量を示し、曲線Ｂは図
６に示した構造を有する従来形素子の破壊耐量を示す。
曲線Ａは図１に示した構造で、アモルファスシリコン層
９′を介在させない場合、即ち、内部バラスト抵抗１３
のみを有する場合の破壊耐量を示す。スナバーコンデン
サが１μＦでの両者の破壊耐量の比較では、従来形素子
では３００Ａ程度で破壊するのに対し、本実施例では５
４０Ａ程度と高い値である。本実施例の素子は、従来形
の素子に対して破壊耐量が１．８倍に増大している。可
制御オン電流耐量は約２倍に向上し、かつ素子が大面積
化しても均一なバラスト抵抗が得られるという利点もあ
り、ＡＳＯ拡大のため応用装置に適したバラスト抵抗を
自由に設定できるという利点もある。尚、前述の如くシ
リコン薄膜層９′としては所望のバラスト抵抗値を与え
るものであれば良く、他の単結晶シリコン薄膜層、ポリ
シリコン薄膜層、或いは、複合層であってもよい。いず
れも内部バラスト抵抗１３だけでは得られない幅広いバ
ラスト抵抗値を外部バラスト抵抗１３′として提供でき
るという利点を有するものである。
の耐圧が２３００Ｖ、実効電流が１５０Ａ級の図５の従
来形素子と図１の本実施例の素子に対して、スナバーコ
ンデンサＣS を変化させた場合の可制御オン電流の破壊
耐量を比較した。測定は印加電圧が１０００Ｖ、ゲート
引き抜き電流ｄｉｇ／ｄｔが−１００Ａ／μｓ、接合温
度が１２５℃の条件である。図５に比較の結果を示す。
図中の曲線Ｃは本実施例の破壊耐量を示し、曲線Ｂは図
６に示した構造を有する従来形素子の破壊耐量を示す。
曲線Ａは図１に示した構造で、アモルファスシリコン層
９′を介在させない場合、即ち、内部バラスト抵抗１３
のみを有する場合の破壊耐量を示す。スナバーコンデン
サが１μＦでの両者の破壊耐量の比較では、従来形素子
では３００Ａ程度で破壊するのに対し、本実施例では５
４０Ａ程度と高い値である。本実施例の素子は、従来形
の素子に対して破壊耐量が１．８倍に増大している。可
制御オン電流耐量は約２倍に向上し、かつ素子が大面積
化しても均一なバラスト抵抗が得られるという利点もあ
り、ＡＳＯ拡大のため応用装置に適したバラスト抵抗を
自由に設定できるという利点もある。尚、前述の如くシ
リコン薄膜層９′としては所望のバラスト抵抗値を与え
るものであれば良く、他の単結晶シリコン薄膜層、ポリ
シリコン薄膜層、或いは、複合層であってもよい。いず
れも内部バラスト抵抗１３だけでは得られない幅広いバ
ラスト抵抗値を外部バラスト抵抗１３′として提供でき
るという利点を有するものである。
【図１】本発明による実施例としてのＳＩサイリスタの
模式的断面構造図を示す。
模式的断面構造図を示す。
【図２】図１の構造のカソード平面パターン図を示す。
【図３】本発明の実施例におけるＳＩサイリスタのトラ
ンジスタモデルを示す。
ンジスタモデルを示す。
【図４】図３に示した本発明のＳＩサイリスタの等価回
路を示す。
路を示す。
【図５】本発明の実施例におけるＳＩサイリスタの可制
御オン電流とスナバーコンデンサ容量との関係を示す。
御オン電流とスナバーコンデンサ容量との関係を示す。
【図６】従来の埋込ゲート構造を有するＳＩサイリスタ
の模式的断面構造図を示す。
の模式的断面構造図を示す。
【図７】従来例としてのＳＩサイリスタのトランジスタ
モデルを示す。
モデルを示す。
【図８】図６に示した従来のＳＩサイリスタの等価回路
を示す。
を示す。
１ ＳＩサイリスタ ２ 半導体層（又はｎ層） ２ａ 基板 ２ｂ エピタキシャル成長層 ３ （半導体層の）一側面 ４ 第１高濃度層（又はｎ+ 層） ４′ 絶縁層 ５ （半導体層の）他側面 ６ 第２高濃度層（又はｐ+ 層） ７ ゲート領域 ８ 埋込ゲート領域（ｐ+ 層） ９ カソード電極 ９′ シリコン薄膜層 １０ アノード電極 １１ ゲート電極 １２ 支持電極 １３ 内部バラスト抵抗 １３′ シリコン薄膜層バラスト抵抗
Claims (4)
- 【請求項１】 半導体層の一側面側に設けた第１高濃度
層と、他側面側に設けた第２高濃度層と、該半導体層中
に設けた埋込ゲート領域と、前記一側面に設けたカソー
ド電極と、前記他側面に設けたアノード電極とを有する
静電誘導サイリスタにおいて、前記第１高濃度層を、前
記埋込ゲート領域から前記一側面を該一側面に垂直な方
向にみて、該埋込ゲート領域の真上の領域の前記半導体
層にゲート領域の形状より微細にしてかつ選択的に設
け、前記第１高濃度層の所定の位置に接触してシリコン
薄膜層を前記カソード電極との間に介在させたことを特
徴とするシリコン薄膜層バラスト抵抗を有する埋込ゲー
ト形静電誘導サイリスタ。 - 【請求項２】 半導体層の一側面側に設けた第１高濃度
層と、他側面側に設けた第２高濃度層と、該半導体層中
に設けた埋込ゲート領域と、前記一側面に設けたカソー
ド電極と、前記他側面に設けたアノード電極とを有する
静電誘導サイリスタにおいて、前記第１高濃度層を、前
記埋込ゲート領域から前記一側面を該一側面に垂直な方
向にみて、該埋込ゲート領域の真上の領域の前記半導体
層にゲート領域の形状より微細にして、かつ選択的に設
け及び該チャンネル領域の真上の領域と前記カソード電
極との間に絶縁層を設け、前記第１高濃度層の所定の位
置に接触してシリコン薄膜層を前記カソード電極との間
に介在させたことを特徴とするシリコン薄膜層バラスト
抵抗を有する埋込ゲート形静電誘導サイリスタ。 - 【請求項３】 前記シリコン薄膜層バラスト抵抗を形成
するシリコン薄膜層がポリシリコン層であることを特徴
とする前記請求項１乃至２の内、いずれか一項記載のシ
リコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘
導サイリスタ。 - 【請求項４】 前記シリコン薄膜層バラスト抵抗を形成
するシリコン薄膜層がアモルファスシリコン層であるこ
とを特徴とする前記請求項１乃至２の内、いずれか一項
記載のシリコン薄膜層バラスト抵抗を有する埋込ゲート
形静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19702591A JPH0563185A (ja) | 1991-07-11 | 1991-07-11 | シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19702591A JPH0563185A (ja) | 1991-07-11 | 1991-07-11 | シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563185A true JPH0563185A (ja) | 1993-03-12 |
Family
ID=16367504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19702591A Pending JPH0563185A (ja) | 1991-07-11 | 1991-07-11 | シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014531772A (ja) * | 2011-09-29 | 2014-11-27 | パカル テクノロジーズ エルエルシー | ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 |
| US10439061B2 (en) | 2014-12-08 | 2019-10-08 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1991
- 1991-07-11 JP JP19702591A patent/JPH0563185A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014531772A (ja) * | 2011-09-29 | 2014-11-27 | パカル テクノロジーズ エルエルシー | ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 |
| US10439061B2 (en) | 2014-12-08 | 2019-10-08 | Fuji Electric Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906796B2 (en) | Bipolar device and fabrication method thereof | |
| US5967795A (en) | SiC semiconductor device comprising a pn junction with a voltage absorbing edge | |
| US20050035406A1 (en) | Semiconductor high-voltage devices | |
| EP0184016A1 (en) | Heterojunction bipolar transistor | |
| EP0345435B2 (en) | Semiconductor device with a high breakdown voltage and method for its manufacture | |
| US5648665A (en) | Semiconductor device having a plurality of cavity defined gating regions and a fabrication method therefor | |
| KR100514398B1 (ko) | 실리콘 카바이드 전계제어 바이폴라 스위치 | |
| CN110277439B (zh) | 一种碳化硅倒t形掩蔽层结构的mosfet器件及其制备方法 | |
| US5223442A (en) | Method of making a semiconductor device of a high withstand voltage | |
| JPH08228001A (ja) | 半導体装置及びその製造方法 | |
| CN112466936A (zh) | 一种高压igbt器件及其制备方法 | |
| JP3468571B2 (ja) | 半導体装置 | |
| JPH0563185A (ja) | シリコン薄膜層バラスト抵抗を有する埋込ゲート形静電誘導サイリスタ | |
| JP2505121B2 (ja) | 静電誘導サイリスタ | |
| CN209804661U (zh) | 一种碳化硅双侧深l形基区结构的mosfet器件 | |
| JPS6042624B2 (ja) | 電界効果型スイツチング素子 | |
| JP3241526B2 (ja) | ゲートターンオフサイリスタおよびその製造方法 | |
| JPS60187058A (ja) | 半導体装置 | |
| JPH081952B2 (ja) | シリコン薄膜層バラスト抵抗を有する表面ゲート形静電誘導サイリスタ | |
| CN110828538B (zh) | 双极晶体管及其制备方法 | |
| JPH0878431A (ja) | 炭化けい素たて型バイポーラトランジスタおよびその製造方法 | |
| JP3142009B2 (ja) | 静電誘導形ゲート構造の製造方法 | |
| CN116565025A (zh) | 一种可变栅电阻的半导体器件及制作方法 | |
| CN118841436A (zh) | 一种集成高速续流二极管的碳化硅异质结mosfet | |
| JP2023026911A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |