JP2017092472A - Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ - Google Patents

Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ Download PDF

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Abstract

【課題】電界効果トランジスタとバイポーラトランジスタとの組み合わせを提供すること。【解決手段】デバイスをオンオフするための比較的良好な電圧能力および比較的容易な駆動要件を呈するトランジスタスイッチデバイスが設けられる。これは、他のコンポーネントを乱し得る過渡駆動電流フローを低減し得る。本開示の第１の態様によれば、電界効果トランジスタと組み合わせられたバイポーラトランジスタを備えた電流フロー制御デバイスが提供される。バイポーラトランジスタは、電界効果トランジスタと直列に配置される。電界効果トランジスタは、ピンチオフ電圧を有し、バイポーラトランジスタの両端の電圧をピンチオフ電圧に制限し得る。半導体の第１の領域は、バイポーラトランジスタおよび電界効果トランジスタによって共有される。これは、結果として、より小さい駆動トランジスタを使用して、ベース電流を提供することができることを意味する。【選択図】なし

Description

背景技術
本開示は、電界効果トランジスタとバイポーラトランジスタとの組み合わせに関する。
関連技術の説明
典型的に最大で１２００ボルトの範囲の高い電圧をスイッチできる必要性が存在する。この範囲におけるスイッチの用途としては、なかでも、モータ制御およびインバータが挙げられる。このようなスイッチングは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の使用によって達成され得る。ＩＧＢＴは、非常な成功を収めている。しかしながら、それ自体の問題がないわけではない。したがって、１０００ボルトを超える電圧を含む範囲の電圧にわたって動作可能な改良された半導体スイッチに対するニーズが依然存在する。
特定の発明の態様の概要
本開示の第１の態様によれば、電界効果トランジスタと組み合わせられたバイポーラトランジスタを備えた電流フロー制御デバイスが提供される。バイポーラトランジスタは、電界効果トランジスタと直列に配置される。電界効果トランジスタは、ピンチオフ電圧を有し、バイポーラトランジスタの両端の電圧をピンチオフ電圧に制限し得る。半導体の第１の領域は、バイポーラトランジスタおよび電界効果トランジスタによって共有される。これは、結果として、より小さい駆動トランジスタを使用して、ベース電流を提供することができることを意味する。そのため、駆動トランジスタの寄生容量および入力ノードは、大いに低減され得、より小さい過渡電流につながる。
このような配置は、電界効果トランジスタに、オフ状態における電流フロー制御デバイスの両端の電圧降下のほとんどを負う責任を持たせ得る。これは、結果として、バイポーラトランジスタが、ＩＧＢＴに見出されるよりも高い利得構成において形成されることを可能にする。そのため、バイポーラトランジスタの駆動電流のサイズは、低減され得る。
本開示の別の態様は、第１の電流フローノードに接続されたエミッタ領域と第２の電流フローノードに接続されたコレクタ領域とを備えた電流フロー制御デバイスである。コレクタ領域は空間的に延伸される。コレクタ電圧が第１の値を超えるときに空間的に延伸されたコレクタ領域の一部分をピンチオフさせるように、空間的に延伸されたコレクタ領域の一部分内に更なるドープされた領域が設けられる。ベース領域およびエミッタ領域は、ベース電流に応答してキャリアを空間的に延伸されたコレクタ領域のピンチオフされた部分内に注入して電流を流させるように動作可能である。
本開示の別の態様は、電流フローを制御する方法である。本方法は、電界効果トランジスタがピンチオフされた状態にあるとき、バイポーラトランジスタがピンチオフされた領域内にキャリアを注入して電流フローを開始させるように相互に連結されたバイポーラトランジスタおよび電界効果トランジスタを提供することを含む。
例えば、本発明は以下を提供する。
（項目１）
電界効果トランジスタと直列のバイポーラトランジスタを備える電流フロー制御デバイスであって、半導体の第１の領域が、前記バイポーラトランジスタおよび前記電界効果トランジスタによって共有され、前記電界効果トランジスタが、ピンチオフ電圧を有し、前記バイポーラトランジスタの両端の電圧を前記ピンチオフ電圧に制限するように構成されている、電流フロー制御デバイス。
（項目２）
前記第１の領域が、前記バイポーラトランジスタのコレクタおよび前記電界効果トランジスタのドレインを形成する、上記項目に記載の電流フロー制御デバイス。
（項目３）
前記バイポーラトランジスタの前記コレクタが、絶縁トレンチによって仕切られ、前記電界効果トランジスタの延伸されたチャネルを形成する半導体のより低濃度にドープされた領域と接続する、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目４）
前記バイポーラトランジスタのエミッタ領域およびベース領域が、前記絶縁トレンチによって仕切られている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目５）
前記バイポーラトランジスタが、ＮＰＮデバイスである、上記項目のいずれか一項に記載の電流フローデバイス。
（項目６）
前記バイポーラトランジスタのコレクタの半導体型とは反対の半導体型の領域が、前記バイポーラトランジスタからのキャリアフロー経路を囲繞するように形成され、前記反対の半導体型の前記領域が、前記電界効果トランジスタのチャネル幅を調整するように構成されている、上記項目のいずれか一項に記載の電流フローデバイス。
（項目７）
前記電界効果トランジスタが、接合型電界効果トランジスタであり、前記接合型電界効果トランジスタのゲート領域への接続が、前記バイポーラトランジスタのコレクタ領域、ベース領域、およびエミッタ領域から誘電材料によって離間されている導体を介している、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目８）
前記チャネル内にキャリアを分散させるように前記電界効果トランジスタのチャネル内に形成された不連続性を更に備える、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目９）
前記デバイスが、前記バイポーラトランジスタのベース電流を提供する前記バイポーラトランジスタと統合された駆動電界効果トランジスタを更に備える、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１０）
前記駆動電界効果トランジスタのソースのためのドープされた領域が、前記バイポーラトランジスタのベースを形成するドープされた領域に当接するか、または導体によって電気的に接続されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１１）
コレクタ端子接点領域が、Ｎドープされ、前記バイポーラトランジスタのエミッタ領域が、Ｎドープされている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１２）
コレクタ端子接点領域が、Ｐドープされ、エミッタ接点領域が、Ｎドープされている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１３）
前記電流フローデバイスが、縦に形成されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１４）
前記電流フローデバイスが、集積化ゲートバイポーラトランジスタであり、前記バイポーラトランジスタのベースが、前記電界効果トランジスタのゲートとは異なるノードに接続されている、上記項目のいずれか一項に記載の電流フロー制御デバイス。
（項目１５）
第１の電流フローノードに接続されたエミッタ領域および第２の電流フローノードに接続されたコレクタ領域を備えた電流フロー制御デバイスであって、前記コレクタ領域が、空間的に延伸され、コレクタ電圧が第１の値を超えるときに前記空間的に延伸されたコレクタ領域の一部分をピンチオフさせるように前記空間的に延伸されたコレクタ領域の一部分内に更なるドープされた領域が設けられ、ベース領域および前記エミッタ領域が、ベース電流に応答してキャリアを前記空間的に延伸されたコレクタ領域の前記ピンチオフされた部分内に注入して電流を流させるように動作可能である、電流フロー制御デバイス。
（項目１６）
前記更なるドープされた領域が、前記空間的に延伸されたコレクタ領域の隣接する領域とは反対型にドープされ、使用において、接合型電界効果トランジスタを形成する、上記項目のいずれか一項に記載の電流フローデバイス。
（項目１７）
電界効果トランジスタがピンチオフされた状態にあるとき、バイポーラトランジスタが前記ピンチオフされた領域内にキャリアを注入して電流フローを開始させるように相互に連結された前記バイポーラトランジスタおよび前記電界効果トランジスタを提供することを含む、電流フローを制御する方法。
（項目１８）
前記バイポーラトランジスタの両端の電圧がしきい値を超えるとき前記電界効果トランジスタのチャネルがピンチオフするように前記電界効果トランジスタがバイアスされる、上記項目のいずれか一項に記載の方法。
（項目１９）
前記しきい値が、４０ボルト未満である、上記項目のいずれか一項に記載の方法。
（項目２０）
縦型チャネルの空間範囲が、ピンチオフ電圧を画定し、前記チャネルが、半導体の対向する領域によって仕切られ、前記対向する領域間の分かれ目が、前記チャネル内のドーピング濃度と併せて、前記ピンチオフ電圧を画定する、上記項目のいずれか一項に記載の方法。
（摘要）
デバイスをオンオフするための比較的良好な電圧能力および比較的容易な駆動要件を呈するトランジスタスイッチデバイスが設けられる。これは、他のコンポーネントを乱し得る過渡駆動電流フローを低減し得る。
本開示の教示を、非限定的な実施例としてこれらの教示のいくつかの実施形態を添付図面と併せて参照しながら、説明する。
本教示を文脈内に据える目的のための、先行技術の縦型ＩＧＢＴの断面図である。
バイポーラトランジスタのＢＶＣＥＯおよびＢＶＣＢＯを特徴付けるために使用される回路構成を示す。
図１に示されるトランジスタ内の寄生コンポーネントの位置を示す。
図３のトランジスタの等価回路である。
寄生コンポーネントがトランジスタをラッチアップさせるリスクを低減するための、図１の配置に対する既知の変更例を示す。
本開示の第１の実施形態を構成するトランジスタの断面図である。
本開示の第２の実施形態のバイポーラトランジスタ部分の断面図である。
統合された駆動ＦＥＴを有する本開示の実施形態の平面図である。
図６に示されるデバイスの等価回路である。
図１０ａおよび１０ｂは、様々なコレクタ電圧についての、図９のデバイスの頂部からの距離の関数としてのデバイス内の電位のグラフである。
図６に示される配置の変形例を示す。
図１１に示されるデバイスの等価回路である。
全ての実施形態に適用され得る更なる変形例を示す断面図である。
本開示の教示による更なるデバイスの平面図である。
図１５ａは、図１４のデバイスの一部をより詳細に平面図に示し、図１５ｂは、デバイスの断面図を示す。
本開示の実施形態のデバイスの物理的性質を討議する目的のための断面図を示す。
特定の実施形態の詳細な説明
以下の特定の実施形態の詳細な説明は、具体的な実施形態の様々な説明を提示する。しかしながら、本明細書に記載の新機軸は、例えば請求項によって定義され、包含されるような多数の異なる方法で具現化され得る。本明細書では、似た参照番号が同一または機能的に類似した要素を指し示し得る図面への参照がなされる。図面に示される要素は必ずしも一定の縮尺で描かれていないことが理解されるであろう。その上、特定の実施形態は図面に示されるよりも多くの要素および／または図面に示される要素のサブセットを含み得ることが理解されるであろう。更に、いくつかの実施形態は、２つ以上の図面からの特長の任意の好適な組み合わせを組み込み得る。
いくつかのトランジスタ構造が図に示されている。異なるドーピング濃度およびドーパント型の様々な領域が、図に示されており、図示の便宜上、境界線によって外延を示されている。使用されるドーピング技法によって境界は拡散領域であり得ることが理解されるべきである。更に、「縦」等の用語は、適切な図（複数可）において配向されているようなデバイスを指す。
図１は、先行技術の縦型ＩＧＢＴ２の構成を概略的に示している。ＩＧＢＴは、水平または縦に形成され得る。トランジスタを縦に形成することは、そのウェハ上の設置面積、よってトランジスタのコストを低減するが、これは、ウェハの裏に接点を作製しなければならないという不便を伴わない。水平方向のトランジスタは、その全ての接続をウェハの表面上に有し得るが、結果としてウェハの表面でより大きな面積を占有し、よってより高コストである。図１に示されるトランジスタは、そこに金属接点１３が作製されるＰ型ドープされたハンドルウェハ１２を備える。半導体のＮ型領域１４が、Ｐ型ハンドルウェハ１２の上方に設けられる。領域１４は、しばしばエピタキシャル堆積によって成長させられ、比較的厚くてもよく、高電圧デバイスではしばしば１００マイクロメートル超の厚さである。領域１４は、しばしば比較的低濃度にドープされ、図１ではＮ−で表されている一方、領域１２は、非常に高濃度にドープされ、Ｐ＋で表される。しばしば、領域１６がＰ＋ハンドルウェハ１２とＮ−エピタキシャル層１４の間に形成され、領域１４よりも高濃度にＮ型ドープされる。この層１６は、パンチスルーを防止するのを支援する。Ｐ型領域２０は、Ｎ−エピタキシャル層１４の上に形成される。それゆえ、その構造は、縦型ＰＮＰトランジスタ１０のそれである。金属導体とＰ領域２０との間の接触を容易にするために、高濃度にドープされたＰ＋領域２１が設けられてもよい。
トランジスタのベースを形成する領域１４の大深度は、エミッタを形成する層１２とコレクタを形成する層２０との間の高い電位差に耐える能力をトランジスタに与える。デバイスが耐え得る最大電圧は、ベース層の深さに比例して実質的に線形に変化する。しかしながら、厚いベース領域は、低い電流利得を生み出す傾向もあり、電流利得βは、しばしばユニティゲインに近い。それゆえ、図１に示される高電圧ＰＮＰトランジスタは、スイッチとして機能し、高電圧に耐え得るという利点を有するが、それが招く不利益は、大きなコレクタ電流を流すことが望まれる場合の大きなベース電流である。
ベースがオープンであるときのコレクタ−エミッタ間の降伏電圧であるトランジスタ降伏電圧ＢＶＣＥ０は、エミッタがフローティングである一般的なエミッタトランジスタのコレクタ−ベース間の降伏電圧であるＢＶＣＢ０と関係があることは、バイポーラトランジスタに関する文献から既知である。相対的な回路構成および降伏電圧が図２に示されている。ＢＶＣＥ０とＢＶＣＢＯの関係は、以下によって与えられる。
Figure 2017092472
 式中、β＝電流利得であり、
ＮＰＮシリコントランジスタについてはｍ＝４であり、ＰＮＰシリコントランジスタについてはｍ＝２である。
それゆえ、良好な降伏性能のためには低い利得が極めて望ましい。
この低い電流利得の問題に対処するために、ベース電流を駆動する電界効果トランジスタ（ＦＥＴ）が提供される。駆動ＦＥＴは、別個のデバイスとして提供され得る。しかしながら、よりコンパクトな実装は、ＰＮＰトランジスタのコレクタ領域内に駆動ＦＥＴを設けることである。ユーザは、低利得バイポーラトランジスタによって提供される電流を供給する代わりに、駆動ＦＥＴのゲートによって提供される負荷を駆動するだけであってもよい。駆動ＦＥＴは、ＦＥＴのＮ型ドレイン領域がバイポーラトランジスタのＮ型領域１４によって形成されるように、設けられ得る。Ｎ型ドーピング２４は、Ｐ型層２０の部分内に設けられてＦＥＴのソース端子を形成する。ゲートを形成するために、デバイスの表面からＮ−層１４に延在するトレンチ３０が形成される。トレンチは、酸化物、窒化物、またはポリアミド等の誘電体３２によって内面をライニングされ、次いで、トレンチは、導電材料３４によって充填されてゲート電極を形成する。導電材料は、例えば、金属またはドープされたポリシリコンであってもよい。
領域２４は、ＰＮＰトランジスタのコレクタを形成する材料２０と接しており、層２０の表面から電流を取得し得、絶縁体３２に隣接するＰ型材料を空乏化させ、それによって絶縁体３２に隣接するＮ型チャネルを形成するゲートの電圧のおかげで、電流がベース領域に供給され得、バイポーラトランジスタをオンにする。
図３は、駆動ＦＥＴ４０の回路シンボルを図１に示される構造の上に重ね合わせて、集積化ゲートバイポーラトランジスタ（ＩＧＢＴ）におけるＦＥＴ４０の有効位置を示している。ＰＮＰトランジスタの位置も示され、１０で表される。しかしながら、図３は、Ｎ型領域２４、Ｐ型領域２０、およびＮ型領域１４も縦型ＮＰＮトランジスタ４２を形成することも示している。縦型ＮＰＮトランジスタは、図１の構造の等価回路図に含められると、図４に示されるように、ＰＮＰトランジスタ１０が寄生ＮＰＮトランジスタ４２と相互作用して寄生サイリスタ５０を形成する潜在能力を示す、寄生コンポーネントである。寄生サイリスタ５０が導通状態にスイッチすると、ＩＧＢＴの制御は失われ、デバイスは、デバイスのゲート端子に印加される制御電圧にかかわらず導通状態にとどまるであろう。
ＩＧＢＴに関する先行技術の取り組みは、寄生サイリスタ５０がオンになるのを防止することに注力してきた。努力は、主として、寄生トランジスタ４２のベースとデバイスのコレクタノード５４との間で寄生抵抗５２を形成するシリコンの抵抗５２を最小限に抑えることに注力してきた。これは、図５に示されるように、金属層（図示せず）に対するコレクタ接点を形成する高濃度にドープされたＰ＋型領域６０にＮ型領域２４を当接させることによってなされてきた。領域２４および２６の両方が、金属層と接していてもよい。
それゆえ、埋め込まれた駆動ＦＥＴは、ＰＮＰトランジスタのベース電流を供給し得る。ＩＧＢＴは、大成功のデバイスであり、ＰＮＰバイポーラトランジスタによって必要とされるであろうような大きな値の電流からの駆動信号をゲート電圧に変換する能力は、回路設計者らに著しい恩恵を与えてきた。
しかしながら、電流利得がユニティゲインに近いため、駆動ＦＥＴ４０は、大きなベース電流を供給するためには比較的大きくなければならない。結果として、ＩＧＢＴの駆動ＦＥＴは、比較的大きなゲートを有し、ゲートは、結果として、比較的大きなゲート容量を有する。このことの帰結は、（大きな電圧降下にさらされながらＩＧＢＴが大きな電流を流している高電力散逸レジームにおいて時間を費やすＩＧＢＴを守るためには、極めて望ましくあり得るように）ＩＧＢＴを迅速にスイッチオンオフするには、ゲート突入電流は、たとえ短い持続時間だけでも、依然として数アンペアに到達する必要があり得ることである。より低い電流は、より緩徐なスイッチング時間を引き起こす。
ゲート駆動電流を低減するためには、ゲート容量を低減することが望ましいであろう。これは、駆動ＦＥＴをより小さくすることによってなされ得るが、これは、結果として、バイポーラトランジスタのベースに供給され得る電流を低減することができる。バイポーラトランジスタのベース電流要件は、その電流利得を増大することによって低減し得るが、これは、降伏電圧を急落させ得る。それゆえ、ＩＧＢＴ設計者は、ゲート電流と降伏電圧とのトレードオフに直面している。ＩＧＢＴの需要は高電圧制御であるため、ＩＧＢＴが存在してきたここ３０年辺りの間、駆動ＦＥＴサイズを低減することにおいて進歩はほとんどなく、よってＩＧＢＴをスイッチするためのゲート電流も、大きいままである。
本明細書では、高電圧スイッチングデバイスの性能を改善するための新規アーキテクチャが提供される。
本発明者は、半導体の完全空乏領域にキャリアを注入することが可能であることに気づいた。この反直観的な観察は、バイポーラトランジスタ構造がオフ（非導通）状態にある場合にその内部に完全空乏領域を有するように変更されたデバイスを開発するように本発明者を導いた。例えば、デバイスをオフにし、そのドレイン領域とソース領域の間の電流フローを阻止するためにＦＥＴのチャネルの空乏化が使用されるため、電界効果トランジスタ等のトランジスタ構造を取り扱う際、完全空乏領域を導通をサポートしないものとしてみなすことは、一般的である。しかしながら、本発明者は、ＦＥＴの両端の電圧を大きく降下させるものの、依然としてキャリアを空乏領域に注入でき、電流がデバイスを貫流し得、開始され得るように、ＦＥＴをバイアスしてピンチオフさせることが可能であろうと気づいた。更に、キャリアの結果としての電流フローが、以前空乏化されていた半導体の領域の両端で電圧が大きく降下しないようにＦＥＴをスイッチオンさせ、よってデバイスの実効オン抵抗ＲＯＮが比較的小さくなるため、デバイスは比較的大量のワット損にさらされない。
本開示の実施形態では、ＦＥＴは、バイポーラトランジスタのコレクタがＦＥＴのチャネル領域内に開くように、バイポーラトランジスタと直列で形成される。このＦＥＴは、バイポーラトランジスタによって見られる電圧を供給電圧から電圧降下ＦＥＴのピンチオフ電圧まで低減し得るため、電圧降下ＦＥＴとみなされ得る。バイポーラトランジスタは、デバイスが全体としてバイポーラトランジスタであったかのように駆動され得るか、あるいはバイポーラトランジスタは、バイポーラトランジスタのベース電流を提供するように配置された入力／駆動ＦＥＴに依然として関連付けられ得るかのいずれかである。
図６は、本開示に従って製造されたデバイスの能動部分の断面図である。全体として１００で表される本デバイスは、入力／駆動ＦＥＴ４０が設けられる場合、半導体スイッチを形成し、ユーザに対してあたかもＩＧＢＴであったかのように振る舞い得、他の場合には、それは比較的高利得（例えば、少なくとも５０の利得）を有する比較的高電圧バイポーラトランジスタのように機能し得る。この例では、デバイス１００は、縦型デバイスとして形成されており、これは、ウェハの深さを使用してデバイス１００の降伏電圧を設定し得るため、高電圧スイッチを形成するための効率的な方法であるからである。それゆえ、第１の層１１２は、合理的に高濃度に、例えば１立法センチメートル当たり１０１８不純物の範囲内でドープされて、ＩＧＢＴまたはバイポーラトランジスタ状デバイス１００のコレクタを形成するかのように映り得る接点領域を形成し得る。層１１４は、第１の層１１２の上に成長される。これは、エピタキシャル層として成長され得、この例では、図１を参照して説明されたＮ−領域１４によく似ていてもよいＮ型領域である。１２００ボルトでスイッチとして安全に動作し得るデバイスを提供するために、領域１１４は、かなりのマイクロメートルの厚さであってもよく、この例では、約１１２マイクロメートルの厚さである。これまでに説明した構成を有するウェハは、市販されている。デバイスの最上部領域１１８が、拡大された形態で図６に示されており、半導体領域への接点は示されていないが、接点がそれを通じて延伸する絶縁層内の空隙は図示されている。層１１４は、第１の層１１２よりも低濃度に、例えば、１立法センチメートル当たり約１０１３ドナーのドーピング濃度で、ドープされる。層１１４は、ＦＥＴの延伸されたチャネルの電圧降下領域を形成するとみなされ得る。層１１４の厚さを増大させることは、デバイスが耐え得る最大電圧を増大させ得る一方、層１１４をより薄くすることは、最大電圧を低減し得る。
デバイスの頂部にある領域１１８は、いくつかの点で図５に示される構造とは異なる。図６に示されるように、領域１１８は、デバイス１００の頂面の下方へ約１０マイクロメートル延在し得、デバイス１００および層１１２は、デバイス１００の頂面の１００マイクロメートル超下方にあってもよい。
Ｎ型層１２０は、誘電材料１３２によって内面をライニングされ、図１および５を参照して説明された構造３０、３２、および３４に類似した方法で導体１３４を障囲するトレンチ１３０によって画定された（例えば、障囲または囲繞された）領域内に形成される。しかしながら、図６を図５と比較すると、Ｎ型エピタキシャル層１１４の上方のドープされた領域１２０は図５に含まれていないことが理解され得る。
図６に示されるデバイス１００の別の特長は、この例では、絶縁トレンチ１３０の開放端部分の下にあり、それに接しているＰ型埋設領域１２２の形成である。Ｐ型層１２２は、Ｎ＋領域１２０をエピタキシャルＮ型領域１１４に接続する比較的狭小なチャネル１２４を事実上形成し得る。絶縁トレンチ１３０内の導電材料１３４は、そのチャネル１２４が領域１２０と領域１１４との間に延在するＦＥＴの、ゲート端子への導体として事実上機能し得る。領域１２２のサイズ、並びに領域１２２を形成するために使用される埋設層内に堆積されるアクセプタ濃度、および／またはチャネル１２４内のドナー濃度を変更して、ゲート材料１３４のゲート電圧と比較して領域１１２、よって領域１１４がとるべき電圧を制御し、Ｐ型領域１２２間のＮ型チャネル領域１２４を空乏化させ、よってＮ＋領域１２０における電位を制限することができる。Ｐ型領域１５０は、Ｎ＋領域１２０上に形成され、比較的高濃度にドープされたＮ＋領域１５２が、領域１５０内に形成される。領域１２０、１５０、および１５２が協力して縦型ＮＰＮトランジスタ１６０を形成する。
これは、低利得ＰＮＰトランジスタ１０がデバイスの本体の全体にわたって形成される、図５に関して説明された構造との別の相違点である。図６のＮＰＮトランジスタのベースは、図１のＰＮＰトランジスタのベースよりも著しく薄く、これは、より高い利得、より高い周波数応答、およびより低い降伏電圧を生み出し得る。図６に示されるように、ベース領域１５０は、２マイクロメートル未満の厚さを有する。他の実装では、ベースは、５マイクロメートル未満または１０マイクロメートル未満の厚さを有し得る。
図６に示されるデバイスが高電圧ＮＰＮトランジスタとして使用される場合、図７に示されるように、金属接点１５２ａがエミッタ領域１５２に作製されてもよく、金属接点１５８ａが、比較的高濃度にドープされた領域１５８を介してベース領域１５０に作製されてもよい。このような配置では、領域１２２の電圧を制御し得る導電材料１３４に更なる金属接点１３４ａが作製されてもよい。図７に示されるように、金属接点１３４ａ、１５２ａ、および１５８ａは、酸化物層等の誘電体層１６２内に形成された開口部を通じて延在する。このような構造の形成は、当業者に既知であり、多くのトランジスタ製造施設の標準シリコンまたは相捕型金属酸化物半導体（ＣＭＯＳ）プロセス内で提供されている。便宜上、領域１３４および接点１３４ａは、例えば図１５ｂに示されるように、エミッタ接点１５２ａに接続され得る。
図７のデバイスは、ＩＧＢＴの機能をエミュレートするためにダイ上の別の場所に位置付けられた駆動トランジスタと共にダイ上に形成されてもよい。
しかしながら、図６に示される構造は、ＩＧＢＴの等価デバイスが形成され得るように、統合された、縦に形成された駆動ＦＥＴがその内に形成されてもよいが、バイポーラトランジスタ部がより高利得を有する。これは、図８に示されるように、駆動ＦＥＴ（図３または５に示されるもののような）を含むようにデバイスの一部を変更することによって達成され得る。
駆動ＦＥＴは、デバイスのいくつかの部分におけるＰ＋領域１５８を、１つまたは２つ以上のトレンチの壁に当接または隣接するＮ＋材料によって置き換えることによって形成され得、よってエミッタを形成するのと同時になされ得、そのためこれは、いかなる更なる処理ステップも伴わないことがあり得る。図８に示されるデバイスでは、Ｎ＋領域１７０は、駆動ＦＥＴのソースを形成する。駆動ＦＥＴのソース（図９では２１５で表される）は、図９に示される等価回路ではバイポーラトランジスタのベースに接続され、よって領域１７０をベース１５０／１５８から分離するためにいかなる措置も講じなくてもよい。
図７および８に戻ると、バイポーラトランジスタのＮ型領域１２０は、これらのデバイス内の駆動ＦＥＴ２１５のドレインも形成する。使用において、駆動ＦＥＴは、電流がコレクタ領域１２０から駆動ＦＥＴのチャネルを通じて領域１７０に流れるための経路を開き、次いで電流が領域１５８に、よってＮＰＮトランジスタのベースに流れる。領域１５８および１７０は、金属層を介して相互に接続され得る。
このデバイス構造では、図６に示されるように、領域１２２は、使用において電圧が約３０ボルトのピンチオフ電圧を超え（ただし、他の実装では、ピンチオフ電圧はこれより大きくてもよく、またはこれより小さくてもよい）、バイポーラトランジスタが非導通であるとき、チャネル１２４を完全にピンチオフするように配置される。結果として、１０００ボルト超になり得るデバイス全体の両端の電位差にかかわらず、領域１２０、１５０、および１５２によって形成されるＮＰＮトランジスタ２００の両端の電圧は、３０ボルト辺りに制限される。
本デバイスは、コレクタＣ、エミッタＥ、およびゲートＧを有するＩＧＢＴのようにユーザに映り得る。
直列ＦＥＴ２１０をより堅牢にするためには、直列ＦＥＴを接合型ＦＥＴとして提供することが有利であり得る。これは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に見出されるような、高電圧において損傷され得るゲート絶縁層の形成を回避し得る。結果として、図６のトレンチ１３２は、トレンチの絶縁壁によって仕切られた導体１３４がＰ＋領域１２２に接触するように、その底部（図に示されるように配向されている）で開口している。導体１３４は、金属として提供されてもよく、またはポリシリコン等、より高濃度にＰ＋ドープされたシリコンであってもよい。
図９に戻ると、直列ＦＥＴ２１０のゲートは、バイポーラトランジスタ２００のエミッタと接触し得ることが理解され得る。したがって、図８を参照すると、金属接点が導電材料１３４によって作製され、エミッタ接点に接続されてもよい。このような状況において、トレンチ型領域は、図８に更に示されるように、更なる壁２１８によって２つの領域２２０および２２２に分割されてもよい。更なる壁２１８は、任意の好適な誘電材料で形成された絶縁壁であり得る。領域２２０は、直列ＪＦＥＴのＰ＋領域１２２に到達するためのビアホールを形成する。Ｎ＋ドーピング１７０に隣接する領域２２２は、制御ＦＥＴ２１５のゲートとして機能する。領域２２２は、制御／駆動ＦＥＴのゲートが絶縁ウェル内に形成されるように、デバイスの図示されている表面の下方においてトレンチの絶縁材料によって仕切られており、直列ＦＥＴによって見られる高電圧にさらされるべきではない。これは、駆動ＦＥＴのゲートに供給される駆動電圧とトランジスタによってスイッチされる電圧との間に良好な絶縁を提供し得る。しかしながら、特定の実装では、ＭＯＳＦＥＴ方式の駆動ＦＥＴは、接合型ＦＥＴによって置き換えられ得る。
絶縁ウェル内にそのより小さいゲートを有する比較的小さい駆動ＦＥＴを形成することは、駆動ＦＥＴ２１５に関連付けられた寄生ゲート容量が、従来のＩＧＢＴのそれよりもはるかに小さいべきであることを意味する。結果として、スイッチングにおける過渡電流フロー、すなわち突入電流は、はるかに低減され得、導通状態と非導通状態との間でデバイスを駆動することはより容易、かつ、より低電力消費になり得る。バイポーラの利得は、従来のＩＧＢＴにおけるよりもはるかに大きくてもよいため、駆動ＦＥＴは、より小さくてもよい。
図１０ａおよび１０ｂは、様々なコレクタ電圧Ｖｃについて、オフ状態におけるデバイスの距離の関数として図７〜９によるデバイス内の電位のグラフを示している。図１０ａは、我々がデバイスのエミッタに近づくにつれて電圧が低下することを示しており、バイポーラトランジスタのコレクタとエミッタの間の電圧Ｖｃｅがより迅速に降下する領域２５０を含む。領域２５０は、図１０ｂにより詳細に示されており、特定の実施形態では、エミッタから約６μｍ（Ｐ＋領域１２２の中心）と、エミッタから約２μｍのバイポーラトランジスタのベースの縁部との間の距離において、電圧が直列ＦＥＴ２１０のピンチオフ電圧に制限されることを示している。それゆえ、ＮＰＮバイポーラトランジスタは、危険な電圧にさらされるべきではない。
図６に戻ると、領域１１２は比較的高濃度にドープされていることが指摘された。しかしながら、ドーピング型は指定されていなかった。領域１１２がＮ＋になるようにＮ型ドーピングすると、これはその場合ＦＥＴに対するＮ型延伸部を形成するため、自然なデバイス構造を作製することが理解され得る。Ｎ＋ドーピングは、ｃｍ３当たり１０１９以上の範囲の不純物であり得る。
しかしながら、それほど直観的ではないが、領域１１２は、代わりにＰ＋になるようにドープされて、それによってＦＥＴと直列接続されたＰＮＰトランジスタを事実上形成してもよく、領域１２２が、直列ＰＮＰトランジスタのコレクタを形成し、領域１１４が、ベースを形成し、領域１１２が、エミッタを形成する。ＰＮＰトランジスタのベースは、直列ＦＥＴのドレインに電気的に接続される。このようなデバイスが図１１に示されている。更なる領域２８０が、Ｐ型領域１１２とＮ型エピタキシャル層１１４との間に設けられてもよい。更なる領域２８０は、領域１１２および１１４と比較してかなり薄くてもよい。更なる領域２８０を比較的高濃度にＮ型ドープして、パンチスルー防止層を形成してもよい。
図１１に示される構造の等価回路が、図１２に示されている。図１２を図９と比較すると、両方の図は、入力絶縁ゲート駆動ＦＥＴ２１５を介してそのベース電流を受け取るＮＰＮトランジスタ２００を示している。更に、両者は、ＪＦＥＴ２１０がＮＰＮトランジスタ２００のコレクタと直列であることを示している。しかしながら、更なるＰ型ドーピングを含めることによって、１つの端子３１０に接続されたそのエミッタと端子３２０に接続されたそのコレクタとを有する更なるＰＮＰトランジスタ３００が形成される。このデバイスでは、端子３１０は、ドレインまたはエミッタとみなされ得、端子３２０は、ソースまたはコレクタであり、端子３３０は、そこには名目上直流電流が存在しないため、ゲートである。
このデバイスは、２つのバイポーラトランジスタが調和して動作する結果としてより高い利得を呈し得、デバイスを通る電流Ｉｄｅｖは以下の式によって与えられる。
Figure 2017092472
 式中、
Figure 2017092472
 は、ＰＮＰトランジスタの利得（これは、非常に低くてもよい）であり、
Figure 2017092472
 は、ＮＰＮトランジスタの利得であり、
Ｉｍｏｓは、入力ＭＯＳＦＥＴを流れる電流である。
Ｎ型エピタキシャル層１１４にわたってキャリアが正孔であるため、図１１に示される配置は、図６または８に示されるデバイスよりも低いオン抵抗を有するが、これらは少数キャリアであるため多数キャリアよりも緩徐であり、よってエピタキシャル層１１４を横切るキャリアが電子であり、多数キャリアであるため層１１４をより迅速に移動する図６に示されるデバイスよりも、本デバイスは、緩徐な応答時間を有するであろう。
シミュレーションでは、かなり大きいバイポーラトランジスタ電流が、トレンチ間の中ほどの縦方向の間流れ、トレンチの終了後同様の経路を辿る。これは、問題であるとは見出されていないが、トランジスタの大部分を通じて電流フローをより均等に広げることが有益であり得る。これは、ピンチオフされた領域の少し下方で直列ＦＥＴ内に不連続性を形成することによって促進され得る。これは、異なるドーピング濃度の領域をＦＥＴの延伸されたチャネル部分内に置くことによって、達成され得る。図６の配置を例にとると、より低濃度ドーピングの小さい領域（図１３では３２０で表される）が、電流フローを拡散するために提供される。反対のドーピングの比較的小さい領域は、代替的に、または追加的に、電流フローを拡散するために機能してもよい。
図１４は、本開示によるトランジスタの実装の上面の平面図である。複数の線形に形成されたエミッタおよびゲートを含むトレンチ領域が、全体として４００で表される。フローティングドープされたトレンチ４０２、４０４、および４０６が、デバイスを囲繞し、デバイス周囲の電界の強度を減少させる。トレンチ領域４００の部分４１０が、図１５ａおよび１５ｂにより詳細に示されている。フローティングドープされたトレンチ４０２、４０４、および４０６は、任意の好適な形状でトレンチ領域４００を取り囲み得る。
図１５ａおよび１５ｂでは、拡張されたエリア４１０は、足部が塞がれたトレンチを有する駆動トランジスタ構造が直列ＦＥＴへの接続に隣接して形成され得ることを示すために役立つ。金属トラック４３０は、駆動トランジスタがデバイスの比較的小さい領域のみ（例えば、約１％辺り）を占拠し得ることを除き、図１を参照して説明された構造に似た構造を有し得る駆動トランジスタ２１５のゲートである制御ゲートへの接続を形成する。図１５ｂに示されるように、制御ゲート４３０は、基部が誘電材料４３２によって塞がれているトレンチに接続される。Ｎ＋打ち込み４３４がトレンチの絶縁壁に隣接して形成され、図１５ｂのデバイス内のＰ＋打ち込み４３６に電気的に接続される。制御電極４３０に正電圧を印加することは、塞がれたトレンチ内の絶縁ゲート材料４３８に、トレンチに隣接するＰ型材料を空乏化させ、それによってコレクタ材料１２０から空乏化されたチャネルを介してＮ＋打ち込み４３４に電流を導通させ得る。ここから電流がピックオフされ、ＩＧＢＴのベース領域（全体として４５０で表される）に供給され得、または電流は、領域４３６に移動されて、駆動ＦＥＴに隣接して形成された、ゲート４３０によって仕切られたトランジスタのベース層１５０に注入され得、駆動ＦＥＴと関連付けられたバイポーラトランジスタによってゲインアップされたこの更なる電流は、ＩＧＢＴデバイスのベース領域に供給され得る。これは、図１５ｂに示された駆動ＦＥＴとダーリントントランジスタの構成を与え得る。ＦＥＴのゲートがＩＧＢＴエミッタと同じ電位に接続される領域４５０では、トレンチは、それらの底部において開口し、打ち込み１２２は、図６を参照して討議されたようなエミッタ電圧に保持され得る。この構成は、トランジスタのトレンチ型エミッタ／ベース領域の大部分（例えば、約９９％）を包含する。
上述のように、直列接続されたＦＥＴは、バイポーラトランジスタを保護するために「ピンチオフ」されるように配置され得る。デバイスをピンチオフする能力は、各ゲート打ち込み１２２から延在する空乏領域がデバイスの関連付けられたチャネルの幅の約半分超延在できることに依存する。
図１６は、デバイス構造を示しており、ベースの深さがＷｂで表され、チャネル幅を画定する打ち込み領域１２２間の距離が２ａで表されている。図１６では、コレクタのドーピング濃度は、Ｎｃである。一般に、以下の式のため、良好な電流の取り扱いのためには、比較的高濃度にドープされたコレクタが所望される。
Figure 2017092472
 式中、Ｊｍａｘは、最大電流密度であり、ｅは、電子の電荷であり、Ｖｓａｔは、半導体材料の飽和電圧である。
しかしながら、Ｎｃは、直列接続されたＦＥＴのピンチオフ電圧においても、およびバイポーラトランジスタの降伏電圧においても、一役を果たし得る。ピンチオフ電圧Ｖｐは、以下の式によって与えられる。
Figure 2017092472
 式中、ａは、トランジスタの幅の半分（打ち込み領域１２２間の距離の半分。各領域は印加されるチャネル−ゲート間電圧と共に成長し得、我々は、空乏領域の各々がチャネル幅の半分成長するための要件のみを考慮することができるため）であり、εｓｉは、半導体（一般的にはシリコン）の誘電率である。シリコンの比誘電率は、約１１．６８である。式３においてＮｃは、国際単位であり、よって立法メートル当たりの不純物で表現される。結果として、例えば、よって１０１７ｃｍ−３のドナー濃度は、１０２３ｍ−３になるであろう。
それゆえ、Ｎｃを増大させることは、デバイスをより幅広にすることと同様に、ピンチオフ電圧を増大させる。
バイポーラトランジスタの降伏電圧に目を転じると、ＢＶｃｅｏは、以下の式で表現され得る。
Figure 2017092472
式中、Ｅｍａｘは、定数であり、デバイスの材料が降伏せずに耐え得る最大電界を表し、以下の式によって最大デバイス電圧Ｖｍａｘに関連付けられ得る。
Figure 2017092472
典型的に我々はバイポーラトランジスタが降伏する前にピンチオフが発生することを希望するため、我々は以下の式を書くことができる。
Figure 2017092472
これは、領域１２２間に残される空隙によって画定されるチャネル幅、ピンチオフ電圧、降伏電圧、および最大電流密度の間の関係を与える。
正常に機能するデバイスサイズの目安を与えると、図１６に示されるデバイスについて、以下の通りである。
２ａ＝１μｍ（ただし、典型的に０．５μｍ〜３μｍの範囲に及んでもよい）。
Ｄ１＝約０．５μｍ〜０．６μｍ。
Ｄ２は、約０．７μｍ。
Ｄ３は、約０．３μｍ。
Ｄ４は、約０．７μｍ。
これらのサイズは、例としてのみ与えられるものであり、他のデバイスサイズも本明細書で討議された原理および利点に従って実装され得るため、限定的ではない。チャネル領域内のドーピング濃度は、かなり変更されてもよく、ＦＥＴピンチオフ電圧のかなりの制御を設計者に与える。
要するに、バイポーラトランジスタを過度の電圧から保護するために直列接続されたＦＥＴが設けられるが、バイポーラトランジスタを使用してピンチオフされたＦＥＴのチャネルにキャリアを注入し、それをスイッチオンすることができる。これは、より高利得のバイポーラトランジスタが使用されることを可能にする。バイポーラトランジスタは、そのより高い利得のおかげで、所与のデバイス電流に対してより少ないゲート電流を消費し、よってバイポーラトランジスタを駆動するデバイスは、より少ない電流を供給してもよい。これは、より小さい駆動ＦＥＴが使用されることを可能にし、低減されたゲート容量につながる。
上で討議された実施形態では、半導体領域のドーピングをＰ型とＮ型との間で反転させて、ＪＦＥＴと併せて、より高利得のＰＮＰトランジスタを形成してもよい。トランジスタデバイスは、平面図では２つの構成と共に描かれているが、本明細書で討議された原理および利点のうちのいずれかに従って他の形状（線形、競走場等）を実装することも可能である。
本明細書で提示される請求項は、米国特許庁での使用に好適な単一従属形式であるが、しかしながら、各請求項は、同じ種類の任意の先行する請求項に従属することを意図することが推測されるべきである（それが明らかに不可能である場合を除き）。
本開示の態様は、様々な電子デバイスに実装され得る。例えば、本明細書で討議されたデバイスのうちのいずれも、高電圧をスイッチする必要性を有する電子デバイスにおいて実装され得る。このような高電圧は、少なくとも約１００ボルトまたは少なくとも約２００ボルトであってもよい。特定の実施形態では、本明細書で討議されたデバイスは、少なくとも約１０００ボルトまたは少なくとも約１２００ボルトの高電圧をスイッチする電子デバイスにおいて特に有利であり得る。電子デバイスの例としては、消費者電子製品、パッケージ化されたスイッチコンポーネント等の電子製品の部品、電子試験機器、セルラー通信インフラストラクチャ等が挙げられ得るが、これらには限定されない。電子デバイスの例としては、モータコントローラ、インバータ、精密器械、医療デバイス、無線デバイス、器具、車両用電子機器システム等が挙げられ得るが、これらには限定されない。更に、電子デバイスは、未製品を含み得る。
文脈上別段の解釈を明らかに必要としない限り、本明細書および本請求項を通じて、「含む（comprise）」、「含む（comprising）」、「含む（include）」、「含む（including）」等の語句は、排他的または網羅的な意味に対立するものとしての包括的な意味で、つまり「含むが、それらには限定されない」の意味で、解釈されるべきである。一般に本明細書で使用するとき、「連結された」という語句は、直接接続され得るか、または１つまたは２つ以上の中間要素を介して接続され得るかのいずれかである２つ以上の要素を指す。同様に、一般に本明細書で使用するとき、「接続された」という語句は、直接接続され得るか、または１つまたは２つ以上の中間要素を介して接続され得るかのいずれかである２つ以上の要素を指す。なお、「本明細書で（herein）」、「上（above）」、「以下（below）」という語句、並びに類似する意味の語句は、本出願で使用するとき、本出願の任意の特定の部分ではなく、全体としての本出願を指すものとする。文脈が許容する場合、上の「特定の実施形態の詳細な説明」内の単数または複数を使用している語句は、それぞれ、複数または単数も含み得る。文脈が許容する場合、２つ以上の項目のリストに関する「または」という語句は、同語句に関する以下の解釈の全てを包含することを意図する：リストに記載の項目のうちのいずれか、リストに記載の項目の全て、およびリストに記載の項目の任意の組み合わせ。
その上、本明細書で使用される条件付きの文言、なかでも、「できる（can）」、「できた（could）」、「し得た（might）」、「し得る（may）」、「例えば（e.g.）」、「例えば（for example）」、「等（such as）」等は、特に指示のない限り、または使用されている文脈内で別様に理解されない限り、特定の実施形態が特定の特長および／または要素を含む一方で、他の実施形態はそれらを含まないと伝えることを一般に意図する。それゆえ、このような条件付きの文言は、特長および／若しくは要素がいずれかの点で１つ若しくは２つ以上の実施形態のために必要とされること、または１つ若しくは２つ以上の実施形態がこれらの特長および／若しくは要素を必然的に含むと暗示することを一般に意図しない。
特定の実施形態が説明されたものの、これらの実施形態は、例としてのみ提示されており、本開示の範囲を限定することを意図しない。実際、本明細書に記載の新規の装置、方法、およびシステムは、様々な他の形態に具現化され得る。更に、本開示の趣旨から逸脱することなく、本明細書に記載の方法およびシステムの様々な省略、置換、および形態の変更がなされ得る。例えば、デバイスが所与の配置において提示されている一方で、代替的な実施形態は、異なる構造によって類似の機能を実行し得、所与のデバイスのいくつかの部分は、削除、移動、追加、分割、結合、および／または変更され得る。上述の様々な実施形態の要素および行為の任意の好適な組み合わせを組み合わせて、更なる実施形態を提供することができる。実際、本明細書で開示された実施形態のうちのいずれかを参照して討議された原理および利点のいずれも、本明細書で討議された任意の他の好適な特長に関連して適用され得る。添付の請求項およびそれらの等価物は、本開示の範囲および趣旨に属するような形態または変更を包含することを意図する。

Claims (20)

  1. 電界効果トランジスタと直列のバイポーラトランジスタを備える電流フロー制御デバイスであって、半導体の第１の領域が、前記バイポーラトランジスタおよび前記電界効果トランジスタによって共有され、前記電界効果トランジスタが、ピンチオフ電圧を有し、前記バイポーラトランジスタの両端の電圧を前記ピンチオフ電圧に制限するように構成されている、電流フロー制御デバイス。
  2. 前記第１の領域が、前記バイポーラトランジスタのコレクタおよび前記電界効果トランジスタのドレインを形成する、請求項１に記載の電流フロー制御デバイス。
  3. 前記バイポーラトランジスタの前記コレクタが、絶縁トレンチによって仕切られ、前記電界効果トランジスタの延伸されたチャネルを形成する半導体のより低濃度にドープされた領域と接続する、請求項２に記載の電流フロー制御デバイス。
  4. 前記バイポーラトランジスタのエミッタ領域およびベース領域が、前記絶縁トレンチによって仕切られている、請求項３に記載の電流フロー制御デバイス。
  5. 前記バイポーラトランジスタが、ＮＰＮデバイスである、請求項１に記載の電流フローデバイス。
  6. 前記バイポーラトランジスタのコレクタの半導体型とは反対の半導体型の領域が、前記バイポーラトランジスタからのキャリアフロー経路を囲繞するように形成され、前記反対の半導体型の前記領域が、前記電界効果トランジスタのチャネル幅を調整するように構成されている、請求項１に記載の電流フローデバイス。
  7. 前記電界効果トランジスタが、接合型電界効果トランジスタであり、前記接合型電界効果トランジスタのゲート領域への接続が、前記バイポーラトランジスタのコレクタ領域、ベース領域、およびエミッタ領域から誘電材料によって離間されている導体を介している、請求項１に記載の電流フロー制御デバイス。
  8. 前記チャネル内にキャリアを分散させるように前記電界効果トランジスタのチャネル内に形成された不連続性を更に備える、請求項１に記載の電流フロー制御デバイス。
  9. 前記デバイスが、前記バイポーラトランジスタのベース電流を提供する前記バイポーラトランジスタと統合された駆動電界効果トランジスタを更に備える、請求項１に記載の電流フロー制御デバイス。
  10. 前記駆動電界効果トランジスタのソースのためのドープされた領域が、前記バイポーラトランジスタのベースを形成するドープされた領域に当接するか、または導体によって電気的に接続されている、請求項９に記載の電流フロー制御デバイス。
  11. コレクタ端子接点領域が、Ｎドープされ、前記バイポーラトランジスタのエミッタ領域が、Ｎドープされている、請求項１に記載の電流フロー制御デバイス。
  12. コレクタ端子接点領域が、Ｐドープされ、エミッタ接点領域が、Ｎドープされている、請求項１に記載の電流フロー制御デバイス。
  13. 前記電流フローデバイスが、縦に形成されている、請求項１に記載の電流フロー制御デバイス。
  14. 前記電流フローデバイスが、集積化ゲートバイポーラトランジスタであり、前記バイポーラトランジスタのベースが、前記電界効果トランジスタのゲートとは異なるノードに接続されている、請求項１に記載の電流フロー制御デバイス。
  15. 第１の電流フローノードに接続されたエミッタ領域および第２の電流フローノードに接続されたコレクタ領域を備えた電流フロー制御デバイスであって、前記コレクタ領域が、空間的に延伸され、コレクタ電圧が第１の値を超えるときに前記空間的に延伸されたコレクタ領域の一部分をピンチオフさせるように前記空間的に延伸されたコレクタ領域の一部分内に更なるドープされた領域が設けられ、ベース領域および前記エミッタ領域が、ベース電流に応答してキャリアを前記空間的に延伸されたコレクタ領域の前記ピンチオフされた部分内に注入して電流を流させるように動作可能である、電流フロー制御デバイス。
  16. 前記更なるドープされた領域が、前記空間的に延伸されたコレクタ領域の隣接する領域とは反対型にドープされ、使用において、接合型電界効果トランジスタを形成する、請求項１５に記載の電流フローデバイス。
  17. 電界効果トランジスタがピンチオフされた状態にあるとき、バイポーラトランジスタが前記ピンチオフされた領域内にキャリアを注入して電流フローを開始させるように相互に連結された前記バイポーラトランジスタおよび前記電界効果トランジスタを提供することを含む、電流フローを制御する方法。
  18. 前記バイポーラトランジスタの両端の電圧がしきい値を超えるとき前記電界効果トランジスタのチャネルがピンチオフするように前記電界効果トランジスタがバイアスされる、請求項１７に記載の方法。
  19. 前記しきい値が、４０ボルト未満である、請求項１８に記載の方法。
  20. 縦型チャネルの空間範囲が、ピンチオフ電圧を画定し、前記チャネルが、半導体の対向する領域によって仕切られ、前記対向する領域間の分かれ目が、前記チャネル内のドーピング濃度と併せて、前記ピンチオフ電圧を画定する、請求項１７に記載の方法。
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