JPS5919474B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5919474B2 JPS5919474B2 JP11205978A JP11205978A JPS5919474B2 JP S5919474 B2 JPS5919474 B2 JP S5919474B2 JP 11205978 A JP11205978 A JP 11205978A JP 11205978 A JP11205978 A JP 11205978A JP S5919474 B2 JPS5919474 B2 JP S5919474B2
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- Japan
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- annular
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- 239000012535 impurity Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004080 punching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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- Bipolar Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
この発明はバイポーラトランジスタＢＰＴと接合形の電
界効果トランジスタＦＥＴとを一体化した半導体装置の
改良に関するものである。
界効果トランジスタＦＥＴとを一体化した半導体装置の
改良に関するものである。
第１図は従来のプレナー形ＮＰＮ−ＢＰＴと接合形ＦＥ
Ｔとを一体化した半導体装置を示す断面： 図、第２図
はその等価回路を示す回路図である。
Ｔとを一体化した半導体装置を示す断面： 図、第２図
はその等価回路を示す回路図である。
図において、１はＮ形コレクタ層、２はＮ形コレクタ層
１の第１の表面部に形成されたＰ形ベース層、３はＰ形
ベース層２の表面部に形成されたＮ形エミッタ層、４は
Ｎ形コレクタ層１のＮ形工゛０ ミッタ層３に対向する
部分を取り囲み、Ｐ形ベース層２に接して形成された環
状のＰ形ゲート層である。上記半導体装置を構成するプ
レーナ形ＮＰＮ−ＢＰＴはＮ形コレクタ層１、Ｐ形ベー
ス層２およびＮ形エミッタ層３をそれぞれコレクタ、ベ
ーに５スおよびエミッタとして構成され、接合形ＦＥＴ
は環状のＰ形ゲート層４、この環状のＰ形層４の内側の
Ｎ形コレクタ層１のＰ形ベース層２との境界面部、およ
びＮ形コレクタ層１の第２の表面部をそれぞれゲート、
ソース、およびドレインとし２０て構成されている。な
お、妾合形ＦＥＴのチャネル領域は環状Ｖ）Ｐ形ゲート
層４の内側のＮ形コレクタ層１である。このように構成
された上記半導体装置では、プレーナ形ＮＰＮ−ＢＰＴ
のコレクタと接合形ＦＥＴ２５のチャネル領域とが同一
のＮ形コレクタ層１であるとともに、プレーナ形ＮＰＮ
−ＢＰＴのベースであるＰ形ベース層２と接合形ＦＥＴ
のゲートである環状のＰ形ゲート層４とが接して形成さ
れているので、その等価回路は、第２図に示すように、
３０プレーナ形ＮＰＮ−ＢＰＴのコレクタと接合形ＦＥ
Ｔのソースとが接続され、プレーナ形ＮＰＮ−ＢＰＴの
ベースと接合形ＦＥＴのゲートとが接続された回路にな
る。
１の第１の表面部に形成されたＰ形ベース層、３はＰ形
ベース層２の表面部に形成されたＮ形エミッタ層、４は
Ｎ形コレクタ層１のＮ形工゛０ ミッタ層３に対向する
部分を取り囲み、Ｐ形ベース層２に接して形成された環
状のＰ形ゲート層である。上記半導体装置を構成するプ
レーナ形ＮＰＮ−ＢＰＴはＮ形コレクタ層１、Ｐ形ベー
ス層２およびＮ形エミッタ層３をそれぞれコレクタ、ベ
ーに５スおよびエミッタとして構成され、接合形ＦＥＴ
は環状のＰ形ゲート層４、この環状のＰ形層４の内側の
Ｎ形コレクタ層１のＰ形ベース層２との境界面部、およ
びＮ形コレクタ層１の第２の表面部をそれぞれゲート、
ソース、およびドレインとし２０て構成されている。な
お、妾合形ＦＥＴのチャネル領域は環状Ｖ）Ｐ形ゲート
層４の内側のＮ形コレクタ層１である。このように構成
された上記半導体装置では、プレーナ形ＮＰＮ−ＢＰＴ
のコレクタと接合形ＦＥＴ２５のチャネル領域とが同一
のＮ形コレクタ層１であるとともに、プレーナ形ＮＰＮ
−ＢＰＴのベースであるＰ形ベース層２と接合形ＦＥＴ
のゲートである環状のＰ形ゲート層４とが接して形成さ
れているので、その等価回路は、第２図に示すように、
３０プレーナ形ＮＰＮ−ＢＰＴのコレクタと接合形ＦＥ
Ｔのソースとが接続され、プレーナ形ＮＰＮ−ＢＰＴの
ベースと接合形ＦＥＴのゲートとが接続された回路にな
る。
このように、プレーナ形ＮＰＮ−ＢＰＴに接合形ＦＥＴ
を直列に接続する３５ことによつて、プレーナ形ＮＰＮ
−ＢＰＴのコレクタ電流の正の湿度依存性を接合形ＦＥ
Ｔのドレイン電流の負の温度依存性で補償し、プレーナ
形ＮＰＮ−ＢＰＴの熱的不安定性を防止しようとするも
のである。ところが、上記従来装置の構造では、プレー
ナ形ＮＰＮ−ＢＰＴのベースと接合形ＦＥＴのゲートと
が接続されているので、接合形ＦＥＴのゲートに印加で
きる最大の電圧がプレーナ形ＮＰＮ一ＢＰＴのベース．
エミツタ間の耐圧によつて制限される。
を直列に接続する３５ことによつて、プレーナ形ＮＰＮ
−ＢＰＴのコレクタ電流の正の湿度依存性を接合形ＦＥ
Ｔのドレイン電流の負の温度依存性で補償し、プレーナ
形ＮＰＮ−ＢＰＴの熱的不安定性を防止しようとするも
のである。ところが、上記従来装置の構造では、プレー
ナ形ＮＰＮ−ＢＰＴのベースと接合形ＦＥＴのゲートと
が接続されているので、接合形ＦＥＴのゲートに印加で
きる最大の電圧がプレーナ形ＮＰＮ一ＢＰＴのベース．
エミツタ間の耐圧によつて制限される。
このために、接合形ＦＥＴのゲートへの印加電圧を高く
して、接合形ＦＥＴのドレイン電流の負の温度依存性を
大きくすることができないので、プレーナ形ＮＰＮ−Ｂ
ＰＴの正の温度依存性を十分補償することができないと
いう欠点があつた。この発明は、上述の欠点に鑑みてな
されたもので、ＢＰＴと接合形ＦＥＴとが一体化した半
導体装置において、上記ＢＰＴのベースと上記接合形Ｆ
ＥＴのゲートとを分離し、上記接合形ＦＥＴのゲートへ
の印加電圧を高くできるようにして、上記接合形ＦＥＴ
のドレイン電流の負の温度依存性を大きくすることによ
つて、上記ＢＰＴのコレクタ電流の正の温度依存性を容
易に補償できるようにすることを目的とする。
して、接合形ＦＥＴのドレイン電流の負の温度依存性を
大きくすることができないので、プレーナ形ＮＰＮ−Ｂ
ＰＴの正の温度依存性を十分補償することができないと
いう欠点があつた。この発明は、上述の欠点に鑑みてな
されたもので、ＢＰＴと接合形ＦＥＴとが一体化した半
導体装置において、上記ＢＰＴのベースと上記接合形Ｆ
ＥＴのゲートとを分離し、上記接合形ＦＥＴのゲートへ
の印加電圧を高くできるようにして、上記接合形ＦＥＴ
のドレイン電流の負の温度依存性を大きくすることによ
つて、上記ＢＰＴのコレクタ電流の正の温度依存性を容
易に補償できるようにすることを目的とする。
第３図はこの発明の一実施例としてプレーナ形ＮＰＮ−
ＢＰＴと接合形ＦＥＴとを一体化した半導体装置を示す
断面図、第４図はその等価回路を示す回路図である。
ＢＰＴと接合形ＦＥＴとを一体化した半導体装置を示す
断面図、第４図はその等価回路を示す回路図である。
図において、１はＮ形コレクタ層、２はＮ形コレクタ層
１の第１の表面部に形成されたＰ形ベース層、３はＰ形
ベース層２の表面部に形成されたＮ形エミツタ層、５は
Ｎ形コレクタ層１の第２の表面上に形成されたＮ形半導
体層、６はＰ形ベース層２と所定間隔をおいてこれを取
り囲みＮ形コレクタ層１の第１の表面から第２の表面に
達するように形成されＮ形半導体層５の表面を露出さそ
た環状の溝、４ａは環状の溝６内に露出したＮ形半導体
層６の表面からＰ形不純物を拡散して形成された環状の
Ｐ形ゲート層である。
１の第１の表面部に形成されたＰ形ベース層、３はＰ形
ベース層２の表面部に形成されたＮ形エミツタ層、５は
Ｎ形コレクタ層１の第２の表面上に形成されたＮ形半導
体層、６はＰ形ベース層２と所定間隔をおいてこれを取
り囲みＮ形コレクタ層１の第１の表面から第２の表面に
達するように形成されＮ形半導体層５の表面を露出さそ
た環状の溝、４ａは環状の溝６内に露出したＮ形半導体
層６の表面からＰ形不純物を拡散して形成された環状の
Ｐ形ゲート層である。
この実施例の半導体装置を構成するプレーナ形ＮＰＮ−
ＢＰＴは、Ｎ形コレクタ層１、Ｐ形ベース層２、および
Ｎ形エミツタ層３をそれぞれコレクタ、ベース、および
エミツタとして構成され、接合形ＦＥＴは環状のＰ形ゲ
ート層４ａ１この環状のＰ形ゲート層４ａの内側のＮ形
半導体層５のＮ形コレクタ層１との境界面部、およびＮ
形半導ノ体層５の上記境界面部と対向する表面部をそれ
ぞれゲート、ソース、およびドレインとして構成されて
いる。
ＢＰＴは、Ｎ形コレクタ層１、Ｐ形ベース層２、および
Ｎ形エミツタ層３をそれぞれコレクタ、ベース、および
エミツタとして構成され、接合形ＦＥＴは環状のＰ形ゲ
ート層４ａ１この環状のＰ形ゲート層４ａの内側のＮ形
半導体層５のＮ形コレクタ層１との境界面部、およびＮ
形半導ノ体層５の上記境界面部と対向する表面部をそれ
ぞれゲート、ソース、およびドレインとして構成されて
いる。
なお、接合形ＦＥＴのチヤネル領域は環状のＰ形ゲート
層４ａの内側のＮ形半導体層５である。この実施例の半
導体装置では、プレーナ形Ｎヘ一ＢＰＴのコレクタであ
るＮ形コレクタ層１と接合形ＦＥＴのチヤネル領域であ
るＮ形半導体層５とが接して形成されているとともに、
プレーナ形ＮＰＮ−ＢＰＴのベースであるＰ形ベース層
２と接合形ＦＥＴのゲートである環状のＰ形ゲート層４
ａとが分離されているので、その等価回路は、第４図に
示すように表わされる。
層４ａの内側のＮ形半導体層５である。この実施例の半
導体装置では、プレーナ形Ｎヘ一ＢＰＴのコレクタであ
るＮ形コレクタ層１と接合形ＦＥＴのチヤネル領域であ
るＮ形半導体層５とが接して形成されているとともに、
プレーナ形ＮＰＮ−ＢＰＴのベースであるＰ形ベース層
２と接合形ＦＥＴのゲートである環状のＰ形ゲート層４
ａとが分離されているので、その等価回路は、第４図に
示すように表わされる。
このように、プレーナ形ＮＰＮ−ＢＰＴのベースと接合
形ＦＥＴのゲートとが分離されているので、接合形ＦＥ
Ｔのゲートに印加できる電圧は、プレーナ形ＮＰＮ−Ｂ
ＰＴのベース．エミツタ間の耐圧によつて制限されるこ
となく、高くすることができる。
形ＦＥＴのゲートとが分離されているので、接合形ＦＥ
Ｔのゲートに印加できる電圧は、プレーナ形ＮＰＮ−Ｂ
ＰＴのベース．エミツタ間の耐圧によつて制限されるこ
となく、高くすることができる。
このために、接合形ＦＥＴのゲートへの印加電圧を高く
することによつて、接合形ＦＥＴのドレイン電流の負の
温度依存性を大きくすることが可能となり、プレーナ形
ＮＰＮ−ＢＰＴのコレクタ電流の正の温度依存性を容易
に補償することができる。また、接合形ＦＥＴのゲート
への印加電圧がプレーナ形ＮＰＮ−ＢＰＴのベースエミ
ツタ間にほとんど印加されないので、プレーナ形ＮＰＮ
−ＢＰＴＯ）Ｐ形ベース層２の厚さを薄くして、その高
速動作を可能にすることができる。なお、上記実施例に
おいて、Ｎ形コレクタ層１をはさむＰ形ベース層２と環
状のＰ形ゲート層４ａとの間の最短距離をＷｃとし、Ｎ
形コレクタ層１およびＮ形半導体層５のそれぞれの不純
物濃度をＮｃ，およびＮＣ２とし、かつ環状のＰ形ゲー
ト層４ａの内径を２ａとして、これらの距離ＷＣｌ不純
物濃度Ｎｃ，およびＮＣ２、並びに内径２ａの間に次式
ば満足するように設計すると、上記実施例を容易に構成
することができる。司 ）１ ▼ ｌ
▼し Ｖ （リすなわ
ち、上記実施例では、Ｐ形ベース層２とＮ形コレクタ層
１と環状のＰ形ゲート層４ａとでＰＮＰ−ＢＰＴを構成
しており、Ｎ形コレクタ層１がベースとなつているので
、環状のＰ形ゲート層４ａに印加で央７．畠十の営庄舵
Ｎ竪１１ノカ々―コレクタ層１のパンチスルー電圧ＶＰ
Ｔは次式で与えられる。
することによつて、接合形ＦＥＴのドレイン電流の負の
温度依存性を大きくすることが可能となり、プレーナ形
ＮＰＮ−ＢＰＴのコレクタ電流の正の温度依存性を容易
に補償することができる。また、接合形ＦＥＴのゲート
への印加電圧がプレーナ形ＮＰＮ−ＢＰＴのベースエミ
ツタ間にほとんど印加されないので、プレーナ形ＮＰＮ
−ＢＰＴＯ）Ｐ形ベース層２の厚さを薄くして、その高
速動作を可能にすることができる。なお、上記実施例に
おいて、Ｎ形コレクタ層１をはさむＰ形ベース層２と環
状のＰ形ゲート層４ａとの間の最短距離をＷｃとし、Ｎ
形コレクタ層１およびＮ形半導体層５のそれぞれの不純
物濃度をＮｃ，およびＮＣ２とし、かつ環状のＰ形ゲー
ト層４ａの内径を２ａとして、これらの距離ＷＣｌ不純
物濃度Ｎｃ，およびＮＣ２、並びに内径２ａの間に次式
ば満足するように設計すると、上記実施例を容易に構成
することができる。司 ）１ ▼ ｌ
▼し Ｖ （リすなわ
ち、上記実施例では、Ｐ形ベース層２とＮ形コレクタ層
１と環状のＰ形ゲート層４ａとでＰＮＰ−ＢＰＴを構成
しており、Ｎ形コレクタ層１がベースとなつているので
、環状のＰ形ゲート層４ａに印加で央７．畠十の営庄舵
Ｎ竪１１ノカ々―コレクタ層１のパンチスルー電圧ＶＰ
Ｔは次式で与えられる。
ここに、ｑは電子の負荷、εｓはＮ形コレクタ層１の誘
電率である。
電率である。
一方、接合形ＦＥＴのチヤネル領域をピンチオフさせる
環状のＰ形ゲート層４ａのピンチオフ電圧ＶｐＯは次式
で与えられる。
環状のＰ形ゲート層４ａのピンチオフ電圧ＶｐＯは次式
で与えられる。
したがつて、環状のＰ形ゲート層４ａへ印加できる電圧
は、プレーナ形ＮＰＮ−ＢＰＴ（７）Ｎ形コレクタ層１
をパンチスルーさせることなく、接合形ＦＥＴのチヤネ
ル領域をピンチオフさせる必要があるので、上記式およ
び式からＶｐＯ＜ＶＰＴの条件、すなわち上記〔１〕式
を満足させればよいことになる。
は、プレーナ形ＮＰＮ−ＢＰＴ（７）Ｎ形コレクタ層１
をパンチスルーさせることなく、接合形ＦＥＴのチヤネ
ル領域をピンチオフさせる必要があるので、上記式およ
び式からＶｐＯ＜ＶＰＴの条件、すなわち上記〔１〕式
を満足させればよいことになる。
特に、接合形ＦＥＴのチヤネル領域を構成するＮ形半導
体層５の不純物濃度ＮＣ２をプレーナ形ＮＰＮ−ＢＰＴ
（７）Ｎ形コレクタ層１の不純物濃度ＮＣｌより低濃度
にする場合には、上記〔１〕より環状のＰ形ゲート層４
ａの内径２ａを大きくすることができるので、接合形Ｆ
ＥＴのドレイン電流を大きくすることが可能となる。な
お、この発明は、上記実施例のＮ形をＰ形に、Ｐ形をＮ
形にした場合にも適用できるばかりか、プレーナ形ＢＰ
Ｔをメサ形ＢＰＴにした場合にｂ適用できる。
体層５の不純物濃度ＮＣ２をプレーナ形ＮＰＮ−ＢＰＴ
（７）Ｎ形コレクタ層１の不純物濃度ＮＣｌより低濃度
にする場合には、上記〔１〕より環状のＰ形ゲート層４
ａの内径２ａを大きくすることができるので、接合形Ｆ
ＥＴのドレイン電流を大きくすることが可能となる。な
お、この発明は、上記実施例のＮ形をＰ形に、Ｐ形をＮ
形にした場合にも適用できるばかりか、プレーナ形ＢＰ
Ｔをメサ形ＢＰＴにした場合にｂ適用できる。
以上、説明したように、この発明の半導体装置では、第
１伝導形の半導体層の表面部に形成された環状の第３伝
導形層をゲート層とし、この環状のゲート層に囲まれた
上記半導体層をチヤネル領域とする接合形ＦＥＴと、上
記環状ノゲート層に囲まれた上記半導体層の表面に第１
伝導形のコレクタ層の下面が接するように形成されたプ
レーナノ形もしくはメサ形のＢＰＴとで構成され、上記
ＢＰＴのベース層と上記ＦＥＴのゲート層との間の最短
距離をＷｃとし、上記コレクタ層と上記半導体層とのそ
れぞれの不純物濃度をＮＣｌおよびＮＣ２とし、かつ上
記ゲート層の内径を２ａとしたとき、の関係を満足する
ようにしたので、上記接合形ＦＥＴのゲート層に印加で
きる電圧は上記ＢＰＴのベース．エミツタ間の耐圧によ
つて制限されることなく、高くすることができる。
１伝導形の半導体層の表面部に形成された環状の第３伝
導形層をゲート層とし、この環状のゲート層に囲まれた
上記半導体層をチヤネル領域とする接合形ＦＥＴと、上
記環状ノゲート層に囲まれた上記半導体層の表面に第１
伝導形のコレクタ層の下面が接するように形成されたプ
レーナノ形もしくはメサ形のＢＰＴとで構成され、上記
ＢＰＴのベース層と上記ＦＥＴのゲート層との間の最短
距離をＷｃとし、上記コレクタ層と上記半導体層とのそ
れぞれの不純物濃度をＮＣｌおよびＮＣ２とし、かつ上
記ゲート層の内径を２ａとしたとき、の関係を満足する
ようにしたので、上記接合形ＦＥＴのゲート層に印加で
きる電圧は上記ＢＰＴのベース．エミツタ間の耐圧によ
つて制限されることなく、高くすることができる。
このために、上記接合形ＦＥＴのゲート層への印加電圧
を高くすることによつて、上記接合形ＦＥＴのドレイン
電流の負の温度依存性を大きくすることが可能となり、
上記ＢＰＴのコレクタ電流の正の淵度依存性を容易に補
償することができる。また、上記接合形ＦＥＴのゲート
層への印加電圧が上記ＢＰＴのベース．エミツタ間にほ
とんど印加されないので、上記ＢＰＴのベース層の厚さ
を薄くして、その高速動作を可能にすることができる。
を高くすることによつて、上記接合形ＦＥＴのドレイン
電流の負の温度依存性を大きくすることが可能となり、
上記ＢＰＴのコレクタ電流の正の淵度依存性を容易に補
償することができる。また、上記接合形ＦＥＴのゲート
層への印加電圧が上記ＢＰＴのベース．エミツタ間にほ
とんど印加されないので、上記ＢＰＴのベース層の厚さ
を薄くして、その高速動作を可能にすることができる。
第１図は従来のプレーナ形ＮＰＮ−ＢＰＴと接合形ＦＥ
Ｔとを一体化した半導体装置を示す断面図、第２図はそ
の等価回路を示す回路図、第３図はこの発明の一実施例
としてプレーナ形ＮＰＮ一ＢＰＴと接合形ＦＥＴとを一
体化した半導体装置を示す断面図、第４図はその等価回
路を示す回路図である。 図において、１はＮ形（第１伝導形）コレクタ層、２は
Ｐ形（第２伝導形）ベース層、３はＮ形エミツタ層、４
，４ａはそれぞれ環状のＰ形ゲート層、５はＮ形半導体
層、６は環状の溝である。
Ｔとを一体化した半導体装置を示す断面図、第２図はそ
の等価回路を示す回路図、第３図はこの発明の一実施例
としてプレーナ形ＮＰＮ一ＢＰＴと接合形ＦＥＴとを一
体化した半導体装置を示す断面図、第４図はその等価回
路を示す回路図である。 図において、１はＮ形（第１伝導形）コレクタ層、２は
Ｐ形（第２伝導形）ベース層、３はＮ形エミツタ層、４
，４ａはそれぞれ環状のＰ形ゲート層、５はＮ形半導体
層、６は環状の溝である。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の半導体層の表面部に形成された環状の
第２伝導形層をゲート層とし、この環状のゲート層に囲
まれた上記半導体層をチャネル領域とする接合形電界効
果トランジスタ、および上記環状のゲート層に囲まれた
上記半導体層の表面に第１伝導形のコレクタ層の下面が
接するように形成されたプレーナ形もしくはメサ形のバ
イポーラトランジスタを備え、上記バイポーラトランジ
スタの第１伝導形のコレクタ層をはさむ第２伝導形のベ
ース層と上記接合形電界効果トランジスタの第２伝導形
の環状のゲート層との間の最短距離をＷｃとし、上記コ
レクタ層と上記第１伝導形の半導体層とのそれぞれの不
純物濃度をＮｃ＿１およびＮｃ＿２とし、かつ上記第２
伝導形の環状のゲート層の内径を２ａとしたとき、Ｎｃ
＿２・ａ＾２＜Ｎｃ＿１・Ｗ＾２ｃ の関係を満足するようにしたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205978A JPS5919474B2 (ja) | 1978-09-11 | 1978-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205978A JPS5919474B2 (ja) | 1978-09-11 | 1978-09-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5538080A JPS5538080A (en) | 1980-03-17 |
| JPS5919474B2 true JPS5919474B2 (ja) | 1984-05-07 |
Family
ID=14577003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11205978A Expired JPS5919474B2 (ja) | 1978-09-11 | 1978-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919474B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972193A (ja) * | 1982-10-18 | 1984-04-24 | アルプス電気株式会社 | 電子部品插入機 |
| JPS59107600A (ja) * | 1982-12-13 | 1984-06-21 | アルプス電気株式会社 | 電子部品插入機の部品受渡装置 |
| US9935628B2 (en) * | 2015-11-10 | 2018-04-03 | Analog Devices Global | FET—bipolar transistor combination, and a switch comprising such a FET—bipolar transistor combination |
-
1978
- 1978-09-11 JP JP11205978A patent/JPS5919474B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5538080A (en) | 1980-03-17 |
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