JPS6344305B2 - - Google Patents
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- JPS6344305B2 JPS6344305B2 JP55059144A JP5914480A JPS6344305B2 JP S6344305 B2 JPS6344305 B2 JP S6344305B2 JP 55059144 A JP55059144 A JP 55059144A JP 5914480 A JP5914480 A JP 5914480A JP S6344305 B2 JPS6344305 B2 JP S6344305B2
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- Japan
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- type
- conductivity type
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- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、特に分離拡散領
域とコレクタ領域が短絡され、エミツタ領域の周
囲を前記コレクタ領域が囲んでいて、ベース電極
が前記コレクタ領域の外側にある集積回路型トラ
ンジスタを具備した半導体装置に関する。
域とコレクタ領域が短絡され、エミツタ領域の周
囲を前記コレクタ領域が囲んでいて、ベース電極
が前記コレクタ領域の外側にある集積回路型トラ
ンジスタを具備した半導体装置に関する。
従来、標準的なバイボーラ型集積回路において
はＰ型半導体基板にn+型埋込み拡散領域を形成
後ｎ型のエピタキシヤル層を形成し、さらに、
P+型分離拡散領域を形成し、各分離領域内にＰ
型のベース拡散とn+型のエミツタ拡散を行いnPn
型のトランジスタを構成している。かかる工程に
おいて、同時にPnP型トランジスタを形成するに
は、前記nPnトランジスタのベース形成時のＰ型
拡散でエミツタ領域を形成し、エピタキシヤル層
をベース領域とし、前記Ｐ型基板をコレクタとす
るバーテイカル型（Vertical Type）PnPトラン
ジスタか、前記nPn型トランジスタのベース形成
時のＰ型拡散でエミツタ領域とコレクタ領域を形
成し、エピタキシヤル層をベース領域とし、寄性
のバーテイカル型PnPトランジスタが出来ないよ
うにエミツタ・コレクタ直下領域より広い領域に
n+型埋込層を有するラテラル型（Lateral Type）
PnPトランジスタのいづれかであつた。
はＰ型半導体基板にn+型埋込み拡散領域を形成
後ｎ型のエピタキシヤル層を形成し、さらに、
P+型分離拡散領域を形成し、各分離領域内にＰ
型のベース拡散とn+型のエミツタ拡散を行いnPn
型のトランジスタを構成している。かかる工程に
おいて、同時にPnP型トランジスタを形成するに
は、前記nPnトランジスタのベース形成時のＰ型
拡散でエミツタ領域を形成し、エピタキシヤル層
をベース領域とし、前記Ｐ型基板をコレクタとす
るバーテイカル型（Vertical Type）PnPトラン
ジスタか、前記nPn型トランジスタのベース形成
時のＰ型拡散でエミツタ領域とコレクタ領域を形
成し、エピタキシヤル層をベース領域とし、寄性
のバーテイカル型PnPトランジスタが出来ないよ
うにエミツタ・コレクタ直下領域より広い領域に
n+型埋込層を有するラテラル型（Lateral Type）
PnPトランジスタのいづれかであつた。
ところで、前記バーテイカル型PnPトランジス
タでは、エピタキシヤル層の厚さのばらつきと、
nPn型トランジスタ形成条件上の都合とで十分大
きな電流利得は達成出来ず、前記ラテラル型トラ
ンジスタでも耐圧と拡散領域形成精度の為、エミ
ツタとコレクタ間の実効長は10μm前後にしか出
来ず、十分大きな電流利得が達成出来ない。しか
し、コレクタ領域が分離拡散領域及び半導体基板
と短絡されている場合は、前記ラテラル型PnPト
ランジスタ形成領域直下にあるn+型埋込拡散領
域を形成せずに寄生のPnPトランジスタを積極的
に利用して、ラテラル方向とバーテイカル方向い
づれにもPnPトランジスタが動作するようにする
ことが出来、この場合、前記２種のPnPトランジ
スタが単独で動作する時よりかなり大きな電流利
得、例えばエミツタ接地型電流利得で100程度以
上が得られるようになる。しかし、このような構
造のPnPトランジスタは、大きな電流利得を得ら
れる様にエミツタ領域をコレクタ領域が囲んでお
り、かつエミツタ領域とラテラル型のPnPトラン
ジスタのコレクタ領域との間隔は電流利得を上げ
る為狭くなつている為、ベース電極の取り出しは
コレクタ領域に囲まれていない外側に取らねばな
らなくなつている。その為、前記PnPトランジス
タのベース・コレクタ間電圧が高くなると、コレ
クタと半導体基板をゲートとし、エピタキシヤル
層をチヤネルとする寄生の接合型電界効果トラン
ジスタがピンチオフ（Pinch Off）する為、前記
PnPトランジスタのベース領域とベース電極が開
放されてこのPnPトランジスタが動作しなくなる
欠点があつた。このことを図により詳細に説明す
る。
タでは、エピタキシヤル層の厚さのばらつきと、
nPn型トランジスタ形成条件上の都合とで十分大
きな電流利得は達成出来ず、前記ラテラル型トラ
ンジスタでも耐圧と拡散領域形成精度の為、エミ
ツタとコレクタ間の実効長は10μm前後にしか出
来ず、十分大きな電流利得が達成出来ない。しか
し、コレクタ領域が分離拡散領域及び半導体基板
と短絡されている場合は、前記ラテラル型PnPト
ランジスタ形成領域直下にあるn+型埋込拡散領
域を形成せずに寄生のPnPトランジスタを積極的
に利用して、ラテラル方向とバーテイカル方向い
づれにもPnPトランジスタが動作するようにする
ことが出来、この場合、前記２種のPnPトランジ
スタが単独で動作する時よりかなり大きな電流利
得、例えばエミツタ接地型電流利得で100程度以
上が得られるようになる。しかし、このような構
造のPnPトランジスタは、大きな電流利得を得ら
れる様にエミツタ領域をコレクタ領域が囲んでお
り、かつエミツタ領域とラテラル型のPnPトラン
ジスタのコレクタ領域との間隔は電流利得を上げ
る為狭くなつている為、ベース電極の取り出しは
コレクタ領域に囲まれていない外側に取らねばな
らなくなつている。その為、前記PnPトランジス
タのベース・コレクタ間電圧が高くなると、コレ
クタと半導体基板をゲートとし、エピタキシヤル
層をチヤネルとする寄生の接合型電界効果トラン
ジスタがピンチオフ（Pinch Off）する為、前記
PnPトランジスタのベース領域とベース電極が開
放されてこのPnPトランジスタが動作しなくなる
欠点があつた。このことを図により詳細に説明す
る。
第１図ａ，ｂは電流利得が向上するようにした
が上記ピンチオフの問題が発生してしまう半導体
装置におけるコレクタ領域と分離領域とが短絡さ
れた集積回路型PnPトランジスタ部の平面図およ
びそのＡ―A′断面図である。
が上記ピンチオフの問題が発生してしまう半導体
装置におけるコレクタ領域と分離領域とが短絡さ
れた集積回路型PnPトランジスタ部の平面図およ
びそのＡ―A′断面図である。
第１図ａ，ｂにおいて、ｐ型半導体基板１の上
面にｎ型エピタキシヤル層３′が形成され、さら
に、エピタキシヤル層３′中に枠状のＰ型の分離
領域２が形成され、分離領域２に囲まれてベース
領域３が存在し、ベース領域３の中に選択的に形
成されたＰ型エミツタ領域５を方形にとり囲むよ
うにＰ型コレクタ領域４が形成され、コレクタ領
域４の３辺の一部は分離領域２に重なつて分離領
域と短絡された形に形成されている。また、コレ
クタ領域４を間にしてエミツタ領域５と向い合つ
たベース領域３の上面部にベース電極取出し用の
n+型拡散領域３ｂが形成されて、その上面にベ
ース電極３ａがとりつけられている。４ａ，５ａ
はそれぞれコレクタ電極およびエミツタ電極を示
す。
面にｎ型エピタキシヤル層３′が形成され、さら
に、エピタキシヤル層３′中に枠状のＰ型の分離
領域２が形成され、分離領域２に囲まれてベース
領域３が存在し、ベース領域３の中に選択的に形
成されたＰ型エミツタ領域５を方形にとり囲むよ
うにＰ型コレクタ領域４が形成され、コレクタ領
域４の３辺の一部は分離領域２に重なつて分離領
域と短絡された形に形成されている。また、コレ
クタ領域４を間にしてエミツタ領域５と向い合つ
たベース領域３の上面部にベース電極取出し用の
n+型拡散領域３ｂが形成されて、その上面にベ
ース電極３ａがとりつけられている。４ａ，５ａ
はそれぞれコレクタ電極およびエミツタ電極を示
す。
第２図ａ，ｂは第１図のトランジスタと、これ
を動作させるために接続した回路の回路図をとも
に示した図で、図ａはコレクタ・ベース間電圧
VCBが低い場合、図ｂはVCBが高い場合、第２図
ｃは同図ａ，ｂのトランジスタ部を等価回路で置
き替えた図である。
を動作させるために接続した回路の回路図をとも
に示した図で、図ａはコレクタ・ベース間電圧
VCBが低い場合、図ｂはVCBが高い場合、第２図
ｃは同図ａ，ｂのトランジスタ部を等価回路で置
き替えた図である。
第２図ａにおいて、コレクタ電極４ａとベース
電極３ａとの間に負荷抵抗RLを通して加えられ
ている電源VCBの電圧が高くない場合、コレク
タ・ベース間のＰ―Ｎ接合近傍に生じる空乏層７
ａと７ｂとの間にはさまれた領域に、寄性電界効
果トランジスタ８（第２図ｃ）のチヤネル９を通
じて、バイアス電源VBEと信号電源VSによるベー
ス電流が流れ、このトランジスタは正常に動作す
る。しかし、VCBが高くなり、第２図ｂのように
空乏層７ａと７ｂが拡がり合体して空乏層７とな
り、そのためベース電極３ａとエミツタ電極５ａ
との間の通路は断たれ、このトランジスタは動作
しなくなる。
電極３ａとの間に負荷抵抗RLを通して加えられ
ている電源VCBの電圧が高くない場合、コレク
タ・ベース間のＰ―Ｎ接合近傍に生じる空乏層７
ａと７ｂとの間にはさまれた領域に、寄性電界効
果トランジスタ８（第２図ｃ）のチヤネル９を通
じて、バイアス電源VBEと信号電源VSによるベー
ス電流が流れ、このトランジスタは正常に動作す
る。しかし、VCBが高くなり、第２図ｂのように
空乏層７ａと７ｂが拡がり合体して空乏層７とな
り、そのためベース電極３ａとエミツタ電極５ａ
との間の通路は断たれ、このトランジスタは動作
しなくなる。
本発明の目的は、コレクタ・ベース間に高い電
圧が加えられても動作不能となることのないよう
にされた、コレクタ領域と分離領域および半導体
基板が短絡された集積回路型トランジスタを具備
した半導体装置を提供することにある。
圧が加えられても動作不能となることのないよう
にされた、コレクタ領域と分離領域および半導体
基板が短絡された集積回路型トランジスタを具備
した半導体装置を提供することにある。
本発明の特徴は、一導電型の半導体基板と、前
記半導体基板の上面に形成された逆導電型のエピ
タキシヤル層中に枠状に形成されかつ前記半導体
基板に接続する一導電型の分離領域と、前記分離
領域に囲まれた前記逆導電型のエピタキシヤル層
からなるベース領域と、前記ベース領域中に選択
的に形成された一導電型のエミツタ領域と、一部
分の巾方向において前記分離領域と接続しかつ前
記エミツタ領域をとり囲んで前記ベース領域中に
形成された一導電型のコレクタ領域と、前記コレ
クタ領域の全長上にわたつて形成されることによ
り前記エミツタ領域をとり囲むコレクタ電極と、
前記コレクタ領域の外側のベース領域上面に設け
られたベース電極と、前記分離領域により囲まれ
た前記ベース領域と前記半導体基板とのなす全接
合のうち、前記ベース電極から前記エミツタ領域
にいたる方向で前記コレクタ領域を完全に横切る
個所の下の前記接合の部分のみに選択的に形成さ
れ、前記ベース電極から前記エミツタ領域にいた
る方向を長手方向とする細長平面形状をなし、か
つ、前記エミツタ領域下にはいたらない逆導電型
の高濃度埋込拡散領域とを有するラテラル方向お
よびバーテイカル方向のいずれにも動作するトラ
ンジスタを具備した半導体装置にある。このよう
に高濃度埋込拡散領域を設けているから上記ピン
チオフの不都合は回避される。又、この領域は細
長い形状でベース電極からエミツタ領域にいたる
方向でコレクタ領域を横切る個所のみに限定的に
設けているからこの領域を設けてもバーテイカル
方向の動作に支障を生じない。さらに、コレクタ
領域もコレクタ電極もエミツタ領域を囲んでいる
から、ラテラル方向の動作もバーテイカル方向の
動作も各部分において均一に行なわれ特性のよい
トランジスタとなる。
記半導体基板の上面に形成された逆導電型のエピ
タキシヤル層中に枠状に形成されかつ前記半導体
基板に接続する一導電型の分離領域と、前記分離
領域に囲まれた前記逆導電型のエピタキシヤル層
からなるベース領域と、前記ベース領域中に選択
的に形成された一導電型のエミツタ領域と、一部
分の巾方向において前記分離領域と接続しかつ前
記エミツタ領域をとり囲んで前記ベース領域中に
形成された一導電型のコレクタ領域と、前記コレ
クタ領域の全長上にわたつて形成されることによ
り前記エミツタ領域をとり囲むコレクタ電極と、
前記コレクタ領域の外側のベース領域上面に設け
られたベース電極と、前記分離領域により囲まれ
た前記ベース領域と前記半導体基板とのなす全接
合のうち、前記ベース電極から前記エミツタ領域
にいたる方向で前記コレクタ領域を完全に横切る
個所の下の前記接合の部分のみに選択的に形成さ
れ、前記ベース電極から前記エミツタ領域にいた
る方向を長手方向とする細長平面形状をなし、か
つ、前記エミツタ領域下にはいたらない逆導電型
の高濃度埋込拡散領域とを有するラテラル方向お
よびバーテイカル方向のいずれにも動作するトラ
ンジスタを具備した半導体装置にある。このよう
に高濃度埋込拡散領域を設けているから上記ピン
チオフの不都合は回避される。又、この領域は細
長い形状でベース電極からエミツタ領域にいたる
方向でコレクタ領域を横切る個所のみに限定的に
設けているからこの領域を設けてもバーテイカル
方向の動作に支障を生じない。さらに、コレクタ
領域もコレクタ電極もエミツタ領域を囲んでいる
から、ラテラル方向の動作もバーテイカル方向の
動作も各部分において均一に行なわれ特性のよい
トランジスタとなる。
つぎに本発明を実施例により説明する。
第３図ａ，ｂは本発明の一実施例の平面図およ
び断面図である。第３図ａ，ｂにおいて、本発明
の半導体装置が含むところの集積回路型トランジ
スタ部はＰ型基板１、P+分離領域２、ｎ型エピ
タキシヤル層によるｎ型ベース領域３、Ｐ型コレ
クタ領域４、Ｐ型エミツタ領域５、ベース電極と
り出し用のn+拡散領域３ｂ、ベース電極３ａ、
コレクタ電極４ａ、エミツタ電極５ａとを備えて
いることにおいては第１図の従来のものと同じで
ある。しかし、n+拡散領域３ｂに対向するコレ
クタ４の直下のｎ型ベース層３の底部にｎ導電型
の高濃度の埋込拡散領域１０が形成されているこ
とにおいて本発明のものは第１図のものと相違す
るのである。
び断面図である。第３図ａ，ｂにおいて、本発明
の半導体装置が含むところの集積回路型トランジ
スタ部はＰ型基板１、P+分離領域２、ｎ型エピ
タキシヤル層によるｎ型ベース領域３、Ｐ型コレ
クタ領域４、Ｐ型エミツタ領域５、ベース電極と
り出し用のn+拡散領域３ｂ、ベース電極３ａ、
コレクタ電極４ａ、エミツタ電極５ａとを備えて
いることにおいては第１図の従来のものと同じで
ある。しかし、n+拡散領域３ｂに対向するコレ
クタ４の直下のｎ型ベース層３の底部にｎ導電型
の高濃度の埋込拡散領域１０が形成されているこ
とにおいて本発明のものは第１図のものと相違す
るのである。
埋込拡散領域１０のドナー濃度はエピタキシヤ
ル層３′のドナー濃度よりはるかに高い為、Ｐ型
半導体基板１より空乏層が拡がらなくなり、寄生
接合型電界効果トランジスタのピンチオフ電圧は
本来のPnPトランジスタの実用上のベース・コレ
クタ間バイアス電圧よりはるかに高くなり、ベー
ス電極３ａとベース領域３が開放される欠点は解
消される。例えば、従来は25〜30VのVCBで動作
不能となるものが多数あつたが、それが本発明に
より50V以上まで改善された。また、埋込拡散領
域１０はベース領域３の直列抵抗を下げる効果も
ある。従つて、電流利得の高いしかも高いコレク
タ電圧でも動作停止などが起らない集積回路型
PnPトランジスタを具備した半導体装置が得られ
ることになる。なお、以上の記述でｎ型を逆導電
型Ｐ型を一導電型に対応させているが、さらに、
PnPトランジスタをnPnトランジスタに入れ換え
て考えてもまつたく同じことが成立する。
ル層３′のドナー濃度よりはるかに高い為、Ｐ型
半導体基板１より空乏層が拡がらなくなり、寄生
接合型電界効果トランジスタのピンチオフ電圧は
本来のPnPトランジスタの実用上のベース・コレ
クタ間バイアス電圧よりはるかに高くなり、ベー
ス電極３ａとベース領域３が開放される欠点は解
消される。例えば、従来は25〜30VのVCBで動作
不能となるものが多数あつたが、それが本発明に
より50V以上まで改善された。また、埋込拡散領
域１０はベース領域３の直列抵抗を下げる効果も
ある。従つて、電流利得の高いしかも高いコレク
タ電圧でも動作停止などが起らない集積回路型
PnPトランジスタを具備した半導体装置が得られ
ることになる。なお、以上の記述でｎ型を逆導電
型Ｐ型を一導電型に対応させているが、さらに、
PnPトランジスタをnPnトランジスタに入れ換え
て考えてもまつたく同じことが成立する。
第１図ａ，ｂは電流利得が向上するようにした
がピンチオフの問題が発生してしまう半導体装置
の一例の集積回路型トランジスタ部の平面図およ
び断面図、第２図ａ，ｂはともに第１図のトラン
ジスタとこれを動作させるために接続した回路と
を含む動作説明のための図、第２図ｃは同図ａ，
ｂのトランジスタ部を等価回路に置き替えた図、
第３図ａ，ｂは本発明の一実施例の平面図および
断面図である。 １……Ｐ型半導体基板、２……P+型分離領域、
３′……ｎ型エピタキシヤル層、３……ｎ型ベー
ス領域、３ａ……ベース電極、３ｂ……ベース電
極とり出し用n+拡散領域、４……コレクタ領域、
４ａ……コレクタ電極、５……エミツタ領域、５
ａ……エミツタ電極、７，７ａ，７ｂ……空乏
層、８……寄生接合型電界効果トランジスタ、９
……チヤネル、１０……ｎ型高濃度拡散領域。
がピンチオフの問題が発生してしまう半導体装置
の一例の集積回路型トランジスタ部の平面図およ
び断面図、第２図ａ，ｂはともに第１図のトラン
ジスタとこれを動作させるために接続した回路と
を含む動作説明のための図、第２図ｃは同図ａ，
ｂのトランジスタ部を等価回路に置き替えた図、
第３図ａ，ｂは本発明の一実施例の平面図および
断面図である。 １……Ｐ型半導体基板、２……P+型分離領域、
３′……ｎ型エピタキシヤル層、３……ｎ型ベー
ス領域、３ａ……ベース電極、３ｂ……ベース電
極とり出し用n+拡散領域、４……コレクタ領域、
４ａ……コレクタ電極、５……エミツタ領域、５
ａ……エミツタ電極、７，７ａ，７ｂ……空乏
層、８……寄生接合型電界効果トランジスタ、９
……チヤネル、１０……ｎ型高濃度拡散領域。
Claims (1)
- １ 一導電型の半導体基板と、前記半導体基板の
上面に形成された逆導電型のエピタキシヤル層中
に枠状に形成されかつ前記半導体基板に接続する
一導電型の分離領域と、前記分離領域に囲まれた
前記逆導電型のエピタキシヤル層からなるベース
領域と、前記ベース領域中に選択的に形成された
一導電型のエミツタ領域と、一部分の巾方向にお
いて前記分離領域と接続しかつ前記エミツタ領域
をとり囲んで前記ベース領域中に形成された一導
電型のコレクタ領域と、前記コレクタ領域の全長
上にわたつて形成されることにより前記エミツタ
領域をとり囲むコレクタ電極と、前記コレクタ領
域の外側のベース領域上面に設けられたベース電
極と、前記分離領域により囲まれた前記ベース領
域と前記半導体基板とのなす全接合のうち、前記
ベース電極から前記エミツタ領域にいたる方向で
前記コレクタ領域を完全に横切る個所の下の前記
接合の部分のみに選択的に形形成され、前記ベー
ス電極から前記エミツタ領域にいたる方向を長手
方向とする細長平面形状をなし、かつ、前記エミ
ツタ領域下にはいたらない逆導電型の高濃度埋込
拡散領域とを有するラテラル方向およびパーテイ
カル方向のいずれにも動作するトランジスタを具
備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5914480A JPS56155545A (en) | 1980-05-02 | 1980-05-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5914480A JPS56155545A (en) | 1980-05-02 | 1980-05-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155545A JPS56155545A (en) | 1981-12-01 |
| JPS6344305B2 true JPS6344305B2 (ja) | 1988-09-05 |
Family
ID=13104836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5914480A Granted JPS56155545A (en) | 1980-05-02 | 1980-05-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56155545A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947762A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | 半導体装置 |
| JPS60142563A (ja) * | 1983-12-29 | 1985-07-27 | New Japan Radio Co Ltd | 半導体装置 |
| JPH067553B2 (ja) * | 1983-12-29 | 1994-01-26 | 新日本無線株式会社 | 半導体装置 |
| JP4911914B2 (ja) * | 2005-04-18 | 2012-04-04 | 株式会社オーディオテクニカ | コンデンサーマイクロホン |
| JP4753887B2 (ja) * | 2006-04-07 | 2011-08-24 | 株式会社オーディオテクニカ | マイクロホンのコネクタおよびそのシールド方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507423A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS5172286A (ja) * | 1974-12-20 | 1976-06-22 | Fujitsu Ltd | Handotaisochi |
| JPS51140490A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | Lateral transistor |
| JPS53107279A (en) * | 1977-03-01 | 1978-09-19 | Sony Corp | Semiconductor device |
-
1980
- 1980-05-02 JP JP5914480A patent/JPS56155545A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507423A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS5172286A (ja) * | 1974-12-20 | 1976-06-22 | Fujitsu Ltd | Handotaisochi |
| JPS51140490A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | Lateral transistor |
| JPS53107279A (en) * | 1977-03-01 | 1978-09-19 | Sony Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56155545A (en) | 1981-12-01 |
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