JP2716152B2 - ラテラルトランジスタ - Google Patents
ラテラルトランジスタInfo
- Publication number
- JP2716152B2 JP2716152B2 JP63195531A JP19553188A JP2716152B2 JP 2716152 B2 JP2716152 B2 JP 2716152B2 JP 63195531 A JP63195531 A JP 63195531A JP 19553188 A JP19553188 A JP 19553188A JP 2716152 B2 JP2716152 B2 JP 2716152B2
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- JP
- Japan
- Prior art keywords
- conductivity type
- region
- layer
- reverse
- lateral transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラテラルトランジスタの構造に関する。
従来、この種のラテラルトランジスタは、同時拡散で
エミッタ及びコレクタが形成出来る利点をもっており、
このトランジスタを飽和領域である動作領域で動作させ
るリニアICに多く使用されている。第３図は従来の一例
を示すラテラルトランジスタの平面図、第４図は第３図
に示すラテラルトランジスタの模式断面図、第５図は第
４図の等価回路図である。
エミッタ及びコレクタが形成出来る利点をもっており、
このトランジスタを飽和領域である動作領域で動作させ
るリニアICに多く使用されている。第３図は従来の一例
を示すラテラルトランジスタの平面図、第４図は第３図
に示すラテラルトランジスタの模式断面図、第５図は第
４図の等価回路図である。
このラテラルトランジスタは、ｐ型半導体基板９の上
にｎ型のエピタキシアル層を成長させ、このエピタキシ
アル層がｐ型分離層とp+型分離層とからなる分離領域６
でエピタキシアル領域４に分割されている。この分割さ
れたエピタキシアル領域４とｐ型半導体基板９との間に
は、埋込層５が形成されている。エピタキシアル領域４
上には、この領域の中央にｐ型不純物層でなるエミッタ
領域１と、そのエミッタ領域１の周囲を囲むように帯状
のｐ型不純物層でなるコレクタ領域２と、更に、そのコ
レクタ領域２の横に並んでｎ型不純物層でなるベース領
域３とがそれぞれ形成されている。また、エミッタ及び
コレクタ領域を囲むように、ベース領域３の下側に接し
て形成された帯状のｎ型不純物層７があり、この帯状の
ｎ型不純物層７は下方に伸び、その先端は埋込層５に接
続されている。
にｎ型のエピタキシアル層を成長させ、このエピタキシ
アル層がｐ型分離層とp+型分離層とからなる分離領域６
でエピタキシアル領域４に分割されている。この分割さ
れたエピタキシアル領域４とｐ型半導体基板９との間に
は、埋込層５が形成されている。エピタキシアル領域４
上には、この領域の中央にｐ型不純物層でなるエミッタ
領域１と、そのエミッタ領域１の周囲を囲むように帯状
のｐ型不純物層でなるコレクタ領域２と、更に、そのコ
レクタ領域２の横に並んでｎ型不純物層でなるベース領
域３とがそれぞれ形成されている。また、エミッタ及び
コレクタ領域を囲むように、ベース領域３の下側に接し
て形成された帯状のｎ型不純物層７があり、この帯状の
ｎ型不純物層７は下方に伸び、その先端は埋込層５に接
続されている。
このような構造をしたラテラルトランジスタとその他
抵抗及びダイオード等の回路素子を含む電子回路を半導
体基板上に形成して製作された半導体装置をリニアICと
して使用していた。
抵抗及びダイオード等の回路素子を含む電子回路を半導
体基板上に形成して製作された半導体装置をリニアICと
して使用していた。
上述した従来のラテラルトランジスタでは、ベース領
域３の下側と接するｎ型不純物層７は、製作上で、埋込
層に近い程不純物濃度が薄くなり、抵抗値が徐々に高く
なる。従って、埋込層と接続する部分は非常に高い抵抗
となり、接続されていない状態と同じになる。このよう
な状態の場合で、トランジスタを飽和状態で作動させる
と、第３図に示すように、トランジスタのコレクタ領域
２をエミッタに、埋込層５の上のｎ型不純物領域７をベ
ースに、ｐ形半導体基板10をコレクタとする寄生トラン
ジスタＱが形成されることになる。この寄生トランジス
タＱが形成されると、第４図に示すように、二つのトラ
ンジスタで形成された回路を形成したことになる。この
回路で、例えば、ラテラルトランジスタＴを飽和領域で
動作させると、電源E1により電圧VCEをエミッタ端子TE
とコレクタTC間に印加すると、エミッタ電流iEが電源E3
のバイアス電流iBによりトランジスタＴのコレクタの端
子TCにエミッタ電流iEに比例したコレクタ電流iCが流れ
る。このコレクタ電流iCがそのまま寄生トランジスタＱ
のエミッタに流れる電流ICになり、バイアス電流iBによ
り寄生トランジスタＱのコレクタすなわち半導体基板の
端子TOにこのエミッタ電流ICに比例したコレクタ電流ID
がリーク電流として流れることになる。このリーク電流
がラテラルトランジスタの性能をいちじるしく低下する
という問題がある。
域３の下側と接するｎ型不純物層７は、製作上で、埋込
層に近い程不純物濃度が薄くなり、抵抗値が徐々に高く
なる。従って、埋込層と接続する部分は非常に高い抵抗
となり、接続されていない状態と同じになる。このよう
な状態の場合で、トランジスタを飽和状態で作動させる
と、第３図に示すように、トランジスタのコレクタ領域
２をエミッタに、埋込層５の上のｎ型不純物領域７をベ
ースに、ｐ形半導体基板10をコレクタとする寄生トラン
ジスタＱが形成されることになる。この寄生トランジス
タＱが形成されると、第４図に示すように、二つのトラ
ンジスタで形成された回路を形成したことになる。この
回路で、例えば、ラテラルトランジスタＴを飽和領域で
動作させると、電源E1により電圧VCEをエミッタ端子TE
とコレクタTC間に印加すると、エミッタ電流iEが電源E3
のバイアス電流iBによりトランジスタＴのコレクタの端
子TCにエミッタ電流iEに比例したコレクタ電流iCが流れ
る。このコレクタ電流iCがそのまま寄生トランジスタＱ
のエミッタに流れる電流ICになり、バイアス電流iBによ
り寄生トランジスタＱのコレクタすなわち半導体基板の
端子TOにこのエミッタ電流ICに比例したコレクタ電流ID
がリーク電流として流れることになる。このリーク電流
がラテラルトランジスタの性能をいちじるしく低下する
という問題がある。
本発明の目的は半導体基板に流れるリーク電流がない
ラテラルトランジスタを提供することである。
ラテラルトランジスタを提供することである。
本発明のラテラルトランジスタは、一導電型半導体基
板上に形成された逆導電型エピタキシアル層が一導電型
分離領域で分割された逆導電型エピタキシアル領域と、
前記一導電型半導体基板と前記逆導電型エピタキシアル
領域との間に埋め込まれた逆導電型埋込層と、前記逆導
電型エピタキシアル領域上に横に並べて形成された一導
電型エミッタ及びコレクタ領域並びに逆導電型ベース領
域と、前記ベース領域の下側に接し前記エミッタ及びコ
レクタ領域の周囲を囲むとともに前記逆導電型エピタキ
シアル領域の前記ベース領域より前記逆導電型エピタキ
シアル領域の表面から垂直方向に伸びて前記逆導電型埋
込層に接続されてなる帯状の逆導電型不純物層とを有す
るラテラルトランジスタにおいて、前記逆導電型埋込層
と前記帯状の逆導電型不純物層との間に挟まれて形成さ
れるとともに前記逆導電型埋込層と前記帯状の逆導電型
不純物層とに接する帯状の一導電型不純物層とを含んで
構成される。
板上に形成された逆導電型エピタキシアル層が一導電型
分離領域で分割された逆導電型エピタキシアル領域と、
前記一導電型半導体基板と前記逆導電型エピタキシアル
領域との間に埋め込まれた逆導電型埋込層と、前記逆導
電型エピタキシアル領域上に横に並べて形成された一導
電型エミッタ及びコレクタ領域並びに逆導電型ベース領
域と、前記ベース領域の下側に接し前記エミッタ及びコ
レクタ領域の周囲を囲むとともに前記逆導電型エピタキ
シアル領域の前記ベース領域より前記逆導電型エピタキ
シアル領域の表面から垂直方向に伸びて前記逆導電型埋
込層に接続されてなる帯状の逆導電型不純物層とを有す
るラテラルトランジスタにおいて、前記逆導電型埋込層
と前記帯状の逆導電型不純物層との間に挟まれて形成さ
れるとともに前記逆導電型埋込層と前記帯状の逆導電型
不純物層とに接する帯状の一導電型不純物層とを含んで
構成される。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を示すラテラルトランジスタの模
式断面図である。第２図は第１図の等価回路図である。
このラテラルトランジスタはエピタキシアル領域４に形
成されたベース領域３の下側に接するｎ型不純物層７と
下方に設けられた埋込層５との間に、p+型不純物層８を
設けたこと以外は従来例と同じである。
図は本発明の一実施例を示すラテラルトランジスタの模
式断面図である。第２図は第１図の等価回路図である。
このラテラルトランジスタはエピタキシアル領域４に形
成されたベース領域３の下側に接するｎ型不純物層７と
下方に設けられた埋込層５との間に、p+型不純物層８を
設けたこと以外は従来例と同じである。
このp+型不純物層８を設けることにより、第４図に示
すように、寄生トランジスタは形成されずに、エピタキ
シアル領域４及び埋込層２のｎ型領域とP+型不純物層８
とからなるブロッキングダイオードＤが形成される。従
って、第２図に示すように、電源E3によるiBがブロッキ
ングダイオードＤで阻止され、リーク電流がｐ型半導体
基板９基板に流れることがない。
すように、寄生トランジスタは形成されずに、エピタキ
シアル領域４及び埋込層２のｎ型領域とP+型不純物層８
とからなるブロッキングダイオードＤが形成される。従
って、第２図に示すように、電源E3によるiBがブロッキ
ングダイオードＤで阻止され、リーク電流がｐ型半導体
基板９基板に流れることがない。
以上説明したように、ラテラルトランジスタの一導電
型のエミッタ及びコレクタを形成する領域の周囲を囲み
ベース領域の下側に接する逆導電型の不純物層を設け、
その不純物層と埋込層との間に一導電型不純物層を設け
てブロッキングダイオードを形成したので、リーク電流
が生じないラテラルトランジスタが得られるという効果
がある。
型のエミッタ及びコレクタを形成する領域の周囲を囲み
ベース領域の下側に接する逆導電型の不純物層を設け、
その不純物層と埋込層との間に一導電型不純物層を設け
てブロッキングダイオードを形成したので、リーク電流
が生じないラテラルトランジスタが得られるという効果
がある。
第１図は本発明の一実施例を示すラテラルトランジスタ
の模式断面図、第２図は第１図の等価回路図、第３図は
従来の一例を示すラテラルトランジスタの平面図、第４
図は第３図に示すラテラルトランジスタの模式断面図、
第５図は第４図の等価回路図である。 １……エミッタ領域、２……コレクタ領域、３……ベー
ス領域、４……エピタキシアル領域、５……埋込層、６
……分離領域、７……ｎ形不純物層、８……p+型不純物
層、９……Ｐ型半導体基板。
の模式断面図、第２図は第１図の等価回路図、第３図は
従来の一例を示すラテラルトランジスタの平面図、第４
図は第３図に示すラテラルトランジスタの模式断面図、
第５図は第４図の等価回路図である。 １……エミッタ領域、２……コレクタ領域、３……ベー
ス領域、４……エピタキシアル領域、５……埋込層、６
……分離領域、７……ｎ形不純物層、８……p+型不純物
層、９……Ｐ型半導体基板。
Claims (1)
- 【請求項１】一導電型半導体基板上に形成された逆導電
型エピタキシアル層が一導電型分離領域で分割された逆
導電型エピタキシアル領域と、前記一導電型半導体基板
と前記逆導電型エピタキシアル領域との間に埋め込まれ
た逆導電型埋込層と、前記逆導電型エピタキシアル領域
上に横に並べて形成された一導電型エミッタ及びコレク
タ領域並びに逆導電型ベース領域と、前記ベース領域の
下側に接し前記エミッタ及びコレクタ領域の周囲を囲む
とともに前記逆導電型エピタキシアル領域の前記ベース
領域より前記逆導電型エピタキシアル領域の表面から垂
直方向に伸びて前記逆導電型埋込層に接続されてなる帯
状の逆導電型不純物層とを有するラテラルトランジスタ
において、前記逆導電型埋込層と前記帯状の逆導電型不
純物層との間に挟まれて形成されるとともに前記逆導電
型埋込層と前記帯状の逆導電型不純物層とに接する帯状
の一導電型不純物層とを有することを特徴とするラテラ
ルトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195531A JP2716152B2 (ja) | 1988-08-04 | 1988-08-04 | ラテラルトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195531A JP2716152B2 (ja) | 1988-08-04 | 1988-08-04 | ラテラルトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244730A JPH0244730A (ja) | 1990-02-14 |
| JP2716152B2 true JP2716152B2 (ja) | 1998-02-18 |
Family
ID=16342639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195531A Expired - Lifetime JP2716152B2 (ja) | 1988-08-04 | 1988-08-04 | ラテラルトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716152B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4021541C1 (ja) * | 1990-07-06 | 1991-12-19 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung Ev, 8000 Muenchen, De |
-
1988
- 1988-08-04 JP JP63195531A patent/JP2716152B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244730A (ja) | 1990-02-14 |
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