JPH0244730A - ラテラルトランジスタ - Google Patents
ラテラルトランジスタInfo
- Publication number
- JPH0244730A JPH0244730A JP63195531A JP19553188A JPH0244730A JP H0244730 A JPH0244730 A JP H0244730A JP 63195531 A JP63195531 A JP 63195531A JP 19553188 A JP19553188 A JP 19553188A JP H0244730 A JPH0244730 A JP H0244730A
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- JP
- Japan
- Prior art keywords
- conductivity type
- region
- layer
- opposite conductivity
- impurity layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims description 6
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- 230000000903 blocking effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１産業上の利用分野〕
本発明はラテラルトランジスタの構造に関する。
従来、この種のラテラルトランジスタは、同時拡散でエ
ミッタ及びコレクタが形成出来る利点をもっており、こ
のトランジスタを飽和領域である動作領域で動作させる
リニアＩＣに多く使用されれいる。 第３図は従来の一
例を示すラテラルトランジスタの平面図、第４図は第３
図に示すラテラルトランジスタの模式断面図、第５図は
第４図の等価回路図である。
ミッタ及びコレクタが形成出来る利点をもっており、こ
のトランジスタを飽和領域である動作領域で動作させる
リニアＩＣに多く使用されれいる。 第３図は従来の一
例を示すラテラルトランジスタの平面図、第４図は第３
図に示すラテラルトランジスタの模式断面図、第５図は
第４図の等価回路図である。
このラテラルトランジスタは、ｐ型半導体装置９の上に
ｎ型のエピタキシャル層を成長させ、このエピタキシャ
ル層がｐ型分離層とｐ＋型分離層とからなる分離領域６
でエピタキシャル領域４に分割されている。この分割さ
れたエピタキシャル領域４とｐ型半導体基板９との間に
は、埋込層５が形成されている。エピタキシャル領域４
上には、この領域の中央にｐ型不純物層でなるエミッタ
領域１と、そのエミッタ領域１の周囲を囲むように帯状
のｐ型不純物層でなるコレクタ領域２と、更に、そのコ
レクタ領域２の横に並んでｎ型不純物層でなるベース領
域３とがそれぞれ形成されている。また、エミッタ及び
コレクタ領域を囲むように、ベース領域３の下側に接し
て形成された帯状のｎ型不純物層７があり、この帯状の
ｎ型不純物層７は下方に伸び、その先端は埋込層５に接
続されている。
ｎ型のエピタキシャル層を成長させ、このエピタキシャ
ル層がｐ型分離層とｐ＋型分離層とからなる分離領域６
でエピタキシャル領域４に分割されている。この分割さ
れたエピタキシャル領域４とｐ型半導体基板９との間に
は、埋込層５が形成されている。エピタキシャル領域４
上には、この領域の中央にｐ型不純物層でなるエミッタ
領域１と、そのエミッタ領域１の周囲を囲むように帯状
のｐ型不純物層でなるコレクタ領域２と、更に、そのコ
レクタ領域２の横に並んでｎ型不純物層でなるベース領
域３とがそれぞれ形成されている。また、エミッタ及び
コレクタ領域を囲むように、ベース領域３の下側に接し
て形成された帯状のｎ型不純物層７があり、この帯状の
ｎ型不純物層７は下方に伸び、その先端は埋込層５に接
続されている。
このような構造をしたラテラルｌ−ランジメタとその池
抵抗及びダイオード等の回路素子を含む電子回路を半導
体基板上に形成して製作された半導体装置をリニアＩＣ
として使用していた。
抵抗及びダイオード等の回路素子を含む電子回路を半導
体基板上に形成して製作された半導体装置をリニアＩＣ
として使用していた。
上述した従来のラテラルトランジスタでは、ベース領域
３の下側と接するｎ型不純物層７は、製作上で、埋込層
に近い程不純物濃度が薄くなり、抵抗値が徐々に高くな
る。従って、埋込層と接続する部分は非常に高い抵抗と
なり、接続されていない状態と同じになる。このような
状態の場合で、トランジスタを飽和状態で作動させると
、第３図に示すように、トラジスタのコレクタ領域２を
エミッタに、埋込層５の上のｎ型不純物領域７をベース
に、ｐ形半導体基板１０をコレクタとする寄生トランジ
スタＱが形成されることになる。この寄生１−ランジス
タＱが形成されると、第４図に示すように、二つのトラ
ンジスタで形成された回路を形成したことになる。この
回路で、例えば、ラテラルトランジスタＴを飽和領域で
動作させると、電源Ｅ１により電圧ＶＣＥをエミッタ端
子ＴＥとコレクタＴｃ間に印加すると、エミッタ電流ｉ
Ｃが電源Ｅ３のバイアス電流ｉＢにより１〜ランジスタ
Ｔのコレクタの端子Ｔｃにエミッタ電流ｉＥに比例しな
コレクタ電流ｉｃが流れる。このコレクタ電流ｉｃがそ
のまま寄生１〜ランジスタＱのエミッタに流れる電流Ｉ
Ｃになり、バイアス電流ｉＢにより寄生ｌ・ランジスタ
Ｑのコレクタすなわち半導体基板の端子Ｔｏにこのエミ
・ツタ電流Ｉ。に比例しなコレクタ電流■Ｄがリーク電
流として流れることになる。このリーク電流がラテラル
トランジスタの性能をいちじるしく低下するという問題
がある。
３の下側と接するｎ型不純物層７は、製作上で、埋込層
に近い程不純物濃度が薄くなり、抵抗値が徐々に高くな
る。従って、埋込層と接続する部分は非常に高い抵抗と
なり、接続されていない状態と同じになる。このような
状態の場合で、トランジスタを飽和状態で作動させると
、第３図に示すように、トラジスタのコレクタ領域２を
エミッタに、埋込層５の上のｎ型不純物領域７をベース
に、ｐ形半導体基板１０をコレクタとする寄生トランジ
スタＱが形成されることになる。この寄生１−ランジス
タＱが形成されると、第４図に示すように、二つのトラ
ンジスタで形成された回路を形成したことになる。この
回路で、例えば、ラテラルトランジスタＴを飽和領域で
動作させると、電源Ｅ１により電圧ＶＣＥをエミッタ端
子ＴＥとコレクタＴｃ間に印加すると、エミッタ電流ｉ
Ｃが電源Ｅ３のバイアス電流ｉＢにより１〜ランジスタ
Ｔのコレクタの端子Ｔｃにエミッタ電流ｉＥに比例しな
コレクタ電流ｉｃが流れる。このコレクタ電流ｉｃがそ
のまま寄生１〜ランジスタＱのエミッタに流れる電流Ｉ
Ｃになり、バイアス電流ｉＢにより寄生ｌ・ランジスタ
Ｑのコレクタすなわち半導体基板の端子Ｔｏにこのエミ
・ツタ電流Ｉ。に比例しなコレクタ電流■Ｄがリーク電
流として流れることになる。このリーク電流がラテラル
トランジスタの性能をいちじるしく低下するという問題
がある。
本発明の目的は半導体基板に流れるリーク電流がないラ
テラルＩ・ランジスタを提供することである。
テラルＩ・ランジスタを提供することである。
１課題を解決するための手段〕
本発明のラテラル１〜ランジスタは、一導電型半導体基
板上に形成された逆導電型エピタキシャル層が一導電型
分離領域で分割された逆導電型エピタキシャル領域と、
前記一導電型半導体基板と前記逆導電型エピタキシャル
領域との間に埋め込まれた逆導電型埋込層と、前記逆導
電型エピタキシャル領域上に横に並べて形成された一導
電型エミッタ及びコレクタ領域並びに逆導電型ベース領
域と、前記ベース領域の下側に接し前記エミッタ及びコ
レクタ領域の周囲を囲むとともに前記逆導電型エピタキ
シャル領域の前記ベース領域より前記逆導電型エピタキ
シャル領域の表面から垂直方向に伸びて前記逆導電型埋
込層に接続されてなる帯状の逆導電型不純物層とを有す
るラテラル１−ランジスタにおいて、前記逆導電型埋込
層と前記帯状の逆導電型不純物層との間に挟まれて形成
されるとともに前記逆導電型埋込層と前記帯状の逆導電
型不純物層とに接する帯状の一導電型不純物層とをかん
で構成される。
板上に形成された逆導電型エピタキシャル層が一導電型
分離領域で分割された逆導電型エピタキシャル領域と、
前記一導電型半導体基板と前記逆導電型エピタキシャル
領域との間に埋め込まれた逆導電型埋込層と、前記逆導
電型エピタキシャル領域上に横に並べて形成された一導
電型エミッタ及びコレクタ領域並びに逆導電型ベース領
域と、前記ベース領域の下側に接し前記エミッタ及びコ
レクタ領域の周囲を囲むとともに前記逆導電型エピタキ
シャル領域の前記ベース領域より前記逆導電型エピタキ
シャル領域の表面から垂直方向に伸びて前記逆導電型埋
込層に接続されてなる帯状の逆導電型不純物層とを有す
るラテラル１−ランジスタにおいて、前記逆導電型埋込
層と前記帯状の逆導電型不純物層との間に挟まれて形成
されるとともに前記逆導電型埋込層と前記帯状の逆導電
型不純物層とに接する帯状の一導電型不純物層とをかん
で構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すラテラル１〜ランジス
タの模式断面図である。第２図は第１図の等価回路図で
ある。このラテラルトランジスタはエピタキシャル領域
４に形成されたベース領域３の下側に接するｎ型不純物
層７と下方に設けられた埋込層５との間に、ｐ＋型不純
物層８を設けたこと以外は従来例と同じである。
タの模式断面図である。第２図は第１図の等価回路図で
ある。このラテラルトランジスタはエピタキシャル領域
４に形成されたベース領域３の下側に接するｎ型不純物
層７と下方に設けられた埋込層５との間に、ｐ＋型不純
物層８を設けたこと以外は従来例と同じである。
このＰ＋型不純物層８を設けることにより、第４図に示
すように、寄生トランジスタは形成されずに、エピタキ
シャル領域４及び埋込層２のｎ型領域とＰ＋型不純物層
８とからなるブロッキングダイオードＤが形成される。
すように、寄生トランジスタは形成されずに、エピタキ
シャル領域４及び埋込層２のｎ型領域とＰ＋型不純物層
８とからなるブロッキングダイオードＤが形成される。
従って、第２図に示すように、電源Ｅ３によるｉＢがブ
ロッキングダ、イオードＤで阻止され、リーク電流がｐ
型半導体基板９基板に流れることがない。
ロッキングダ、イオードＤで阻止され、リーク電流がｐ
型半導体基板９基板に流れることがない。
し発明の効果〕
以上説明したように、ラテラルトラジスタの一導電型の
エミッタ及びコレクタを形成する領域の周囲を囲みベー
ス領域の下側に接する逆導電型の不純物層を設け、その
不純物層と埋込層との間に一導電型不純物層を設けてブ
ロワキングダイオードを形成したので、リーク電流が生
じないラテラル）・ランジスタが得られるという効果が
ある。
エミッタ及びコレクタを形成する領域の周囲を囲みベー
ス領域の下側に接する逆導電型の不純物層を設け、その
不純物層と埋込層との間に一導電型不純物層を設けてブ
ロワキングダイオードを形成したので、リーク電流が生
じないラテラル）・ランジスタが得られるという効果が
ある。
ンジスタの模式断面図、第２図は第１図の等価回路図、
第３図は従来の一例を示すラテラルトランジスタの平面
図、第４図は第３図に示すラテラル１〜ランジスタの模
式断面図、第５図は第４図の等価回路図である。
第３図は従来の一例を示すラテラルトランジスタの平面
図、第４図は第３図に示すラテラル１〜ランジスタの模
式断面図、第５図は第４図の等価回路図である。
１・・・エミッタ領域、２・・・コレクタ領域、３・・
・ベース領域、４・・エピタキシャル領域、５・・・埋
込層、６・・・分離領域、７・・・ｎ形不純物層、８・
・・ｐ＋型不純物層、９・・・Ｐ型半導体基板。
・ベース領域、４・・エピタキシャル領域、５・・・埋
込層、６・・・分離領域、７・・・ｎ形不純物層、８・
・・ｐ＋型不純物層、９・・・Ｐ型半導体基板。
Claims (1)
- 一導電型半導体基板上に形成された逆導電型エピタキシ
ャル層が一導電型分離領域で分割された逆導電型エピタ
キシャル領域と、前記一導電型半導体基板と前記逆導電
型エピタキシャル領域との間に埋め込まれた逆導電型埋
込層と、前記逆導電型エピタキシャル領域上に横に並べ
て形成された一導電型エミッタ及びコレクタ領域並びに
逆導電型ベース領域と、前記ベース領域の下側に接し前
記エミッタ及びコレクタ領域の周囲を囲むとともに前記
逆導電型エピタキシャル領域の前記ベース領域より前記
逆導電型エピタキシャル領域の表面から垂直方向に伸び
て前記逆導電型埋込層に接続されてなる帯状の逆導電型
不純物層とを有するラテラルトランジスタにおいて、前
記逆導電型埋込層と前記帯状の逆導電型不純物層との間
に挟まれて形成されるとともに前記逆導電型埋込層と前
記帯状の逆導電型不純物層とに接する帯状の一導電型不
純物層とを有することを特徴とするラテラルトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195531A JP2716152B2 (ja) | 1988-08-04 | 1988-08-04 | ラテラルトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195531A JP2716152B2 (ja) | 1988-08-04 | 1988-08-04 | ラテラルトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244730A true JPH0244730A (ja) | 1990-02-14 |
| JP2716152B2 JP2716152B2 (ja) | 1998-02-18 |
Family
ID=16342639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195531A Expired - Lifetime JP2716152B2 (ja) | 1988-08-04 | 1988-08-04 | ラテラルトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716152B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279703A (en) * | 1990-07-06 | 1994-01-18 | Fraunhofer Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Process for the thin etching of substrates |
-
1988
- 1988-08-04 JP JP63195531A patent/JP2716152B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279703A (en) * | 1990-07-06 | 1994-01-18 | Fraunhofer Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Process for the thin etching of substrates |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716152B2 (ja) | 1998-02-18 |
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