JPS6128224B2 - - Google Patents
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- JPS6128224B2 JPS6128224B2 JP52077412A JP7741277A JPS6128224B2 JP S6128224 B2 JPS6128224 B2 JP S6128224B2 JP 52077412 A JP52077412 A JP 52077412A JP 7741277 A JP7741277 A JP 7741277A JP S6128224 B2 JPS6128224 B2 JP S6128224B2
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- transistor
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- emitter
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- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 7
- 230000001939 inductive effect Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は破壊耐量の改善されたトランジスタ
の製造方法に関するものである。
の製造方法に関するものである。
以下、NPN拡散プレーナ形トランジスタを例
にして説明を行なう。
にして説明を行なう。
第１図は従来のNPN拡散プレーナ形トランジ
スタの構造を示す断面図であり、図において１は
Ｎ形高抵抗Si基板、２は低抵抗のコレクタ領域、
３はベース領域、４はエミツタ領域、５はベース
電極、６はエミツタ電極、７はコレクタ電極、８
は酸化膜である。
スタの構造を示す断面図であり、図において１は
Ｎ形高抵抗Si基板、２は低抵抗のコレクタ領域、
３はベース領域、４はエミツタ領域、５はベース
電極、６はエミツタ電極、７はコレクタ電極、８
は酸化膜である。
従来のトランジスタの製造方法を第１図により
説明する。
説明する。
Ｎ形高抵抗基板１に高濃度のＮ形不純物を拡散
することによりN+領域２を形成コレクタ領域と
する。次に表面を酸化し、コレクタ領域２の反対
側の面を選択的にエツチングすることにより酸化
膜を除去し、エツチング部に拡散によりＰ形のベ
ース領域３を形成する。次に上記の酸化エツチン
グの手順と同じ手順を経てベース領域にＮ形の不
純物を拡散してエミツタ領域４を形成する。続い
て表面を酸化し、コンタクトに必要な部分の酸化
膜を選択的にエツチングし、電極用金属を蒸着す
ることによりベース電極５、エミツタ電極６を形
成し、裏面にはコレクタ電極７を形成することに
より、ウエハ内に複数個のトランジスタを形成す
る。
することによりN+領域２を形成コレクタ領域と
する。次に表面を酸化し、コレクタ領域２の反対
側の面を選択的にエツチングすることにより酸化
膜を除去し、エツチング部に拡散によりＰ形のベ
ース領域３を形成する。次に上記の酸化エツチン
グの手順と同じ手順を経てベース領域にＮ形の不
純物を拡散してエミツタ領域４を形成する。続い
て表面を酸化し、コンタクトに必要な部分の酸化
膜を選択的にエツチングし、電極用金属を蒸着す
ることによりベース電極５、エミツタ電極６を形
成し、裏面にはコレクタ電極７を形成することに
より、ウエハ内に複数個のトランジスタを形成す
る。
上記において説明した従来の方法により製造さ
れたトランジスタを誘導性負荷からなるスイツチ
ング回路で動作させる場合について説明する。第
２図は上記スイツチング回路の回路図であり、図
において９は誘導性負荷、１０は直流電圧源、１
１はトランジスタ、１２はこのトランジスタ１１
をスイツチング動作させるための駆動回路であ
る。
れたトランジスタを誘導性負荷からなるスイツチ
ング回路で動作させる場合について説明する。第
２図は上記スイツチング回路の回路図であり、図
において９は誘導性負荷、１０は直流電圧源、１
１はトランジスタ、１２はこのトランジスタ１１
をスイツチング動作させるための駆動回路であ
る。
上記のような回路構成において、トランジスタ
１１〔以下Q1と呼ぶ〕のベース・エミツタ間に
ターンオフ信号が印加されQ1が非導通領域に移
行するとき、誘導性負荷９に負荷電流を流し続け
ようとする性質によりQ1のコレクタ・エミツタ
間には大電流が流れた状態で高電圧が印加され、
回路の導通期間に誘導性負荷９に蓄積されたエネ
ルギーが消費される。このエネルギーが大きな値
である場合、ターンオフ時にQ1のコレクタ・エ
ミツタ間に印加される電圧はQ1のサステイニン
グ電圧にまで達し、サステイニング領域で大電力
が消費される結果、しばしばQ1は２次降伏に突
入し、この現象がトランジスタの破壊の原因とな
る。
１１〔以下Q1と呼ぶ〕のベース・エミツタ間に
ターンオフ信号が印加されQ1が非導通領域に移
行するとき、誘導性負荷９に負荷電流を流し続け
ようとする性質によりQ1のコレクタ・エミツタ
間には大電流が流れた状態で高電圧が印加され、
回路の導通期間に誘導性負荷９に蓄積されたエネ
ルギーが消費される。このエネルギーが大きな値
である場合、ターンオフ時にQ1のコレクタ・エ
ミツタ間に印加される電圧はQ1のサステイニン
グ電圧にまで達し、サステイニング領域で大電力
が消費される結果、しばしばQ1は２次降伏に突
入し、この現象がトランジスタの破壊の原因とな
る。
従来の製造方法によるトランジスタを使用する
場合、破壊耐量を改善するためにQ1のコレク
タ・ベース間にQ1のサステイニング電圧より低
いクランプ電圧を有する定電定ダイオードを外部
的に挿入する方法等が実施されている。
場合、破壊耐量を改善するためにQ1のコレク
タ・ベース間にQ1のサステイニング電圧より低
いクランプ電圧を有する定電定ダイオードを外部
的に挿入する方法等が実施されている。
なお、本願出願人はトランジスタの破壊耐量を
改善する方法として、主トランジスタのコレク
タ・ベース間に主トランジスタのサステイニング
電圧より低いサステイニング電圧を有する電圧ク
ランプ用トランジスタを同一ウエハチツプ内に設
けた半導体について先に特許を出願（特願昭51−
133494号）している。
改善する方法として、主トランジスタのコレク
タ・ベース間に主トランジスタのサステイニング
電圧より低いサステイニング電圧を有する電圧ク
ランプ用トランジスタを同一ウエハチツプ内に設
けた半導体について先に特許を出願（特願昭51−
133494号）している。
上記のとおり従来のトランジスタは誘導性負荷
からなるスイツチング回路で動作させる場合、そ
の破壊耐量を改善するため、定電圧ダイオード等
を外部的に接続する必要があるという欠点を有す
る。
からなるスイツチング回路で動作させる場合、そ
の破壊耐量を改善するため、定電圧ダイオード等
を外部的に接続する必要があるという欠点を有す
る。
この発明は上記の従来のトランジスタの欠点を
除去するためになされたもので、主トランジスタ
のコレクタ・ベース間に主トランジスタのサステ
イニング電圧より低いサステイニング電圧を有す
る電圧クランプ用トランジスタを同一ウエハチツ
プ内に形成する製造方法を提供することを目的と
するものである。
除去するためになされたもので、主トランジスタ
のコレクタ・ベース間に主トランジスタのサステ
イニング電圧より低いサステイニング電圧を有す
る電圧クランプ用トランジスタを同一ウエハチツ
プ内に形成する製造方法を提供することを目的と
するものである。
第３図はこの発明の一実施例によるトランジス
タの内部構造を示す断面図であり、図において１
乃至８は第１図の同一符号を同一または相当部分
を示し、１３は電圧クランプ用トランジスタ（以
下Q2と呼ぶ）、１４は主トランジスタ（以下Q3と
呼ぶ）、１５はQ2のベース領域（第２のベース領
域と呼ぶ）、１６はQ2のエミツタ領域（第２のエ
ミツタ領域と呼ぶ）である。これに対し３を第１
のベース領域、４は第１のエミツタ領域と呼び、
１７は第１のベース領域３と第２のエミツタ領域
１６を接続する電極である。
タの内部構造を示す断面図であり、図において１
乃至８は第１図の同一符号を同一または相当部分
を示し、１３は電圧クランプ用トランジスタ（以
下Q2と呼ぶ）、１４は主トランジスタ（以下Q3と
呼ぶ）、１５はQ2のベース領域（第２のベース領
域と呼ぶ）、１６はQ2のエミツタ領域（第２のエ
ミツタ領域と呼ぶ）である。これに対し３を第１
のベース領域、４は第１のエミツタ領域と呼び、
１７は第１のベース領域３と第２のエミツタ領域
１６を接続する電極である。
第４図、第５図、第６図、及び第７図はこの発
明の製造工程を説明するための各製造工程におけ
る内部構造を示す断面図である。
明の製造工程を説明するための各製造工程におけ
る内部構造を示す断面図である。
第３図に示すとおり、この発明によるトランジ
スタが従来のトランジスタと異なる点は、主トラ
ンジスタQ3を形成する同一ウエハチツプ内に電
圧クランプ用トランジスタQ2が内蔵されてお
り、ベース拡散後に、Q2の領域を選択的にエツ
チングして凹部を形成することにより、その後の
エミツタ拡散によつて、Q2のエミツタ領域１６
直下のベース幅Wb1はQ3のエミツタ領域４直下
のベース幅Wb2と比較して相対的に狭くなつてい
ることである。
スタが従来のトランジスタと異なる点は、主トラ
ンジスタQ3を形成する同一ウエハチツプ内に電
圧クランプ用トランジスタQ2が内蔵されてお
り、ベース拡散後に、Q2の領域を選択的にエツ
チングして凹部を形成することにより、その後の
エミツタ拡散によつて、Q2のエミツタ領域１６
直下のベース幅Wb1はQ3のエミツタ領域４直下
のベース幅Wb2と比較して相対的に狭くなつてい
ることである。
その結果、Q2のサステイニング電圧はQ3のサ
ステイニング電圧より低い値となり、Q2をQ3の
電圧クランプ用トランジスタとして動作させるこ
とが可能となる。
ステイニング電圧より低い値となり、Q2をQ3の
電圧クランプ用トランジスタとして動作させるこ
とが可能となる。
以下上記図面によりこの発明の製造方法の一実
施例について説明する。
施例について説明する。
Ｎ形高抵抗基板１に従来の方法により第４図に
示すコレクタ領域２を形成する。次に上記コレク
タ領域２の反対側の面上２個所にエツチング部を
形成し、その２個所のエツチング部に対する同時
拡散により第５図に示すように比較的低濃度にし
て同じ厚さの層の第１のベース領域３および第２
のベース領域１５を形成する。次に従来のフオト
エツチング法により、第６図に示すように第２の
ベース領域１５を選択的にエツチングし、凹部を
形成する。続いて従来の方法を用いて全面に酸化
膜を形成し、第７図に示すように４，１６の部分
を選択的にエツチングで酸化膜を除去し、上記２
個所のエツチング部に対する同時拡散によりＮ形
のエミツタ領域を形成する。その後の工程は従来
の方法と同一の方法によりトランジスタが形成さ
れる。
示すコレクタ領域２を形成する。次に上記コレク
タ領域２の反対側の面上２個所にエツチング部を
形成し、その２個所のエツチング部に対する同時
拡散により第５図に示すように比較的低濃度にし
て同じ厚さの層の第１のベース領域３および第２
のベース領域１５を形成する。次に従来のフオト
エツチング法により、第６図に示すように第２の
ベース領域１５を選択的にエツチングし、凹部を
形成する。続いて従来の方法を用いて全面に酸化
膜を形成し、第７図に示すように４，１６の部分
を選択的にエツチングで酸化膜を除去し、上記２
個所のエツチング部に対する同時拡散によりＮ形
のエミツタ領域を形成する。その後の工程は従来
の方法と同一の方法によりトランジスタが形成さ
れる。
この製造方法によるトランジスタは上記のとお
り、同一ウエハチツプ内に主トランジスタのサス
テイニング電圧より低いサステイニング電圧を有
する電圧クランプ用トランジスタを内蔵しており
破壊耐量が向上する。
り、同一ウエハチツプ内に主トランジスタのサス
テイニング電圧より低いサステイニング電圧を有
する電圧クランプ用トランジスタを内蔵しており
破壊耐量が向上する。
なお、上記実施例では主トランジスタ１４は単
一トランジスタで示したが、ダーリントントラン
ジスタなどの複合トランジスタでもよく、また
NPN拡散形トランジスタを例に説明したが、他
の製造方法による場合でもよく、またPNPトラン
ジスタの場合も同様の効果を奏する。
一トランジスタで示したが、ダーリントントラン
ジスタなどの複合トランジスタでもよく、また
NPN拡散形トランジスタを例に説明したが、他
の製造方法による場合でもよく、またPNPトラン
ジスタの場合も同様の効果を奏する。
以上説明のとおりこの発明によれば、破壊耐量
の向上したトランジスタが得られるという効果が
ある。
の向上したトランジスタが得られるという効果が
ある。
第１図は従来のNPN拡散プレーナ形トランジ
スタの構造を示す断面図、第２図は誘導性負荷か
らなるトランジスタスイツチング回路の回路図、
第３図はこの発明の一実施例によるトランジスタ
の内部構造を示す断面図、第４図、第５図、第６
図及び第７図はこの発明の製造工程を説明するた
めのトランジスタの各製造工程における内部構造
を示す断面図である。 図において１はＮ形高抵抗基板、２はコレクタ
領域、３は第１のベース領域、１５は第２のベー
ス領域、４は第１のエミツタ領域、１６は第２の
エミツタ領域、５はベース電極、６はエミツタ電
極、７はコレクタ電極、８は酸化膜、１７は第１
のベース領域と第２のエミツタ領域とを接続する
電極である。なお各図中同一符号は同一または相
当部分を示すものとする。
スタの構造を示す断面図、第２図は誘導性負荷か
らなるトランジスタスイツチング回路の回路図、
第３図はこの発明の一実施例によるトランジスタ
の内部構造を示す断面図、第４図、第５図、第６
図及び第７図はこの発明の製造工程を説明するた
めのトランジスタの各製造工程における内部構造
を示す断面図である。 図において１はＮ形高抵抗基板、２はコレクタ
領域、３は第１のベース領域、１５は第２のベー
ス領域、４は第１のエミツタ領域、１６は第２の
エミツタ領域、５はベース電極、６はエミツタ電
極、７はコレクタ電極、８は酸化膜、１７は第１
のベース領域と第２のエミツタ領域とを接続する
電極である。なお各図中同一符号は同一または相
当部分を示すものとする。
Claims (1)
- １ 第１の導電形を有する半導体基板上に上記導
電形と異なる導電形を有する第１のベース領域と
第２のベース領域とを形成する工程と、上記第２
のベース領域を選択的にエツチングし凹部を形成
する工程と、上記第１のベース領域内に第１のエ
ミツタ領域を形成し上記第２のベース領域内に第
２のエミツタ領域を形成し、上記半導体基板、上
記第１のエミツタ領域及び上記第１のベース領域
により主トランジスタを構成し、上記半導体基
板、上記第２のエミツタ領域及び上記第２のベー
ス領域により上記主トランジスタのサステイニン
グ電圧より低いサステイニング電圧を有する電圧
クランプ用トランジスタを構成する工程と、上記
第１のベース領域と上記第２のエミツタ領域とを
接続する電極を設ける工程とを有することを特徴
とするトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7741277A JPS5412279A (en) | 1977-06-28 | 1977-06-28 | Production of transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7741277A JPS5412279A (en) | 1977-06-28 | 1977-06-28 | Production of transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5412279A JPS5412279A (en) | 1979-01-29 |
| JPS6128224B2 true JPS6128224B2 (ja) | 1986-06-28 |
Family
ID=13633205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7741277A Granted JPS5412279A (en) | 1977-06-28 | 1977-06-28 | Production of transistors |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5412279A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61159762A (ja) * | 1984-12-31 | 1986-07-19 | Sanken Electric Co Ltd | 半導体装置 |
| JPH0614790B2 (ja) * | 1985-04-04 | 1994-02-23 | ロ−ム株式会社 | モ−タ駆動回路 |
-
1977
- 1977-06-28 JP JP7741277A patent/JPS5412279A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5412279A (en) | 1979-01-29 |
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