JP2953623B2 - プレーナ型サイリスタ - Google Patents
プレーナ型サイリスタInfo
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- 238000009792 diffusion process Methods 0.000 description 40
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- 238000005468 ion implantation Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Description
【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１実施例（第１、２図） 第２実施例（第３図） 拡張 発明の効果 ［概要］ プレーナ型サイリスタに関し、 微細化を目的とし、 同一チップ内にバイポーラトランジスタと共に形成さ
れたプレーナ型サイリスタにおいて、アノード側ｐ型領
域のｐ型不純物濃度を、該バイポーラトランジスタを構
成するｐ型領域のｐ型不純物濃度よりも高くして構成す
る。
れたプレーナ型サイリスタにおいて、アノード側ｐ型領
域のｐ型不純物濃度を、該バイポーラトランジスタを構
成するｐ型領域のｐ型不純物濃度よりも高くして構成す
る。
［産業上の利用分野］ 本発明は、プレーナ型サイリスタに関する。
［従来の技術］ 第４図は従来のプレーナ型サイリスタの断面構造を示
す。
す。
ｎ型Si基板10上にはn-型エピタキシャル層12が堆積さ
れ、このn-型エピタキシャル層12の表面には互いに離間
したｐ型アノード領域としてのｐ型拡散層14とｐ型ゲー
ト領域としてのｐ型拡散層16が形成され、ｐ型拡散層16
の表面にｎ型カソード領域としてのn+型拡散層18が形成
され、これらのｐ型拡散層14、16、n+型拡散層18上にそ
れぞれ電極としてアノード20、ゲート22、カソード24が
堆積され、これらアノード20、ゲート22およびカソード
24がSiO2膜26により絶縁されている。
れ、このn-型エピタキシャル層12の表面には互いに離間
したｐ型アノード領域としてのｐ型拡散層14とｐ型ゲー
ト領域としてのｐ型拡散層16が形成され、ｐ型拡散層16
の表面にｎ型カソード領域としてのn+型拡散層18が形成
され、これらのｐ型拡散層14、16、n+型拡散層18上にそ
れぞれ電極としてアノード20、ゲート22、カソード24が
堆積され、これらアノード20、ゲート22およびカソード
24がSiO2膜26により絶縁されている。
図中、等価抵抗28はｐ型拡散層14の等価抵抗である。
このプレーナ型サイリスタは、よく知られているよう
に、第５図に示す如く、pnp型トランジスタ30のコレク
タとnpn型トランジスタ32のベースとを接続し、pnp型ト
ランジスタ30のベースとnpn型トランジスタ32のコレク
タとを接続した回路と等価である。
に、第５図に示す如く、pnp型トランジスタ30のコレク
タとnpn型トランジスタ32のベースとを接続し、pnp型ト
ランジスタ30のベースとnpn型トランジスタ32のコレク
タとを接続した回路と等価である。
この等価回路において、pnp型トランジスタ30のエミ
ッタ抵抗が大きいと、pnp型トランジスタ30の電流増幅
率が小さくなり、このため、npn型トランジスタ32のベ
ース電流が小さくなる。したがって、アノード20とカソ
ード24との間を流れる電流値がpnp型トランジスタ30の
エミッタ抵抗により大きく制限されることになる。
ッタ抵抗が大きいと、pnp型トランジスタ30の電流増幅
率が小さくなり、このため、npn型トランジスタ32のベ
ース電流が小さくなる。したがって、アノード20とカソ
ード24との間を流れる電流値がpnp型トランジスタ30の
エミッタ抵抗により大きく制限されることになる。
ここで、第４図において、ｐ型拡散層14からｐ型拡散
層16へ流れる電流は、主にｐ型拡散層14とｐ型拡散層16
との間にあるn-型エピタキシャル層12の表面部を通る。
また、サイリスタではこの電流値が比較的大きい。
層16へ流れる電流は、主にｐ型拡散層14とｐ型拡散層16
との間にあるn-型エピタキシャル層12の表面部を通る。
また、サイリスタではこの電流値が比較的大きい。
したがって、等価抵抗28による電圧降下が無視でき
ず、ｐ型拡散層16と対向するｐ型拡散層14の面積を広く
する必要があった。
ず、ｐ型拡散層16と対向するｐ型拡散層14の面積を広く
する必要があった。
［発明が解決しようとする課題］ しかし、この対向面積を広くするとプレーナ型サイリ
スタを微細化できず、したがって高集積化ができないと
いう問題点があった。
スタを微細化できず、したがって高集積化ができないと
いう問題点があった。
本発明の目的は、上記問題点に鑑み、微細化が可能な
プレーナ型サイリスタを提供することにある。
プレーナ型サイリスタを提供することにある。
［課題を解決するための手段］ この目的を達成するために、本発明では、ｎ型不純物
領域（12）の表面にｐ型アノード領域（14A）及びｐ型
ゲート領域（16）が形成され、さらに該ｐ型ゲート領域
（16）の表面に、ｎ型カソード領域（18）が形成されて
なるプレーナ型サイリスタにおいて、 該ｐ型アノード領域（14A）のうち、少なくともアノ
ード電極（20）の直下から該ｐ型ゲート領域（16）に対
向する部分に到る領域での不純物濃度を、該ｐ型ゲート
領域（16）の不純物濃度よりも高くしたことを特徴とす
る。
領域（12）の表面にｐ型アノード領域（14A）及びｐ型
ゲート領域（16）が形成され、さらに該ｐ型ゲート領域
（16）の表面に、ｎ型カソード領域（18）が形成されて
なるプレーナ型サイリスタにおいて、 該ｐ型アノード領域（14A）のうち、少なくともアノ
ード電極（20）の直下から該ｐ型ゲート領域（16）に対
向する部分に到る領域での不純物濃度を、該ｐ型ゲート
領域（16）の不純物濃度よりも高くしたことを特徴とす
る。
［作用］ 本願発明によれば、ｐ型アノード領域（14A）の横方
向抵抗が小さくなり、ｐ型アノード領域（14A）におけ
る横方向電圧降下が小さくなって、正孔がｐ型アノード
領域（14A）の端部からｐ型ゲート領域（16）の方向へ
注入されやすくなり、ｐ（14A）ｎ（12）ｐ（16）トラ
ンジスタの電流増幅率が高くなる。したがって、サイリ
スタに流れる電流値が大きくなる。
向抵抗が小さくなり、ｐ型アノード領域（14A）におけ
る横方向電圧降下が小さくなって、正孔がｐ型アノード
領域（14A）の端部からｐ型ゲート領域（16）の方向へ
注入されやすくなり、ｐ（14A）ｎ（12）ｐ（16）トラ
ンジスタの電流増幅率が高くなる。したがって、サイリ
スタに流れる電流値が大きくなる。
換言すれば、プレーナ型サイリスタを微細化できる。
［実施例］ 以下、図面に基づいて本発明の実施例を説明する。
（１）第一実施例 第１図は本発明の一実施例構成図であり、プレーナ型
サイリスタの断面構造を示す。
サイリスタの断面構造を示す。
なお、第４図と同一構成要素については同一符号を付
してその説明を省略する。
してその説明を省略する。
本実施例では、第４図に示すｐ型アノード領域として
のｐ型拡散層14の代わりにp+型拡散層14Aを形成してい
る。他の構造は第４図に示す構造と同一である。
のｐ型拡散層14の代わりにp+型拡散層14Aを形成してい
る。他の構造は第４図に示す構造と同一である。
このプレーナ型サイリスタが形成されているチップに
は、バイポーラトランジスタ（不図示）も形成されてい
る。このバイポーラトランジスタのｐ型拡散層のｐ型不
純物濃度は、ｐ型拡散層16のｐ型不純物濃度と同一であ
る。
は、バイポーラトランジスタ（不図示）も形成されてい
る。このバイポーラトランジスタのｐ型拡散層のｐ型不
純物濃度は、ｐ型拡散層16のｐ型不純物濃度と同一であ
る。
したがって、製造工程は通常、第４図に示すプレーナ
型サイリスタのものよりも１工程増えることになる。す
なわち、p+型拡散層14Aは、２工程で形成される。最初
の工程では、ｐ型拡散層16および該バイポーラトランジ
スタのｐ型拡散層形成工程で領域14Aにもｐ型拡散層が
形成され、次の工程で、領域14Aの部分のみ再度高濃度
ｐ型不純物が拡散されて最終的なp+型拡散層14Aが形成
される。
型サイリスタのものよりも１工程増えることになる。す
なわち、p+型拡散層14Aは、２工程で形成される。最初
の工程では、ｐ型拡散層16および該バイポーラトランジ
スタのｐ型拡散層形成工程で領域14Aにもｐ型拡散層が
形成され、次の工程で、領域14Aの部分のみ再度高濃度
ｐ型不純物が拡散されて最終的なp+型拡散層14Aが形成
される。
次に、上記の如く構成された、プレーナ型サイリスタ
の動作を説明する。
の動作を説明する。
アノード20とカソード24との間に順方向電圧を印加
し、カソード24に対し正の所定電圧をゲート22に印加す
ると、プレーナ型サイリスタがターンオンして電流がア
ノード20から順次p+型拡散層14A、n-型エピタキシャル
層12、ｐ型拡散層16、n+型拡散層18を通ってカソード24
へ流れる。p+型拡散層14Aの対向面積は第４図に示すｐ
型拡散層14の対向面積よりも狭いが、ｐ型拡散層14より
も抵抗率値が小さいので、p+型拡散層14Aの等価抵抗28A
は比較的小さい。
し、カソード24に対し正の所定電圧をゲート22に印加す
ると、プレーナ型サイリスタがターンオンして電流がア
ノード20から順次p+型拡散層14A、n-型エピタキシャル
層12、ｐ型拡散層16、n+型拡散層18を通ってカソード24
へ流れる。p+型拡散層14Aの対向面積は第４図に示すｐ
型拡散層14の対向面積よりも狭いが、ｐ型拡散層14より
も抵抗率値が小さいので、p+型拡散層14Aの等価抵抗28A
は比較的小さい。
したがって、このプレーナ型サイリスタのアノード電
圧−アノード電流特性は第２図に示す如くなり、大電流
領域でより大きい電流を流すことができる。換言すれ
ば、プレーナ型サイリスタを微細化できる。図中、実線
はp+型拡散層14Aを形成した場合の特性を示し、点線はp
+型拡散層14Aの領域をｐ型拡散層で置き換えた場合の特
性を示す。
圧−アノード電流特性は第２図に示す如くなり、大電流
領域でより大きい電流を流すことができる。換言すれ
ば、プレーナ型サイリスタを微細化できる。図中、実線
はp+型拡散層14Aを形成した場合の特性を示し、点線はp
+型拡散層14Aの領域をｐ型拡散層で置き換えた場合の特
性を示す。
（２）第２実施例 次に、本発明の第２実施例を説明する。
第３図は第２実施例のプレーナ型サイリスタの断面構
造を示す。
造を示す。
第１図と異なるのは、第１図に示すp+型拡散層14Aを
形成する第２の工程において、p+型拡散層14Aの全領域
について高濃度ｐ型不純物を拡散させる代わりに、アノ
ード20の下方部及びこの下方部からｐ型拡散層16側の部
分のみに高濃度ｐ型不純物を拡散させて、ｐ型拡散層14
Bとp+型拡散層14Cとを形成している。すなわち、電流が
主に流れる部分のみに高濃度ｐ型不純物を拡散させてい
る。他の点については第１実施例と同一である。
形成する第２の工程において、p+型拡散層14Aの全領域
について高濃度ｐ型不純物を拡散させる代わりに、アノ
ード20の下方部及びこの下方部からｐ型拡散層16側の部
分のみに高濃度ｐ型不純物を拡散させて、ｐ型拡散層14
Bとp+型拡散層14Cとを形成している。すなわち、電流が
主に流れる部分のみに高濃度ｐ型不純物を拡散させてい
る。他の点については第１実施例と同一である。
（３）拡張 なお、上記実施例では拡散によりｐ型領域を形成する
場合を説明したが、イオン注入により、p+型領域を１工
程で形成してもよいことは勿論である。
場合を説明したが、イオン注入により、p+型領域を１工
程で形成してもよいことは勿論である。
［発明の効果］ 以上説明したように、本発明によれば、ｐ型アノード
領域の横方向抵抗が小さくなり、ｐ型アノード領域にお
ける横方向電圧降下が小さくなって、正孔がｐ型アノー
ド領域の端部からｐ型ゲート領域の方向へ注入されやす
くなり、pnpトランジスタの電流増幅率が高くなるの
で、サイリスタに流れる電流値が大きくなり、したがっ
てプレーナ型サイリスタを微細化できるという効果を奏
する。サイリスタでは流される電流値が大きいので、本
構成によるこの効果は大である。
領域の横方向抵抗が小さくなり、ｐ型アノード領域にお
ける横方向電圧降下が小さくなって、正孔がｐ型アノー
ド領域の端部からｐ型ゲート領域の方向へ注入されやす
くなり、pnpトランジスタの電流増幅率が高くなるの
で、サイリスタに流れる電流値が大きくなり、したがっ
てプレーナ型サイリスタを微細化できるという効果を奏
する。サイリスタでは流される電流値が大きいので、本
構成によるこの効果は大である。
第１図は本発明の第１実施例に係るプレーナ型サイリス
タの縦断面図、 第２図はこの第１実施例のアノード電圧−アノード電流
特性を従来構成の場合と比較して示す図、 第３図は本発明の第２実施例に係るプレーナ型サイリス
タの縦断面図、 第４図は従来例に係るプレーナ型サイリスタの縦断面
図、 第５図は作用説明に供するプレーナ型サイリスタの等価
回路図である。 図中、 10:n型Si基板 12:n-型エピタキシャル層 14、14B、16:p型拡散層 14A、14C:p+型拡散層 18:n+型拡散層 20:アノード 22:ゲート 24:カソード 26:SiO2膜 28、28A:等価抵抗
タの縦断面図、 第２図はこの第１実施例のアノード電圧−アノード電流
特性を従来構成の場合と比較して示す図、 第３図は本発明の第２実施例に係るプレーナ型サイリス
タの縦断面図、 第４図は従来例に係るプレーナ型サイリスタの縦断面
図、 第５図は作用説明に供するプレーナ型サイリスタの等価
回路図である。 図中、 10:n型Si基板 12:n-型エピタキシャル層 14、14B、16:p型拡散層 14A、14C:p+型拡散層 18:n+型拡散層 20:アノード 22:ゲート 24:カソード 26:SiO2膜 28、28A:等価抵抗
Claims (1)
- 【請求項１】ｎ型不純物領域（12）の表面にｐ型アノー
ド領域（14A）及びｐ型ゲート領域（16）が形成され、
さらに該ｐ型ゲート領域（16）の表面に、ｎ型カソード
領域（18）が形成されてなるプレーナ型サイリスタにお
いて、 該ｐ型アノード領域（14A）のうち、少なくともアノー
ド電極（20）の直下から該ｐ型ゲート領域（16）に対向
する部分に到る領域での不純物濃度を、該ｐ型ゲート領
域（16）の不純物濃度よりも高くしたことを特徴とする
プレーナ型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097768A JP2953623B2 (ja) | 1988-04-20 | 1988-04-20 | プレーナ型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097768A JP2953623B2 (ja) | 1988-04-20 | 1988-04-20 | プレーナ型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268170A JPH01268170A (ja) | 1989-10-25 |
| JP2953623B2 true JP2953623B2 (ja) | 1999-09-27 |
Family
ID=14201041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097768A Expired - Fee Related JP2953623B2 (ja) | 1988-04-20 | 1988-04-20 | プレーナ型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953623B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2514095B2 (ja) * | 1989-09-22 | 1996-07-10 | シャープ株式会社 | フォトトライアック |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51127685A (en) * | 1975-04-28 | 1976-11-06 | Mitsubishi Electric Corp | Lateral-type semiconductor device |
| JPS61125080A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-04-20 JP JP63097768A patent/JP2953623B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01268170A (ja) | 1989-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |