JPH0241171B2 - - Google Patents
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- JPH0241171B2 JPH0241171B2 JP57132736A JP13273682A JPH0241171B2 JP H0241171 B2 JPH0241171 B2 JP H0241171B2 JP 57132736 A JP57132736 A JP 57132736A JP 13273682 A JP13273682 A JP 13273682A JP H0241171 B2 JPH0241171 B2 JP H0241171B2
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- JP
- Japan
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- region
- stage transistor
- diode
- collector
- transistor
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Links
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000605 extraction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板内に一体的に作り込ま
れ、しかも、ダーリントン接続されたダーリント
ン接続トランジスタに関するもので、半導体集積
回路内に作り込まれるダーリントン回路あるいは
単一素子として形成されるダーリントン接続トラ
ンジスタとして実現され、リニア半導体集積回路
を用いて構成される各種電気機器あるいは出力回
路部にダーリントン回路を含む各種の回路装置に
広く利用されるものである。
れ、しかも、ダーリントン接続されたダーリント
ン接続トランジスタに関するもので、半導体集積
回路内に作り込まれるダーリントン回路あるいは
単一素子として形成されるダーリントン接続トラ
ンジスタとして実現され、リニア半導体集積回路
を用いて構成される各種電気機器あるいは出力回
路部にダーリントン回路を含む各種の回路装置に
広く利用されるものである。
従来例の構成とその問題点
ダーリントン回路は、各種増幅器の出力回路部
として、あるいは、スイツチング回路装置のスイ
ツチング回路部として多用されている。このよう
な回路部としてダーリントン回路を動作させた場
合、ダーリントン接続されたトランジスタの動作
領域が飽和領域にあるときの飽和電圧が高くな
り、出力特性面で支障をきたすおそれがある。す
なわち、第１図で示すように入力段トランジスタ
１と出力段トランジスタ２とを相互結線して構成
したダーリントン回路では、出力段トランジスタ
２のコレクタエミツタ間飽和電圧（VCEsat）が入
力段トランジスタ１のコレクタエミツタ間飽和電
圧（VCEsat）で制限される。このため、出力段ト
ランジスタ２のVCEsatは、そのベースエミツタ間
電圧（VBE）以下にはならない。このような不都
合を排除するため、第２図で示すように、入力段
トランジスタ１のコレクタと出力段トランジスタ
２のコレクタとの間に、ダイオード３を接続する
とともに、入力段トランジスタ１のコレクタとダ
イオード３との接続点をコレクタ端子、また、出
力段トランジスタ２のコレクタとダイオード３と
の接続点を出力端子４とし、さらに、ダイオード
３の接続方向をコレクタ端子への印加電圧でダイ
オード３が順方向バイアスされるように定め、出
力端子４からみた出力段トランジスタ２のVCEsat
を入力段トランジスタ１で制限されるVCEsatより
もダイオードの順電圧降下（VD）分だけ低下さ
せるようにした回路がすでに知られている。
として、あるいは、スイツチング回路装置のスイ
ツチング回路部として多用されている。このよう
な回路部としてダーリントン回路を動作させた場
合、ダーリントン接続されたトランジスタの動作
領域が飽和領域にあるときの飽和電圧が高くな
り、出力特性面で支障をきたすおそれがある。す
なわち、第１図で示すように入力段トランジスタ
１と出力段トランジスタ２とを相互結線して構成
したダーリントン回路では、出力段トランジスタ
２のコレクタエミツタ間飽和電圧（VCEsat）が入
力段トランジスタ１のコレクタエミツタ間飽和電
圧（VCEsat）で制限される。このため、出力段ト
ランジスタ２のVCEsatは、そのベースエミツタ間
電圧（VBE）以下にはならない。このような不都
合を排除するため、第２図で示すように、入力段
トランジスタ１のコレクタと出力段トランジスタ
２のコレクタとの間に、ダイオード３を接続する
とともに、入力段トランジスタ１のコレクタとダ
イオード３との接続点をコレクタ端子、また、出
力段トランジスタ２のコレクタとダイオード３と
の接続点を出力端子４とし、さらに、ダイオード
３の接続方向をコレクタ端子への印加電圧でダイ
オード３が順方向バイアスされるように定め、出
力端子４からみた出力段トランジスタ２のVCEsat
を入力段トランジスタ１で制限されるVCEsatより
もダイオードの順電圧降下（VD）分だけ低下さ
せるようにした回路がすでに知られている。
ところで、ダーリントン回路も、半導体集積回
路内に作り込まれたトランジスタをダーリントン
接続すること、あるいは、単一の半導体基板の中
に複数個のトランジスタを作り込み、これらをダ
ーリントン接続し単一のトランジスタとした、い
わゆるダーリントン接続トランジスタとされるに
至つている。このダーリントン接続トランジスタ
の構成を、第２図で示した回路構成とする場合、
従来は、半導体基板のトランジスタの作り込み領
域とは別個の部分に確保した半導体基板部分にダ
イオードを作り込み、これらを相互結線する方法
が採られている。
路内に作り込まれたトランジスタをダーリントン
接続すること、あるいは、単一の半導体基板の中
に複数個のトランジスタを作り込み、これらをダ
ーリントン接続し単一のトランジスタとした、い
わゆるダーリントン接続トランジスタとされるに
至つている。このダーリントン接続トランジスタ
の構成を、第２図で示した回路構成とする場合、
従来は、半導体基板のトランジスタの作り込み領
域とは別個の部分に確保した半導体基板部分にダ
イオードを作り込み、これらを相互結線する方法
が採られている。
この方法では、ダイオードを作り込むための半
導体基板部分の確保が必要であるため、使用する
半導体基板の面積が増し、半導体装置のコストが
高騰する。また、リニア半導体集積回路によつて
は、ダーリントン接続トランジスタの作り込みが
多数に及ぶ場合があり、実質的に集積度が低下す
ること、相互配線が複雑化することなどの問題が
あつた。
導体基板部分の確保が必要であるため、使用する
半導体基板の面積が増し、半導体装置のコストが
高騰する。また、リニア半導体集積回路によつて
は、ダーリントン接続トランジスタの作り込みが
多数に及ぶ場合があり、実質的に集積度が低下す
ること、相互配線が複雑化することなどの問題が
あつた。
発明の目的
本発明は、上記のダーリントン接続トランジス
タの問題点を排除し、ダーリントン接続トランジ
スタの作り込みに必要とされる半導体基板面積を
必要最少限に抑えてコストの低減をはかること、
リニア半導体集積回路にあつては、併せて、集積
度の低下を防止するとともに、相互配線の複雑化
を避けることを目的とするものである。
タの問題点を排除し、ダーリントン接続トランジ
スタの作り込みに必要とされる半導体基板面積を
必要最少限に抑えてコストの低減をはかること、
リニア半導体集積回路にあつては、併せて、集積
度の低下を防止するとともに、相互配線の複雑化
を避けることを目的とするものである。
発明の構成
上記の目的と達成することのできる本発明のダ
ーリントン接続トランジスタの構成は、単一の半
導体基板内に入力段トランジスタと出力段トラン
ジスタを各別に作り込むとともに、出力段トラン
ジスタのコレクタ領域内でベース領域形成部分と
は異る部分に、ベース領域と同一導電型のダイオ
ード形成領域を作り込み、この領域とコレクタ領
域とをダイオードの二領域となし、さらに、ダイ
オード形成領域にも電極を設け、入力段トランジ
スタ、出力段トランジスタならびにダイオードの
相互間を第２図で示した回路構成となるよう相互
接続したものとなつている。
ーリントン接続トランジスタの構成は、単一の半
導体基板内に入力段トランジスタと出力段トラン
ジスタを各別に作り込むとともに、出力段トラン
ジスタのコレクタ領域内でベース領域形成部分と
は異る部分に、ベース領域と同一導電型のダイオ
ード形成領域を作り込み、この領域とコレクタ領
域とをダイオードの二領域となし、さらに、ダイ
オード形成領域にも電極を設け、入力段トランジ
スタ、出力段トランジスタならびにダイオードの
相互間を第２図で示した回路構成となるよう相互
接続したものとなつている。
実施例の説明
第３図は、バイポーラ半導体集積回路内に作り
込まれた本発明のダーリントン接続トランジスタ
の構造を例示する断面図である。図示するよう
に、Ｐ型シリコン基板５の上に形成したＮ型エピ
タキシヤル層６をP+型絶縁分離拡散領域７で島
状に分離してＮ型エピタキシヤル島領域６１と６
２が形成される。
込まれた本発明のダーリントン接続トランジスタ
の構造を例示する断面図である。図示するよう
に、Ｐ型シリコン基板５の上に形成したＮ型エピ
タキシヤル層６をP+型絶縁分離拡散領域７で島
状に分離してＮ型エピタキシヤル島領域６１と６
２が形成される。
Ｎ型エピタキシヤル島領域６１の中にP+型ベ
ース領域８が、さらにこの中へN+型エミツタ領
域９が作り込まれて入力段トランジスタが形成さ
れている。なお、１０はN+型埋込コレクタ領域
であり、この領域には、Ｎ型エピタキシヤル島領
域６１を貫通するN+型コンタクト領域（コレク
タウオール拡散領域）１１が接続されている。
ース領域８が、さらにこの中へN+型エミツタ領
域９が作り込まれて入力段トランジスタが形成さ
れている。なお、１０はN+型埋込コレクタ領域
であり、この領域には、Ｎ型エピタキシヤル島領
域６１を貫通するN+型コンタクト領域（コレク
タウオール拡散領域）１１が接続されている。
一方、Ｎ型エピタキシヤル島領域６２の中にも
P+型ベース領域１２、N+型エミツタ領域１３が
作り込まれて出力段トランジスタが形成されてい
る。
P+型ベース領域１２、N+型エミツタ領域１３が
作り込まれて出力段トランジスタが形成されてい
る。
ところで、この出力段トランジスタの中には、
第２図で示したダイオードを作り込むわけである
が、本実施例では、N+型埋込コレクタ領域１４
に繋るN+型コンタクト領域１５の中へP+型領域
１６を形成することにより、出力段トランジスタ
のコレクタ領域をカソード領域とするダイオード
が作り込まれる。なお、ダイオードを作り込む
と、N+型コンタクト領域１５がシリコン基板５
の主面に露呈する面積が減少して、そのままでは
コレクタ電極を形成することが困難になる場合が
ある。この不都合を回避するには、図示するよう
に少なくともP+型領域１６の両端部にN+型領域
１７を形成し、N+型コンタクト領域１５の表面
層を覆いつくす。
第２図で示したダイオードを作り込むわけである
が、本実施例では、N+型埋込コレクタ領域１４
に繋るN+型コンタクト領域１５の中へP+型領域
１６を形成することにより、出力段トランジスタ
のコレクタ領域をカソード領域とするダイオード
が作り込まれる。なお、ダイオードを作り込む
と、N+型コンタクト領域１５がシリコン基板５
の主面に露呈する面積が減少して、そのままでは
コレクタ電極を形成することが困難になる場合が
ある。この不都合を回避するには、図示するよう
に少なくともP+型領域１６の両端部にN+型領域
１７を形成し、N+型コンタクト領域１５の表面
層を覆いつくす。
このようにして、出力段トランジスタのコレク
タ領域２２をカソード領域とするダイオードをシ
リコン基板５に作り込むことで、出力段トランジ
スタのVCE satを低下させることができる。そし
て、従来ではシリコン基板にダイオードを形成す
るための領域を確保しておかなければならなかつ
たが、この実施例ではその占有面積が狭くてす
み、コストの低減が可能となる。さらに、ダイオ
ードの形成に際して、不純物拡散またはイオン注
入のためのマスクは、従来のマスクのパターンの
一部分を一部変更するだけでよく、現用の基本製
造プロセスを特に変更することなく実施すること
ができる。
タ領域２２をカソード領域とするダイオードをシ
リコン基板５に作り込むことで、出力段トランジ
スタのVCE satを低下させることができる。そし
て、従来ではシリコン基板にダイオードを形成す
るための領域を確保しておかなければならなかつ
たが、この実施例ではその占有面積が狭くてす
み、コストの低減が可能となる。さらに、ダイオ
ードの形成に際して、不純物拡散またはイオン注
入のためのマスクは、従来のマスクのパターンの
一部分を一部変更するだけでよく、現用の基本製
造プロセスを特に変更することなく実施すること
ができる。
なお、図示したP+型ベース領域８，１２およ
びダイオード形成用のP+型領域１６は、半導体
集積回路のベース拡散工程で同時に作り込まれ、
また、N+型エミツタ領域９，１３およびN+型領
域１７はエミツタ拡散工程で同時に作り込まれ
る。このようにして、入力段トランジスタ、出力
段トランジスタならびにダイオードを作り込んだ
のち、シリコン基板上を覆う絶縁膜（SiO2膜）
１８にコンタクト窓を穿ち、両トランジスタのコ
レクタ、ベースおよびエミツタ領域ならびにダイ
オードのアノード領域となるP+型領域にオーミ
ツク接触する電極１９，２０，２１，２２，２
３，２４および２５を形成する。なお、入力段ト
ランジスタのコレクタ電極１９とダイオードのア
ノード電極２５ならびに入力段トランジスタのエ
ミツタ電極２１と出力段トランジスタのベース電
極２３は、それぞれ相互配線層によつて相互接続
される。
びダイオード形成用のP+型領域１６は、半導体
集積回路のベース拡散工程で同時に作り込まれ、
また、N+型エミツタ領域９，１３およびN+型領
域１７はエミツタ拡散工程で同時に作り込まれ
る。このようにして、入力段トランジスタ、出力
段トランジスタならびにダイオードを作り込んだ
のち、シリコン基板上を覆う絶縁膜（SiO2膜）
１８にコンタクト窓を穿ち、両トランジスタのコ
レクタ、ベースおよびエミツタ領域ならびにダイ
オードのアノード領域となるP+型領域にオーミ
ツク接触する電極１９，２０，２１，２２，２
３，２４および２５を形成する。なお、入力段ト
ランジスタのコレクタ電極１９とダイオードのア
ノード電極２５ならびに入力段トランジスタのエ
ミツタ電極２１と出力段トランジスタのベース電
極２３は、それぞれ相互配線層によつて相互接続
される。
以上説明した構造により、第２図で示した回路
構成のダーリントン接続トランジスタがバイポー
ラ半導体集積回路の中に作り込まれる。
構成のダーリントン接続トランジスタがバイポー
ラ半導体集積回路の中に作り込まれる。
発明の効果
このように、本発明のダーリントン接続トラン
ジスタにおいては、その出力段トランジスタの
VCE satを低下させるためのダイオードを、この出
力段トランジスタのコレクタ領域内のコレクタコ
ンタクト領域に、そのベース領域と同一導電型の
ダイオード形成領域を選択的に作り込んで、ダイ
オード形成領域とコレクタ領域とをダイオードの
二領域とすることで、ダイオードを形成するため
のみの領域を特に必要とせず、集積度の低下を生
じさせることがない。また、ダイオードの作り込
みにより半導体基板面積を増大させるということ
もないので、集積化されたダーリントン接続トラ
ンジスタを安価に提供することができる。そし
て、半導体基板の平坦な主面に沿つて作り込まれ
た出力段トランジスタのコレクタコンタクト領域
に、ダイオード形成領域を選択的に作り込んだ構
造であるので、ダイオード形成のための不純物拡
散またはイオン注入のためのマスクとしては、従
来のマスクパターンを一部変更するだけでよく、
そのため基本製造プロセスを変更する必要がな
く、製造コストが増大するというおそれがない。
ジスタにおいては、その出力段トランジスタの
VCE satを低下させるためのダイオードを、この出
力段トランジスタのコレクタ領域内のコレクタコ
ンタクト領域に、そのベース領域と同一導電型の
ダイオード形成領域を選択的に作り込んで、ダイ
オード形成領域とコレクタ領域とをダイオードの
二領域とすることで、ダイオードを形成するため
のみの領域を特に必要とせず、集積度の低下を生
じさせることがない。また、ダイオードの作り込
みにより半導体基板面積を増大させるということ
もないので、集積化されたダーリントン接続トラ
ンジスタを安価に提供することができる。そし
て、半導体基板の平坦な主面に沿つて作り込まれ
た出力段トランジスタのコレクタコンタクト領域
に、ダイオード形成領域を選択的に作り込んだ構
造であるので、ダイオード形成のための不純物拡
散またはイオン注入のためのマスクとしては、従
来のマスクパターンを一部変更するだけでよく、
そのため基本製造プロセスを変更する必要がな
く、製造コストが増大するというおそれがない。
第１図はダーリントン回路の代表的な回路構成
図、第２図は出力段トランジスタのコレクタエミ
ツタ間飽和電圧を低下させるためのダイオードを
含むダーリントン回路の構成図、第３図はバイポ
ーラ半導体集積回路内に作り込まれた本発明のダ
ーリントン接続トランジスタの構造を示す断面図
である。 １……入力段トランジスタ、２……出力段トラ
ンジスタ、３……ダイオード、４……出力端子、
５……Ｐ型シリコン基板、６……Ｎ型エピタキシ
ヤル層、６１，６２……Ｎ型エピタキシヤル島領
域、７……P+型絶縁分離拡散領域、８，１２…
…P+型ベース領域、９，１３……N+型エミツタ
領域、１０，１４……N+型埋込コレクタ領域、
１１，１５……N+型コンタクト領域（コレクタ
用）、１６……ダイオード形成用のP+型領域、１
７……コレクタコンタクト面確保用のN+型領域、
１８……絶縁膜、１９〜２５……電極。
図、第２図は出力段トランジスタのコレクタエミ
ツタ間飽和電圧を低下させるためのダイオードを
含むダーリントン回路の構成図、第３図はバイポ
ーラ半導体集積回路内に作り込まれた本発明のダ
ーリントン接続トランジスタの構造を示す断面図
である。 １……入力段トランジスタ、２……出力段トラ
ンジスタ、３……ダイオード、４……出力端子、
５……Ｐ型シリコン基板、６……Ｎ型エピタキシ
ヤル層、６１，６２……Ｎ型エピタキシヤル島領
域、７……P+型絶縁分離拡散領域、８，１２…
…P+型ベース領域、９，１３……N+型エミツタ
領域、１０，１４……N+型埋込コレクタ領域、
１１，１５……N+型コンタクト領域（コレクタ
用）、１６……ダイオード形成用のP+型領域、１
７……コレクタコンタクト面確保用のN+型領域、
１８……絶縁膜、１９〜２５……電極。
Claims (1)
- １ 単一の半導体基板内に、前記半導体基板の平
坦な主面に沿つて入力段トランジスタと出力トラ
ンジスタとを互いに独立させて作り込み、前記出
力段トランジスタのコレクタ領域内のコレタコン
タクト領域に、前記ベース領域と同一導型のダイ
オード形成領域を選択的に作り込んで、前記ダイ
オード形成領域と前記コレクタ領域をダイオード
の二領域となし、前記入力段トランジスタのコレ
クタ領域を前記ダイオード形成領域に、また前記
入力段トランジスタのエミツタ領域を前記出力段
トランジスタの前記ベース領域にそれぞれ接続す
るとともに、前記出力段トランジスタのコレクタ
領域に出力取出用電極を設けたことを特徴とする
ダーリントン接続トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132736A JPS5922363A (ja) | 1982-07-28 | 1982-07-28 | ダ−リントン接続トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132736A JPS5922363A (ja) | 1982-07-28 | 1982-07-28 | ダ−リントン接続トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922363A JPS5922363A (ja) | 1984-02-04 |
| JPH0241171B2 true JPH0241171B2 (ja) | 1990-09-14 |
Family
ID=15088389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132736A Granted JPS5922363A (ja) | 1982-07-28 | 1982-07-28 | ダ−リントン接続トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922363A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6679908B2 (ja) | 2015-12-11 | 2020-04-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140779A (ja) * | 1974-10-02 | 1976-04-05 | Nippon Electric Co | Handotaisochi |
| JPS5154375A (ja) * | 1974-11-06 | 1976-05-13 | Sanyo Electric Co | Hogodaioodotsukitoranjisuta |
-
1982
- 1982-07-28 JP JP57132736A patent/JPS5922363A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140779A (ja) * | 1974-10-02 | 1976-04-05 | Nippon Electric Co | Handotaisochi |
| JPS5154375A (ja) * | 1974-11-06 | 1976-05-13 | Sanyo Electric Co | Hogodaioodotsukitoranjisuta |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5922363A (ja) | 1984-02-04 |
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