JPS6364058B2 - - Google Patents
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- JPS6364058B2 JPS6364058B2 JP54104496A JP10449679A JPS6364058B2 JP S6364058 B2 JPS6364058 B2 JP S6364058B2 JP 54104496 A JP54104496 A JP 54104496A JP 10449679 A JP10449679 A JP 10449679A JP S6364058 B2 JPS6364058 B2 JP S6364058B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は少くとも一つの横方向トランジスタ
（ラテラル・トランジスタ）を含み、このトラン
ジスタの一導電型ベース領域が逆方向直流バイア
ス電圧を加えられたpn接合によつて反対導電型
を示す周囲と境を接しているモノリシツク集積回
路に関するものである。
（ラテラル・トランジスタ）を含み、このトラン
ジスタの一導電型ベース領域が逆方向直流バイア
ス電圧を加えられたpn接合によつて反対導電型
を示す周囲と境を接しているモノリシツク集積回
路に関するものである。
モノリシツク集積回路においてその構成素子間
の結合を充分外すため、必要に応じて回路の各素
子を絶縁盆地と呼ばれる分離区域内に作るのが普
通である。この分離区域は周囲の半導体区域に対
して導電型が逆であつてその間に絶縁性のpn接
合を形成する半導体区域である。
の結合を充分外すため、必要に応じて回路の各素
子を絶縁盆地と呼ばれる分離区域内に作るのが普
通である。この分離区域は周囲の半導体区域に対
して導電型が逆であつてその間に絶縁性のpn接
合を形成する半導体区域である。
このような半導体デバイスの製作に当つては例
えばシリコンの単結晶板を出発材料とし、この基
板の一方の表面に同じ半導体材料から成り導電型
を逆にする単結晶層をエピタキシヤル成長させ
る。続いてマスク拡散又はイオン注入によつてこ
のエピタキシヤル層内に適当数の基板と同じ導電
型を持つ帯状の絶縁領域を設ける。これらの絶縁
帯はその全長に亘つて基板と結合され、それと一
体になつて一つの導電型の半導体領域を形成し、
この領域内に反対導電型のエピタキシヤル層部分
が島状に分布されてそれぞれ一つの分離区域とな
りそこにモノリシツク集積回路が作られる。各分
離区域内には少くとも一つの半導体素子例えばト
ランジスタが含まれる。このトランジスタは例え
ばpnp横方向トランジスタであり、エミツタ・ベ
ースpn接合とコレクタ・ベースpn接合が並び合
つている。横方向トランジスタのエミツタ領域お
よびコレクタ領域として使用されない分離区域部
分はこのトランジスタのベース領域となり、分離
区域外の半導体区域特に基板に対してpn接合に
よつて境界が作られ、このpn接合には集積回路
の動作中逆方向電圧が加えられる。
えばシリコンの単結晶板を出発材料とし、この基
板の一方の表面に同じ半導体材料から成り導電型
を逆にする単結晶層をエピタキシヤル成長させ
る。続いてマスク拡散又はイオン注入によつてこ
のエピタキシヤル層内に適当数の基板と同じ導電
型を持つ帯状の絶縁領域を設ける。これらの絶縁
帯はその全長に亘つて基板と結合され、それと一
体になつて一つの導電型の半導体領域を形成し、
この領域内に反対導電型のエピタキシヤル層部分
が島状に分布されてそれぞれ一つの分離区域とな
りそこにモノリシツク集積回路が作られる。各分
離区域内には少くとも一つの半導体素子例えばト
ランジスタが含まれる。このトランジスタは例え
ばpnp横方向トランジスタであり、エミツタ・ベ
ースpn接合とコレクタ・ベースpn接合が並び合
つている。横方向トランジスタのエミツタ領域お
よびコレクタ領域として使用されない分離区域部
分はこのトランジスタのベース領域となり、分離
区域外の半導体区域特に基板に対してpn接合に
よつて境界が作られ、このpn接合には集積回路
の動作中逆方向電圧が加えられる。
横方向トランジスタを使用する際にはそのエミ
ツタ電流IEが常に横方向の実効部分IELと垂直方向
の寄生部分IEVとに分かれることを確めておく必
要がある。寄生部分IEVは更に再結合部分（ベー
ス電流）と基板即ち分離区域外に流れ出す第二部
分ISとに分れる。この基板電流は近くにある基板
接続端に向かつて流れる際に電圧降下を発生し例
えば絶縁性のpn接合の順方向への切換、多重層
の形成等の寄生的の作用を及ぼし、極端な場合に
は横方向トランジスタを含む集積回路の破壊の原
因となる。特に飽和動作の場合は情況が不利であ
る。即ち横方向トランジスタがpnpトランジスタ
として構成されている場合コレクタ電位が低下し
てベース・コレクタpn接合が順方向バイアスと
なり、コレクタ自身がベースにキヤリヤを注入し
て第二のエミツタとなり、基板はコレクタとな
る。これによつて再び基板電流が流れて上記の有
害な作用を及ぼし集積回路を危くする。この場合
にだけ寄生pnpトランジスタの電流増幅度はベー
ス幅が小さく、エミツタ絶縁部が長く更に遮蔽中
間電極が無いため著しく大きくなる。
ツタ電流IEが常に横方向の実効部分IELと垂直方向
の寄生部分IEVとに分かれることを確めておく必
要がある。寄生部分IEVは更に再結合部分（ベー
ス電流）と基板即ち分離区域外に流れ出す第二部
分ISとに分れる。この基板電流は近くにある基板
接続端に向かつて流れる際に電圧降下を発生し例
えば絶縁性のpn接合の順方向への切換、多重層
の形成等の寄生的の作用を及ぼし、極端な場合に
は横方向トランジスタを含む集積回路の破壊の原
因となる。特に飽和動作の場合は情況が不利であ
る。即ち横方向トランジスタがpnpトランジスタ
として構成されている場合コレクタ電位が低下し
てベース・コレクタpn接合が順方向バイアスと
なり、コレクタ自身がベースにキヤリヤを注入し
て第二のエミツタとなり、基板はコレクタとな
る。これによつて再び基板電流が流れて上記の有
害な作用を及ぼし集積回路を危くする。この場合
にだけ寄生pnpトランジスタの電流増幅度はベー
ス幅が小さく、エミツタ絶縁部が長く更に遮蔽中
間電極が無いため著しく大きくなる。
この発明の目的はこのような有害な作用を防止
することである。
することである。
この目的を達成するためこの発明は上記のよう
なモノリシツク集積回路に対して横方向トランジ
スタのコレクタ領域内にコレクタ領域の中心より
エミツタ領域の方へずらしてこのベース領域と同
じ導電型の半導体領域を作り、これに横方向トラ
ンジスタのコレクタと同じ電極を無障壁接触させ
ることを提案する。
なモノリシツク集積回路に対して横方向トランジ
スタのコレクタ領域内にコレクタ領域の中心より
エミツタ領域の方へずらしてこのベース領域と同
じ導電型の半導体領域を作り、これに横方向トラ
ンジスタのコレクタと同じ電極を無障壁接触させ
ることを提案する。
横方向トランジスタはpnp型でもnpn型でもよ
いがpnp型のものを例にとつて説明する。npn型
を使用する場合でも情況はほとんど同じである。
いがpnp型のものを例にとつて説明する。npn型
を使用する場合でも情況はほとんど同じである。
横方向トランジスタのコレクタ領域内に逆導電
型の半導体領域が埋込まれていると、この領域は
横方向トランジスタに対して逆の順に配置された
領域から成り逆向きに動作するコレクタ・ベース
短絡の垂直型トランジスタを構成する。このトラ
ンジスタのエミツタは横方向トランジスタのベー
スとなつている。これによつて横方向トランジス
タのエミツタへの電子注入に対する境界条件が逆
向き垂直型トランジスタの電流増幅度に対応して
改善される。横方向トランジスタのエミツタ電流
が一定であればこのトランジスタのベース内の正
孔電流およびそれに伴つて寄生基板電流も減少す
る。
型の半導体領域が埋込まれていると、この領域は
横方向トランジスタに対して逆の順に配置された
領域から成り逆向きに動作するコレクタ・ベース
短絡の垂直型トランジスタを構成する。このトラ
ンジスタのエミツタは横方向トランジスタのベー
スとなつている。これによつて横方向トランジス
タのエミツタへの電子注入に対する境界条件が逆
向き垂直型トランジスタの電流増幅度に対応して
改善される。横方向トランジスタのエミツタ電流
が一定であればこのトランジスタのベース内の正
孔電流およびそれに伴つて寄生基板電流も減少す
る。
図面に示した実施例によつてこの発明を更に詳
細に説明する。
細に説明する。
第１図に示した実施例の製作に際しては、普通
に行われているようにｐシリコンから成る単結晶
基板Ｓを出発材料とし、この表面にマスク拡散又
はイオン注入によりn+ドーピング埋込み層領域
BLを作る。領域BLは各分離区域内に一つずつ設
ける。埋込み層領域は矩形形状とするのが有利で
ある。埋込み層領域BLが設けられた基板表面を
基板と同じ半導体材料のｎ型エピタキシヤル層Ｅ
で覆い、この層を集積回路の各素子を設けるため
のｎ型分離区域Ｗの基礎とする。各分離区域の横
方向においての分離はｐ形の帯状絶縁領域ISによ
る。これらの領域はISマスク拡散又はイオン注入
によつてエピタキシヤル層Ｅ内に作られ、この層
をそれぞれ二つのpn接合によつて互に絶縁され
た複数のｎ型の島Ｗに分割する。この島Ｗ（分離
区域）の一つに横方向トランジスタLTが設けら
れる。この構造が第１図に示されている。
に行われているようにｐシリコンから成る単結晶
基板Ｓを出発材料とし、この表面にマスク拡散又
はイオン注入によりn+ドーピング埋込み層領域
BLを作る。領域BLは各分離区域内に一つずつ設
ける。埋込み層領域は矩形形状とするのが有利で
ある。埋込み層領域BLが設けられた基板表面を
基板と同じ半導体材料のｎ型エピタキシヤル層Ｅ
で覆い、この層を集積回路の各素子を設けるため
のｎ型分離区域Ｗの基礎とする。各分離区域の横
方向においての分離はｐ形の帯状絶縁領域ISによ
る。これらの領域はISマスク拡散又はイオン注入
によつてエピタキシヤル層Ｅ内に作られ、この層
をそれぞれ二つのpn接合によつて互に絶縁され
た複数のｎ型の島Ｗに分割する。この島Ｗ（分離
区域）の一つに横方向トランジスタLTが設けら
れる。この構造が第１図に示されている。
横方向トランジスタLTはこの場合回転対称構
成でありその中心はｐ型のエミツタ領域EZにあ
り、それを小さい間隔でｐ型のコレクタ領域KZ
が取り囲んでいる。コレクタ領域KZには環状の
n+ドープ保護領域SZがあつて横方向トランジス
タLTのコレクタ領域KZとエミツタ領域EZに対
して同心的に配置されている。これらは配置の最
適化のためコレクタ領域KZの内側の縁近くに置
かれる。埋込み層領域BLは少くともコレクタ領
域KZ又はベース接続領域BKの外側の縁端まで
広がつている。
成でありその中心はｐ型のエミツタ領域EZにあ
り、それを小さい間隔でｐ型のコレクタ領域KZ
が取り囲んでいる。コレクタ領域KZには環状の
n+ドープ保護領域SZがあつて横方向トランジス
タLTのコレクタ領域KZとエミツタ領域EZに対
して同心的に配置されている。これらは配置の最
適化のためコレクタ領域KZの内側の縁近くに置
かれる。埋込み層領域BLは少くともコレクタ領
域KZ又はベース接続領域BKの外側の縁端まで
広がつている。
第１図の実施例では横方向トランジスタはpnp
トランジスタとして構成され、このトランジスタ
の基礎としてｎ導電型の分離区域Ｗが設けられて
いる。この分離区域Ｗと埋込み層領域BLとを囲
むpn接合は、集積回路の動作中エミツタとベー
スとコレクタの電位を適当に選ぶことにより逆電
圧印加状態に置かれる。
トランジスタとして構成され、このトランジスタ
の基礎としてｎ導電型の分離区域Ｗが設けられて
いる。この分離区域Ｗと埋込み層領域BLとを囲
むpn接合は、集積回路の動作中エミツタとベー
スとコレクタの電位を適当に選ぶことにより逆電
圧印加状態に置かれる。
横方向トランジスタをpnpトランジスタとして
構成することに対応して分離区域Ｗ内には上記の
ようにｐ型のエミツタ領域EZとｐ型のコレクタ
領域KZがマスク拡散又はイオン注入により並び
合つて作られる。コレクタ領域KZ内に置かれた
n+型ドープの保護領域SZはベース領域BZの接触
領域BKと同時に作るのが有効である。エミツタ
電極EE、ベース電極BEおよびコレクタ電極KE
にアルミニウムを使用することに対応してこの接
触領域もn+型にドープする。横方向トランジス
タLTのコレクタ電極KEはn+保護領域SZの表面
に無障壁接触として広がる。又半導体表面は普通
行われるように二酸化シリコンから成る絶縁保護
層Ｏで覆う。
構成することに対応して分離区域Ｗ内には上記の
ようにｐ型のエミツタ領域EZとｐ型のコレクタ
領域KZがマスク拡散又はイオン注入により並び
合つて作られる。コレクタ領域KZ内に置かれた
n+型ドープの保護領域SZはベース領域BZの接触
領域BKと同時に作るのが有効である。エミツタ
電極EE、ベース電極BEおよびコレクタ電極KE
にアルミニウムを使用することに対応してこの接
触領域もn+型にドープする。横方向トランジス
タLTのコレクタ電極KEはn+保護領域SZの表面
に無障壁接触として広がる。又半導体表面は普通
行われるように二酸化シリコンから成る絶縁保護
層Ｏで覆う。
第１図の装置の等価回路を第２図に示す。KE，
EE，BEはそれぞれコレクタ電極、エミツタ電
極、ベース電極でありSAは基板端子である。
pnp横方向トランジスタLTは寄生pnpトランジス
タＢと結合され、トランジスタＢのコレクタは基
板端子SAに接続されている。寄生トランジスタ
ＢはエミツタEZから垂直に注入された少数キヤ
リヤが前述の電流IEVとしてpn接合をも通して基
板に達し、そこでコレクタ電流を作るために生ず
るものである。横方向トランジスタの飽和動作中
寄生pnpトランジスタＤが励起されこの発明の主
な目的の達成を弱める。
EE，BEはそれぞれコレクタ電極、エミツタ電
極、ベース電極でありSAは基板端子である。
pnp横方向トランジスタLTは寄生pnpトランジス
タＢと結合され、トランジスタＢのコレクタは基
板端子SAに接続されている。寄生トランジスタ
ＢはエミツタEZから垂直に注入された少数キヤ
リヤが前述の電流IEVとしてpn接合をも通して基
板に達し、そこでコレクタ電流を作るために生ず
るものである。横方向トランジスタの飽和動作中
寄生pnpトランジスタＤが励起されこの発明の主
な目的の達成を弱める。
保護領域SZは逆npn垂直型トランジスタＣのコ
レクタとなる。このトランジスタのエミツタは横
方向トランジスタのベース領域BZであり、ベー
スは横方向トランジスタのコレクタである。横方
向トランジスタLTのコレクタ接触KEの前に述べ
たような構成に対応してnpn垂直型トランジスタ
Ｃのコレクタはこのトランジスタのベースと結ば
れている。
レクタとなる。このトランジスタのエミツタは横
方向トランジスタのベース領域BZであり、ベー
スは横方向トランジスタのコレクタである。横方
向トランジスタLTのコレクタ接触KEの前に述べ
たような構成に対応してnpn垂直型トランジスタ
Ｃのコレクタはこのトランジスタのベースと結ば
れている。
エミツタから基板に向う寄生pnpトランジスタ
Ｂを同時に抑えるためにはコレクタ領域KZを保
護領域SZの下で半導体結晶内にいくらか深く進
入させることが有効である。これに対してはコレ
クタ領域KZと保護領域SZとのドーパントを適当
に選んでエミツタ・デイツプ効果を利用する。シ
リコンの場合例えばｐドープにホウ素を、ｎおよ
びn+ドープにリンを使用し、KZとSZの境界とな
るpn接合を充分近づけることによつて達成され
る。
Ｂを同時に抑えるためにはコレクタ領域KZを保
護領域SZの下で半導体結晶内にいくらか深く進
入させることが有効である。これに対してはコレ
クタ領域KZと保護領域SZとのドーパントを適当
に選んでエミツタ・デイツプ効果を利用する。シ
リコンの場合例えばｐドープにホウ素を、ｎおよ
びn+ドープにリンを使用し、KZとSZの境界とな
るpn接合を充分近づけることによつて達成され
る。
集積回路の動作中横方向トランジスタLTのコ
レクタ電極KEはコレクタ動作電位VCに、ベース
BZはベース電位VBに、エミツタEZはエミツタ電
位VEに、基板Ｓは基板電位VSに置かれる。トラ
ンジスタLTの制御信号はエミツタ電位又はベー
ス電位に重ねる。電位VSとVBは少くとも集積回
路の正規の動作ではベース領域BZを外側に向う
境界となるpn接合が常に逆方向にバイアスされ
ているように選ぶ。これは第１図の場合トランジ
スタLTを集積回路の他の素子と結んで制御する
信号がトランジスタLTのベース電極BEに導かれ
ているときにも基板ＳがトランジスタLTのベー
スBZに対して負にバイアスされていることであ
る。
レクタ電極KEはコレクタ動作電位VCに、ベース
BZはベース電位VBに、エミツタEZはエミツタ電
位VEに、基板Ｓは基板電位VSに置かれる。トラ
ンジスタLTの制御信号はエミツタ電位又はベー
ス電位に重ねる。電位VSとVBは少くとも集積回
路の正規の動作ではベース領域BZを外側に向う
境界となるpn接合が常に逆方向にバイアスされ
ているように選ぶ。これは第１図の場合トランジ
スタLTを集積回路の他の素子と結んで制御する
信号がトランジスタLTのベース電極BEに導かれ
ているときにも基板ＳがトランジスタLTのベー
スBZに対して負にバイアスされていることであ
る。
横方向トランジスタLTにはコレクタ内に設け
られた保護領域GZの外に、基板電流を減少させ
るために一般に採用されている手段を加えること
ができる。このような手段としては(a)横方向トラ
ンジスタを収容する区域Ｗをできるだけ完全に取
巻いて環状端子SAを基板に設けること、(b)ｐ、
p+、n+型の環状領域の形で遮蔽電極を設けるこ
と、(c)コレクタKZとベースBZの境界を作るpn接
合間の間隔を大きくすること等がある。
られた保護領域GZの外に、基板電流を減少させ
るために一般に採用されている手段を加えること
ができる。このような手段としては(a)横方向トラ
ンジスタを収容する区域Ｗをできるだけ完全に取
巻いて環状端子SAを基板に設けること、(b)ｐ、
p+、n+型の環状領域の形で遮蔽電極を設けるこ
と、(c)コレクタKZとベースBZの境界を作るpn接
合間の間隔を大きくすること等がある。
しかしこれらの手段はそれぞれ例えば所要場所
が大きくなる。多層形成の危険がある、表面の問
題が多くなる等の欠点を持つているからこの発明
に採用する際にはそれを避けなければならない。
が大きくなる。多層形成の危険がある、表面の問
題が多くなる等の欠点を持つているからこの発明
に採用する際にはそれを避けなければならない。
第１図はこの発明の実施例の断面図、第２図は
その等価回路図である。 Ｓ……基板、BZ……埋込み層領域、LT……横
方向トランジスタ、BZ……ベース領域、KZ……
コレクタ領域、SZ……保護領域。
その等価回路図である。 Ｓ……基板、BZ……埋込み層領域、LT……横
方向トランジスタ、BZ……ベース領域、KZ……
コレクタ領域、SZ……保護領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体材料よりなる第１導電型の基板と、前
記基板の主面上にある第２導電型のエピタキシヤ
ル層と、一部が前記エピタキシヤル層内に一部が
前記基板内に形成された第２導電型の埋込み層
と、前記エピタキシヤル層内の横方向トランジス
タとを備え、この横方向トランジスタは前記埋込
み層の上にある第１導電型のエミツタ領域、エミ
ツタ領域に隣接し且つ前記埋込み層の上方に位置
する第２導電型のベース領域、および前記ベース
領域に隣接するコレクタ領域を含み、さらに前記
コレクタ領域内にコレクタ領域の中心より前記エ
ミツタ領域の方へずらして形成した第２導電型の
保護領域を含み、この保護領域は逆向き垂直型ト
ランジスタのコレクタとして働き、この逆向き垂
直型トランジスタのエミツタ領域は前記埋込み層
により形成され、前記横方向トランジスタのコレ
クタ電極は前記コレクタ領域と前記保護領域とに
電気接触していることを特徴とするモノリシツク
集積回路。 ２ 前記ベース領域は前記エミツタ領域のまわり
に同心的に配置されていることを特徴とする特許
請求の範囲第１項記載の集積回路。 ３ 前記コレクタ領域は前記ベース領域のまわり
に同心的に配置されていることを特徴とする特許
請求の範囲第２項記載の集積回路。 ４ 前記保護領域は前記エピタキシヤル層の導電
率より高い導電率を有する材料で形成されている
ことを特徴とする特許請求の範囲第１項記載の集
積回路。 ５ 半導体結晶中に形成された少なくとも１つの
横方向トランジスタを備え、この横方向トランジ
スタは一導電型のベース領域と反対導電型のエミ
ツタ領域、コレクタ領域とを有し、前記ベース領
域は逆方向直流バイアス電圧印加のpn接合によ
り前記半導体結晶中に範囲が定められており、前
記ベース領域と同じ導電型の前記半導体結晶内に
付加領域が形成され、この付加領域は前記半導体
結晶の表面に隣接し前記コレクタ領域の一部にコ
レクタ領域の中心より前記エミツタ領域の方にず
らして形成され、前記エミツタ、ベースおよびコ
レクタ領域に電極がオーミツク接触し、前記付加
領域はコレクタ領域と接触する電極により無障壁
接触していることを特徴とするモノリシツク集積
回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2835930A DE2835930C2 (de) | 1978-08-17 | 1978-08-17 | Monolithisch integrierte Halbleiterschaltungsanordnung mit mindestens einem Lateraltransistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5529197A JPS5529197A (en) | 1980-03-01 |
| JPS6364058B2 true JPS6364058B2 (ja) | 1988-12-09 |
Family
ID=6047206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10449679A Granted JPS5529197A (en) | 1978-08-17 | 1979-08-16 | Monolithic integrated circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4303932A (ja) |
| EP (1) | EP0008399B1 (ja) |
| JP (1) | JPS5529197A (ja) |
| DE (1) | DE2835930C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162365A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
| US5050238A (en) * | 1988-07-12 | 1991-09-17 | Sanyo Electric Co., Ltd. | Shielded front end receiver circuit with IF amplifier on an IC |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339082A (en) * | 1976-09-21 | 1978-04-10 | Thomson Csf | Bipolar lateral transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL161923C (nl) * | 1969-04-18 | 1980-03-17 | Philips Nv | Halfgeleiderinrichting. |
| US3590345A (en) * | 1969-06-25 | 1971-06-29 | Westinghouse Electric Corp | Double wall pn junction isolation for monolithic integrated circuit components |
| US3878551A (en) * | 1971-11-30 | 1975-04-15 | Texas Instruments Inc | Semiconductor integrated circuits having improved electrical isolation characteristics |
| NL7207325A (ja) * | 1972-05-31 | 1973-12-04 | ||
| US3967307A (en) * | 1973-07-30 | 1976-06-29 | Signetics Corporation | Lateral bipolar transistor for integrated circuits and method for forming the same |
| JPS51102577A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | Handotaishusekikairosochi |
| JPS5240081A (en) * | 1975-09-26 | 1977-03-28 | Hitachi Ltd | Bi-polar rom |
| US4117507A (en) * | 1976-06-22 | 1978-09-26 | Sgs-Ates Componeti Elettronici S.P.A. | Diode formed in integrated-circuit structure |
| US4156246A (en) * | 1977-05-25 | 1979-05-22 | Bell Telephone Laboratories, Incorporated | Combined ohmic and Schottky output transistors for logic circuit |
-
1978
- 1978-08-17 DE DE2835930A patent/DE2835930C2/de not_active Expired
-
1979
- 1979-08-06 EP EP79102833A patent/EP0008399B1/de not_active Expired
- 1979-08-10 US US06/065,650 patent/US4303932A/en not_active Expired - Lifetime
- 1979-08-16 JP JP10449679A patent/JPS5529197A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339082A (en) * | 1976-09-21 | 1978-04-10 | Thomson Csf | Bipolar lateral transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US4303932A (en) | 1981-12-01 |
| EP0008399B1 (de) | 1981-09-02 |
| DE2835930A1 (de) | 1980-02-28 |
| EP0008399A1 (de) | 1980-03-05 |
| DE2835930C2 (de) | 1986-07-17 |
| JPS5529197A (en) | 1980-03-01 |
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