JPH05129528A - バイポーラ型集積回路装置 - Google Patents
バイポーラ型集積回路装置Info
- Publication number
- JPH05129528A JPH05129528A JP31341891A JP31341891A JPH05129528A JP H05129528 A JPH05129528 A JP H05129528A JP 31341891 A JP31341891 A JP 31341891A JP 31341891 A JP31341891 A JP 31341891A JP H05129528 A JPH05129528 A JP H05129528A
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- JP
- Japan
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- integrated circuit
- capacitor
- region
- transistor
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- Pending
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Abstract
(57)【要約】
【目的】 ラッチアップを防止し、ＩＣの正常動作を保
障する。 【構成】 トランジスタ１２をロコス酸化膜４に囲まれ
た領域内に形成し、コンデンサ１３を、絶縁膜８上に、
ポリシリコン層１０とポリシリコンカバー（酸化膜）１
１と、電極９を用いて形成する。
障する。 【構成】 トランジスタ１２をロコス酸化膜４に囲まれ
た領域内に形成し、コンデンサ１３を、絶縁膜８上に、
ポリシリコン層１０とポリシリコンカバー（酸化膜）１
１と、電極９を用いて形成する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ型集積回路
装置に関し、特に回路中にコンデンサが用いられている
バイポーラ型集積回路装置に関する。
装置に関し、特に回路中にコンデンサが用いられている
バイポーラ型集積回路装置に関する。
【０００２】
【従来の技術】図３は、この種従来の集積回路装置の断
面図である。同図に示されるように、ｐ型シリコン基板
１上に形成されたｎ- 型エピタキシャル層２の、チャネ
ルストッパ３およびロコス酸化膜４に囲まれた活性領域
内に各素子（図示した例では、トランジスタ１２とコン
デンサ１３）が形成される。
面図である。同図に示されるように、ｐ型シリコン基板
１上に形成されたｎ- 型エピタキシャル層２の、チャネ
ルストッパ３およびロコス酸化膜４に囲まれた活性領域
内に各素子（図示した例では、トランジスタ１２とコン
デンサ１３）が形成される。
【０００３】トランジスタ領域では、ｎ- 型エピタキシ
ャル層２をコレクタ領域とし、この領域内に形成された
ｐ+ 型拡散層、ｎ+ 型拡散層をそれぞれベース領域６、
エミッタ領域７としている。コレクタ領域下にはｎ+ 型
埋め込み層５が形成され、この埋め込み層５はｎ+ 型拡
散層５ａを介して基板表面にとり出される。半導体基板
上には絶縁膜８が形成されており、半導体基板内の各領
域は絶縁膜８に形成されたコンタクト孔を介して電極９
と接続されている。また、コンデンサ領域では、ｎ+ 型
拡散層１４を一方の電極とし、その上に窒化膜と酸化膜
とからなる絶縁膜８を成長させ、その上に形成された電
極９をコンデンサ１３の他方の電極としている。
ャル層２をコレクタ領域とし、この領域内に形成された
ｐ+ 型拡散層、ｎ+ 型拡散層をそれぞれベース領域６、
エミッタ領域７としている。コレクタ領域下にはｎ+ 型
埋め込み層５が形成され、この埋め込み層５はｎ+ 型拡
散層５ａを介して基板表面にとり出される。半導体基板
上には絶縁膜８が形成されており、半導体基板内の各領
域は絶縁膜８に形成されたコンタクト孔を介して電極９
と接続されている。また、コンデンサ領域では、ｎ+ 型
拡散層１４を一方の電極とし、その上に窒化膜と酸化膜
とからなる絶縁膜８を成長させ、その上に形成された電
極９をコンデンサ１３の他方の電極としている。
【０００４】ここに示されたように、バイポーラ型集積
回路装置では、各素子はチャネルストッパおよびロコス
酸化膜によって分離され、各素子間に不正規なルートを
介して電流が流れないようになされている。なお、素子
分離技術としてはロコス酸化膜に代えてトレンチ法等他
の技術を用いることもあるが、いずれにしても高集積化
するためには素子間を分離、絶縁することが必要であ
る。
回路装置では、各素子はチャネルストッパおよびロコス
酸化膜によって分離され、各素子間に不正規なルートを
介して電流が流れないようになされている。なお、素子
分離技術としてはロコス酸化膜に代えてトレンチ法等他
の技術を用いることもあるが、いずれにしても高集積化
するためには素子間を分離、絶縁することが必要であ
る。
【０００５】
【発明が解決しようとする課題】上述した従来の集積回
路装置では、各素子（トランジスタ１２、コンデンサ１
３等）がロコス酸化膜４（またはトレンチ等）およびチ
ャネルストッパによって互いに絶縁されてはいるもの
の、トランジスタ、コンデンサを含む回路では、ラッチ
アップが起こり異常電流が流れることがある。
路装置では、各素子（トランジスタ１２、コンデンサ１
３等）がロコス酸化膜４（またはトレンチ等）およびチ
ャネルストッパによって互いに絶縁されてはいるもの
の、トランジスタ、コンデンサを含む回路では、ラッチ
アップが起こり異常電流が流れることがある。
【０００６】これは、トランジスタ１３が飽和した場合
に、ベース領域６−コレクタ領域（エピタキシャル層
２、ｎ+ 型埋め込み層５）間が順バイアス状態となり、
ベース（ｐ型）−コレクタ（ｎ型）−基板１（ｐ型）−
ｎ+ 型拡散層１４により構成される寄生サイリスタがオ
ンすることによって起こされる。即ち、従来のバイポー
ラ型集積回路装置では、トランジスタのバイアス状態に
より回路が動作不能状態に陥るという問題点があった。
に、ベース領域６−コレクタ領域（エピタキシャル層
２、ｎ+ 型埋め込み層５）間が順バイアス状態となり、
ベース（ｐ型）−コレクタ（ｎ型）−基板１（ｐ型）−
ｎ+ 型拡散層１４により構成される寄生サイリスタがオ
ンすることによって起こされる。即ち、従来のバイポー
ラ型集積回路装置では、トランジスタのバイアス状態に
より回路が動作不能状態に陥るという問題点があった。
【０００７】
【課題を解決するための手段】本発明のバイポーラ型集
積回路装置は、半導体基板上に素子分離領域が形成さ
れ、該素子分離領域によって他の領域から分離された領
域内にバイポーラ素子が形成され素子分離領域上に薄膜
コンデンサが形成されたものである。
積回路装置は、半導体基板上に素子分離領域が形成さ
れ、該素子分離領域によって他の領域から分離された領
域内にバイポーラ素子が形成され素子分離領域上に薄膜
コンデンサが形成されたものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。本実施例でも、トランンジスタ１２は、ロコ
ス酸化膜４に囲まれた領域内に形成されおり、その構造
は図３に示した従来例のそれと同様である。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。本実施例でも、トランンジスタ１２は、ロコ
ス酸化膜４に囲まれた領域内に形成されおり、その構造
は図３に示した従来例のそれと同様である。
【０００９】本実施例において、コンデンサ１３は、ロ
コス酸化膜４上に絶縁膜８を成長させ、その上にポリシ
リコン層１０、ポリシリコンカバー（酸化膜）１１を形
成し、さらにその上に金属膜を蒸着して電極９を付ける
ことによって形成される。
コス酸化膜４上に絶縁膜８を成長させ、その上にポリシ
リコン層１０、ポリシリコンカバー（酸化膜）１１を形
成し、さらにその上に金属膜を蒸着して電極９を付ける
ことによって形成される。
【００１０】この構造によりコンデンサ１３は、エピタ
キシャル層２から完全に絶縁され、集積回路装置上のト
ランジスタとの間にサイリスタ構造が形成されないた
め、トランジスタが飽和してもラッチアップは起こら
ず、集積回路が動作不良を起こすことはなくなる。実際
本実施例により、ラッチアップ耐量を従来の数十ボルト
から数百ボルトに高めることができた。
キシャル層２から完全に絶縁され、集積回路装置上のト
ランジスタとの間にサイリスタ構造が形成されないた
め、トランジスタが飽和してもラッチアップは起こら
ず、集積回路が動作不良を起こすことはなくなる。実際
本実施例により、ラッチアップ耐量を従来の数十ボルト
から数百ボルトに高めることができた。
【００１１】図２は、本発明の第２の実施例を示す断面
図である。本実施例でもトランジスタは図１に示された
ものと同様のものが形成されているが、図２ではその図
示が省略されている。
図である。本実施例でもトランジスタは図１に示された
ものと同様のものが形成されているが、図２ではその図
示が省略されている。
【００１２】本実施例では、コンデンサの電極であるポ
リシリコン層１０ａが抵抗体を兼ねている。よって、こ
の構成により、抵抗とコンデンサの並列回路を同一領域
内に形成することができ、チップ面積を有効に使用する
ことができる。
リシリコン層１０ａが抵抗体を兼ねている。よって、こ
の構成により、抵抗とコンデンサの並列回路を同一領域
内に形成することができ、チップ面積を有効に使用する
ことができる。
【００１３】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではない。例え
ば、素子分離膜としてはロコス酸化膜に代えて他の型の
ものを用いることができ、また、コンデンサの電極、誘
電体もポリシリコン、酸化膜に代え金属膜、窒化膜等を
用いることができる。
本発明はこれら実施例に限定されるものではない。例え
ば、素子分離膜としてはロコス酸化膜に代えて他の型の
ものを用いることができ、また、コンデンサの電極、誘
電体もポリシリコン、酸化膜に代え金属膜、窒化膜等を
用いることができる。
【００１４】
【発明の効果】以上説明したように、本発明のバイポー
ラ型集積回路装置は、バイポーラ素子を素子分離領域に
よって他の領域から分離された領域内に形成するととも
に素子分離領域上に薄膜コンデンサを形成したものであ
るので、本発明によれば、コンデンサとバイポーラ素子
とによって、寄生サイリスタが形成されないようにする
ことができる。したがって、本発明によれば、トランジ
スタが飽和状態で動作されてもラッチアップが発生する
ことはなく、回路を安定に動作させることができる。
ラ型集積回路装置は、バイポーラ素子を素子分離領域に
よって他の領域から分離された領域内に形成するととも
に素子分離領域上に薄膜コンデンサを形成したものであ
るので、本発明によれば、コンデンサとバイポーラ素子
とによって、寄生サイリスタが形成されないようにする
ことができる。したがって、本発明によれば、トランジ
スタが飽和状態で動作されてもラッチアップが発生する
ことはなく、回路を安定に動作させることができる。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 本発明の第２の実施例を示す断面図。
【図３】 従来例の断面図。
１ ｐ型シリコン基板 ２ ｎ- 型エピタキシャル層 ３ チャネルストッパ ４ ロコス酸化膜 ５ ｎ+ 型埋め込み層 ５ａ ｎ+ 型拡散層 ６ ベース領域 ７ エミッタ領域 ８ 絶縁膜 ９ 電極 １０、１０ａ ポリシリコン層 １１ ポリシリコンカバー（酸化膜） １２ トランジスタ １３ コンデンサ １４ ｎ+ 型拡散層
Claims (1)
- 【請求項１】 半導体基板上に素子分離領域が形成さ
れ、前記素子分離領域によって他の領域から分離された
領域内にバイポーラ素子が形成されており、前記素子分
離領域上には薄膜コンデンサが形成されているバイポー
ラ型集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31341891A JPH05129528A (ja) | 1991-11-01 | 1991-11-01 | バイポーラ型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31341891A JPH05129528A (ja) | 1991-11-01 | 1991-11-01 | バイポーラ型集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129528A true JPH05129528A (ja) | 1993-05-25 |
Family
ID=18041056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31341891A Pending JPH05129528A (ja) | 1991-11-01 | 1991-11-01 | バイポーラ型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342870B1 (ko) * | 1999-12-30 | 2002-07-02 | 박종섭 | 복합 반도체장치의 제조 방법 |
-
1991
- 1991-11-01 JP JP31341891A patent/JPH05129528A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342870B1 (ko) * | 1999-12-30 | 2002-07-02 | 박종섭 | 복합 반도체장치의 제조 방법 |
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