JPH07183412A - パワーデバイス及び低圧デバイスを有する集積回路装置 - Google Patents
パワーデバイス及び低圧デバイスを有する集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【目的】 所要面積を低減するとともにパワーデバイス
による低圧デバイスの障害を回避することのできるパワ
ーデバイス及び低圧デバイスを有する集積回路装置を提
供する。 【構成】 半導体基板１内に少なくとも１個のパワーデ
バイスを集積形成し、基板１の主面上にこのパワーデバ
イスの少なくとも１個の接触部１１を配設し、接触部１
１を分離層１３で覆い、接触部１１の上方に少なくとも
１個の薄膜デバイス１４、１５、１６、１７、１８を形
成し、それによりこの接触部１１が基板内に生じる電界
に対して薄膜デバイスを遮蔽するようにする。
による低圧デバイスの障害を回避することのできるパワ
ーデバイス及び低圧デバイスを有する集積回路装置を提
供する。 【構成】 半導体基板１内に少なくとも１個のパワーデ
バイスを集積形成し、基板１の主面上にこのパワーデバ
イスの少なくとも１個の接触部１１を配設し、接触部１
１を分離層１３で覆い、接触部１１の上方に少なくとも
１個の薄膜デバイス１４、１５、１６、１７、１８を形
成し、それによりこの接触部１１が基板内に生じる電界
に対して薄膜デバイスを遮蔽するようにする。
Description
【０００１】
【産業上の利用分野】本発明は少なくとも１個のパワー
デバイス及び複数個の低圧デバイスを有する集積回路装
置に関する。
デバイス及び複数個の低圧デバイスを有する集積回路装
置に関する。
【０００２】
【従来の技術】スマート・パワーＩＣとはパワーＩＣと
論理モジュール又はセンサモジュール又はそれに類する
ものを含む“インテリジェント部分”との組合せからな
る集積回路装置のことである。パワーＩＣが一般に１０
０Ｖ以上、通常５００Ｖほどの比較的高い電圧で作動さ
れるのに対して、インテリジェント部分は約５Ｖの電圧
レベルで作動される低圧デバイスを含んでいる。従って
パワーＩＣを低圧デバイスから電気的に分離することが
必要となる。パワーＩＣとしては例えばＭＯＳＦＥＴ、
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒ＝絶縁ゲート型バイポーラ
トランジスタ）、ＭＣＴ（ＭＯＳ ｃｏｎｔｒｏｌｌｅ
ｄ Ｔｈｙｒｉｓｔｏｒ＝ＭＯＳ制御されたサイリス
タ）及びそれに類するものが使用される。
論理モジュール又はセンサモジュール又はそれに類する
ものを含む“インテリジェント部分”との組合せからな
る集積回路装置のことである。パワーＩＣが一般に１０
０Ｖ以上、通常５００Ｖほどの比較的高い電圧で作動さ
れるのに対して、インテリジェント部分は約５Ｖの電圧
レベルで作動される低圧デバイスを含んでいる。従って
パワーＩＣを低圧デバイスから電気的に分離することが
必要となる。パワーＩＣとしては例えばＭＯＳＦＥＴ、
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌ
ａｒ Ｔｒａｎｓｉｓｔｏｒ＝絶縁ゲート型バイポーラ
トランジスタ）、ＭＣＴ（ＭＯＳ ｃｏｎｔｒｏｌｌｅ
ｄ Ｔｈｙｒｉｓｔｏｒ＝ＭＯＳ制御されたサイリス
タ）及びそれに類するものが使用される。
【０００３】パワーＩＣと低圧デバイスとの間の絶縁
は、電界及び／又は少数キャリアの注入によりインテリ
ジェント部分内に生じる障害を回避又はできるだけ阻止
するためのものである。この絶縁はしばしば絶縁層分離
の形で行われる。
は、電界及び／又は少数キャリアの注入によりインテリ
ジェント部分内に生じる障害を回避又はできるだけ阻止
するためのものである。この絶縁はしばしば絶縁層分離
の形で行われる。
【０００４】ナカガワ（Ｉ．Ｎａｋａｇａｗａ）による
「ＩＳＰＳＤ ９１」第１６頁から、この目的のための
ＤＷＢ（ｄｉｒｅｃｔ ｗａｆｅｒ ｂｏｎｄｉｎｇ＝
直接ウェハボンディング）又はＳＤＢ（Ｓｉｌｉｃｏｎ
ｗａｆｅｒ ｄｉｒｅｃｔｂｏｎｄｉｎｇ＝シリコン
ウェハ直接ボンディング）法により形成されるＳＯＩ基
板の絶縁層分離が公知である。その際ＳＯＩ基板のシリ
コン層内にデバイスが形成される。個々のデバイスは互
いにＳＯＩ基板の絶縁層上にまで達する各デバイスを完
全に囲む絶縁トレンチにより絶縁される。パワーデバイ
スも低圧デバイスもＳＯＩ基板のシリコン層内に隣り合
って形成される。従ってデバイス面は付加的にパワーデ
バイス及びインテリジェント部分によりそれぞれ必要と
される面から構成される。それに加えて容量の影響によ
るインテリジェント部分の障害の危険が生じる。
「ＩＳＰＳＤ ９１」第１６頁から、この目的のための
ＤＷＢ（ｄｉｒｅｃｔ ｗａｆｅｒ ｂｏｎｄｉｎｇ＝
直接ウェハボンディング）又はＳＤＢ（Ｓｉｌｉｃｏｎ
ｗａｆｅｒ ｄｉｒｅｃｔｂｏｎｄｉｎｇ＝シリコン
ウェハ直接ボンディング）法により形成されるＳＯＩ基
板の絶縁層分離が公知である。その際ＳＯＩ基板のシリ
コン層内にデバイスが形成される。個々のデバイスは互
いにＳＯＩ基板の絶縁層上にまで達する各デバイスを完
全に囲む絶縁トレンチにより絶縁される。パワーデバイ
スも低圧デバイスもＳＯＩ基板のシリコン層内に隣り合
って形成される。従ってデバイス面は付加的にパワーデ
バイス及びインテリジェント部分によりそれぞれ必要と
される面から構成される。それに加えて容量の影響によ
るインテリジェント部分の障害の危険が生じる。
【０００５】ミュッターライン（Ｂ．Ｍｕｅｔｔｅｒｌ
ｅｉｎ）その他による「Ｐｒｏｃ．ＥＳＳＤＥＲＣ ９
３」第８７９〜８８２頁からパワーデバイス及び低圧デ
バイスを１つの基板内に集積することが公知であるが、
その際パワーデバイスと低圧デバイスとの分離には低圧
デバイスの範囲内に局部的に酸素が注入されるためＳＩ
ＭＯＸ基板が生じることになる。この方法で形成される
回路の所要面積も部分回路の面の合計に等しいものとな
る。この場合低圧デバイスに対する容量性障害は一層強
い影響を蒙る。
ｅｉｎ）その他による「Ｐｒｏｃ．ＥＳＳＤＥＲＣ ９
３」第８７９〜８８２頁からパワーデバイス及び低圧デ
バイスを１つの基板内に集積することが公知であるが、
その際パワーデバイスと低圧デバイスとの分離には低圧
デバイスの範囲内に局部的に酸素が注入されるためＳＩ
ＭＯＸ基板が生じることになる。この方法で形成される
回路の所要面積も部分回路の面の合計に等しいものとな
る。この場合低圧デバイスに対する容量性障害は一層強
い影響を蒙る。
【０００６】カヒル（Ｃａｈｉｌｌ）その他による「Ｅ
ＣＳ ８９」第３２４頁（１９８９年）からパワーデバ
イスをシリコン基板内に形成することが知られている。
隣り合うパワーデバイスは例えばＬＯＣＯＳプロセスで
形成されるフィールド酸化物領域により互いに絶縁され
る。次いで基板の表面には絶縁層が設けられる。この絶
縁層上に帯域溶融により再結晶化されるポリシリコン層
が施される。再結晶化されたシリコン層内に薄膜ＭＯＳ
トランジスタが形成される。この薄膜ＭＯＳトランジス
タはパワーデバイス間のフィールド酸化物領域の上方に
配設される。ここでも所要面積はインテリジェント部分
用の面とパワーデバイス用の面から構成される。
ＣＳ ８９」第３２４頁（１９８９年）からパワーデバ
イスをシリコン基板内に形成することが知られている。
隣り合うパワーデバイスは例えばＬＯＣＯＳプロセスで
形成されるフィールド酸化物領域により互いに絶縁され
る。次いで基板の表面には絶縁層が設けられる。この絶
縁層上に帯域溶融により再結晶化されるポリシリコン層
が施される。再結晶化されたシリコン層内に薄膜ＭＯＳ
トランジスタが形成される。この薄膜ＭＯＳトランジス
タはパワーデバイス間のフィールド酸化物領域の上方に
配設される。ここでも所要面積はインテリジェント部分
用の面とパワーデバイス用の面から構成される。
【０００７】ロブ（Ｆ．Ｒｏｂｂ）その他による「ＥＣ
Ｓ ９２ ＣｏｎｆｅｒｅｎｃｅＰｒｏｃ．」第４６７
頁及びドルニ（Ｇ．Ｍ．Ｄｏｌｎｙ）その他による「Ｉ
ＥＤＭ ９２ Ｃｏｎｆ．Ｐｒｏｃ．」第２３３頁か
ら、パワーデバイスを１つのシリコン基板内に集積し、
インテリジェント部分用にＭＯＳ薄膜トランジスタを多
結晶シリコン層内に形成することが公知である。ポリシ
リコン層はパワーデバイスを基板内で分離する分離領域
の上方に配設される。次いで薄膜トランジスタがこの分
離領域の上方に配設される。パワーデバイス用のゲート
電極が形成されているのと同じポリシリコン層内に薄膜
トランジスタを形成することが特に可能である。パワー
デバイス用の面とインテリジェント部分用の面が合計と
してデバイスの面を決定する。
Ｓ ９２ ＣｏｎｆｅｒｅｎｃｅＰｒｏｃ．」第４６７
頁及びドルニ（Ｇ．Ｍ．Ｄｏｌｎｙ）その他による「Ｉ
ＥＤＭ ９２ Ｃｏｎｆ．Ｐｒｏｃ．」第２３３頁か
ら、パワーデバイスを１つのシリコン基板内に集積し、
インテリジェント部分用にＭＯＳ薄膜トランジスタを多
結晶シリコン層内に形成することが公知である。ポリシ
リコン層はパワーデバイスを基板内で分離する分離領域
の上方に配設される。次いで薄膜トランジスタがこの分
離領域の上方に配設される。パワーデバイス用のゲート
電極が形成されているのと同じポリシリコン層内に薄膜
トランジスタを形成することが特に可能である。パワー
デバイス用の面とインテリジェント部分用の面が合計と
してデバイスの面を決定する。
【０００８】ナカシマ（Ｎａｋａｓｉｍａ）その他によ
る「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．１９」第１０
９５頁（１９８３年）から、埋め込まれたチャネルを有
する高圧ＣＭＯＳトランジスタがＳＩＭＯＸ基板内に形
成されることが公知である。そのため酸素の注入により
埋封されたＳｉＯ2 層が形成される。同じ注入工程にお
いて注入中に粒子の流れを制御することによりＳｉＯ2
層とトランジスタ領域との間に電界を遮蔽する層（電界
保護層＝ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｓｈｉｅｌｄ
ｉｎｇ ｌａｙｅｒ）が形成される。
る「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．１９」第１０
９５頁（１９８３年）から、埋め込まれたチャネルを有
する高圧ＣＭＯＳトランジスタがＳＩＭＯＸ基板内に形
成されることが公知である。そのため酸素の注入により
埋封されたＳｉＯ2 層が形成される。同じ注入工程にお
いて注入中に粒子の流れを制御することによりＳｉＯ2
層とトランジスタ領域との間に電界を遮蔽する層（電界
保護層＝ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｓｈｉｅｌｄ
ｉｎｇ ｌａｙｅｒ）が形成される。
【０００９】
【発明が解決しようとする課題】本発明は、所要面積を
低減するとともにパワーデバイスによる低圧デバイスの
障害を回避することのできる少なくとも１個のパワーデ
バイス及び複数個の低圧デバイスを有する回路装置を提
供することを課題とする。
低減するとともにパワーデバイスによる低圧デバイスの
障害を回避することのできる少なくとも１個のパワーデ
バイス及び複数個の低圧デバイスを有する回路装置を提
供することを課題とする。
【００１０】
【課題を解決するための手段】この課題は本発明によ
り、半導体基板内に少なくとも１個のパワーデバイスを
集積形成し、基板の主面上にこのパワーデバイスの少な
くとも１つの接触部を配設し、この接触部を分離層で覆
い、接触部の上方に少なくとも１個の薄膜デバイスを形
成し、それによりこの接触部が基板内に生じる電界に対
して薄膜デバイスを遮蔽するパワーデバイス及び低圧デ
バイスを有する集積回路装置により解決される。
り、半導体基板内に少なくとも１個のパワーデバイスを
集積形成し、基板の主面上にこのパワーデバイスの少な
くとも１つの接触部を配設し、この接触部を分離層で覆
い、接触部の上方に少なくとも１個の薄膜デバイスを形
成し、それによりこの接触部が基板内に生じる電界に対
して薄膜デバイスを遮蔽するパワーデバイス及び低圧デ
バイスを有する集積回路装置により解決される。
【００１１】本発明による回路装置では薄膜デバイスは
低圧デバイスとして使用される。活性及び／又は不活性
の薄膜デバイスは特に薄膜トランジスタ又は薄膜コンデ
ンサとして形成される。薄膜デバイスは非晶質又は多結
晶半導体材料、特にシリコンから形成される。多結晶層
を適当な熱処理及び／又はプラズマ処理することにより
電流収量及び遮断特性を著しく改善することができるた
め薄膜トランジスタを多結晶シリコンから形成すると有
利である（例えばチャーン（Ｈ．Ｎ．Ｃｈｅｒｎ）その
他による「ＥＤＬ」第１４巻、第１１５頁参照）。
低圧デバイスとして使用される。活性及び／又は不活性
の薄膜デバイスは特に薄膜トランジスタ又は薄膜コンデ
ンサとして形成される。薄膜デバイスは非晶質又は多結
晶半導体材料、特にシリコンから形成される。多結晶層
を適当な熱処理及び／又はプラズマ処理することにより
電流収量及び遮断特性を著しく改善することができるた
め薄膜トランジスタを多結晶シリコンから形成すると有
利である（例えばチャーン（Ｈ．Ｎ．Ｃｈｅｒｎ）その
他による「ＥＤＬ」第１４巻、第１１５頁参照）。
【００１２】特にシリコンからなる半導体基板内には少
なくとも１個のパワーデバイスが、基板の主面上に配設
されている少なくとも１個の接触部とともに集積されて
いる。この接触部は分離層で覆われている。接触部の上
方には少なくとも１個の薄膜デバイスが形成されてい
る。この薄膜デバイスは接触部とは分離層により絶縁さ
れている。接触部は薄膜デバイスを基板内に生じる電界
に対して遮蔽する。その際薄膜デバイスは接触部の上方
に配設されているため、薄膜デバイスの面の投影が接触
部上に当たる。
なくとも１個のパワーデバイスが、基板の主面上に配設
されている少なくとも１個の接触部とともに集積されて
いる。この接触部は分離層で覆われている。接触部の上
方には少なくとも１個の薄膜デバイスが形成されてい
る。この薄膜デバイスは接触部とは分離層により絶縁さ
れている。接触部は薄膜デバイスを基板内に生じる電界
に対して遮蔽する。その際薄膜デバイスは接触部の上方
に配設されているため、薄膜デバイスの面の投影が接触
部上に当たる。
【００１３】集積回路装置の作動中に接触部は、全く電
圧の変動を受けないか受けてもごく僅かであるように配
設されると有利である。こうして接触部は薄膜デバイス
を基板に対して効果的に遮蔽する。このことは例えば、
パワーデバイスがソース領域を有するＭＯＳ制御された
デバイスであり、接触部がソース電極を構成する場合に
該当する。パワーデバイスの陰極も作動中に殆ど電圧の
変動を受けることはない。
圧の変動を受けないか受けてもごく僅かであるように配
設されると有利である。こうして接触部は薄膜デバイス
を基板に対して効果的に遮蔽する。このことは例えば、
パワーデバイスがソース領域を有するＭＯＳ制御された
デバイスであり、接触部がソース電極を構成する場合に
該当する。パワーデバイスの陰極も作動中に殆ど電圧の
変動を受けることはない。
【００１４】本発明による回路装置では薄膜デバイスは
パワーデバイスの上方に配設されているため補助的な面
を必要としない。パワーデバイスは典型的には０．５〜
４ｃｍ2 の極めて大きな有効表面を有しており、そのた
め経費を要する薄膜回路もこの表面上に形成することが
できる。経費を要する薄膜回路は例えば極めて複雑な論
理機能素子を集積しなければならない場合、高速スイッ
チの場合のように励振のため高い電流を必要とする場
合、又は電流収量が結晶の質により低下されている場合
に必要となる。
パワーデバイスの上方に配設されているため補助的な面
を必要としない。パワーデバイスは典型的には０．５〜
４ｃｍ2 の極めて大きな有効表面を有しており、そのた
め経費を要する薄膜回路もこの表面上に形成することが
できる。経費を要する薄膜回路は例えば極めて複雑な論
理機能素子を集積しなければならない場合、高速スイッ
チの場合のように励振のため高い電流を必要とする場
合、又は電流収量が結晶の質により低下されている場合
に必要となる。
【００１５】パワーデバイスはしばしばセル構造として
形成される。その際ソース領域を有するＭＯＳ制御され
たパワーデバイスの場合には多数のソース領域が規則的
に配設されているため、これらのソース領域が基板の主
面に接することになる。更にソース領域はそれぞれ１つ
のチャネル領域を含むドープされた領域内に埋め込まれ
ている。チャネル領域の上方の基板の主面にゲート誘電
体が、更にその上にゲート電極が配設されている。この
チャネル領域を含むドープされた領域はデバイスの電圧
強度を規定する逆ドープされたドリフト領域内に埋め込
まれている。ドリフト領域はソース領域とは反対側にあ
る高度にドープされた領域、即ちパワーＭＯＳＦＥＴの
ドレイン領域又はＩＧＢＴのエミッタ領域と隣接してお
り、この領域は主面とは反対側の基板表面からか又は埋
封層を介してドレイン構造の側方と接触化される。基板
の主面上で互いに接続されているゲート電極はソース金
属化部が配設されている絶縁層で完全に覆われている。
ソース金属化部はソース領域に対する接触部を基板内に
含んでいる接続面である。集積回路装置内では分離層は
セル構造を有するこのようなＭＯＳ制御されたパワーデ
バイスの場合ソース金属化部上に全面的に施されてい
る。即ちこのソース金属化部はパワーデバイスにより形
成される電界に対する遮蔽層の役目をする。
形成される。その際ソース領域を有するＭＯＳ制御され
たパワーデバイスの場合には多数のソース領域が規則的
に配設されているため、これらのソース領域が基板の主
面に接することになる。更にソース領域はそれぞれ１つ
のチャネル領域を含むドープされた領域内に埋め込まれ
ている。チャネル領域の上方の基板の主面にゲート誘電
体が、更にその上にゲート電極が配設されている。この
チャネル領域を含むドープされた領域はデバイスの電圧
強度を規定する逆ドープされたドリフト領域内に埋め込
まれている。ドリフト領域はソース領域とは反対側にあ
る高度にドープされた領域、即ちパワーＭＯＳＦＥＴの
ドレイン領域又はＩＧＢＴのエミッタ領域と隣接してお
り、この領域は主面とは反対側の基板表面からか又は埋
封層を介してドレイン構造の側方と接触化される。基板
の主面上で互いに接続されているゲート電極はソース金
属化部が配設されている絶縁層で完全に覆われている。
ソース金属化部はソース領域に対する接触部を基板内に
含んでいる接続面である。集積回路装置内では分離層は
セル構造を有するこのようなＭＯＳ制御されたパワーデ
バイスの場合ソース金属化部上に全面的に施されてい
る。即ちこのソース金属化部はパワーデバイスにより形
成される電界に対する遮蔽層の役目をする。
【００１６】薄膜デバイスの形成時における熱負荷は極
めて僅かであるため、パワーデバイスの基本プロセスは
殆ど変更を蒙らない。ソース金属化部だけは熱負荷に耐
えるように選択されなければならない。本発明による回
路構造の形成にはＣＭＯＳ法の標準的プロセスだけが使
用される。
めて僅かであるため、パワーデバイスの基本プロセスは
殆ど変更を蒙らない。ソース金属化部だけは熱負荷に耐
えるように選択されなければならない。本発明による回
路構造の形成にはＣＭＯＳ法の標準的プロセスだけが使
用される。
【００１７】薄膜デバイスの形成を容易なものとするこ
とから、分離層が平坦な表面を備えていることは特に有
利である。分離層の平坦な表面は電気化学的研磨法によ
り形成されると有利である。
とから、分離層が平坦な表面を備えていることは特に有
利である。分離層の平坦な表面は電気化学的研磨法によ
り形成されると有利である。
【００１８】
【実施例】本発明の実施例並びにその製造方法を図面に
基づき以下に詳述する。
基づき以下に詳述する。
【００１９】基板１内にはパワーＭＯＳＦＥＴが形成さ
れている。即ち単結晶シリコンからなる基板１は例えば
ｎ+ドープされたドレイン領域２及びパワーＭＯＳＦＥ
Ｔの電圧強度を規定するｎ-ドープされた領域３を含ん
でいる（図１参照）。ドレイン領域２に対向している基
板１の主面ではｎドープ領域３内に主面に隣接している
チャネル領域５をそれぞれ含んでいるｐドープされた領
域４が入り込んでいる。このｐドープ領域４内にはソー
ス領域６が配設されており、この領域はｎ+ドープされ
ており、チャネル５がそれぞれソース領域６とｎ-ドー
プ領域３との間で主面に隣接し、同様にｐドープ領域４
がチャネル領域５とは反対側のソース領域６上で主面に
隣接するようになっている。
れている。即ち単結晶シリコンからなる基板１は例えば
ｎ+ドープされたドレイン領域２及びパワーＭＯＳＦＥ
Ｔの電圧強度を規定するｎ-ドープされた領域３を含ん
でいる（図１参照）。ドレイン領域２に対向している基
板１の主面ではｎドープ領域３内に主面に隣接している
チャネル領域５をそれぞれ含んでいるｐドープされた領
域４が入り込んでいる。このｐドープ領域４内にはソー
ス領域６が配設されており、この領域はｎ+ドープされ
ており、チャネル５がそれぞれソース領域６とｎ-ドー
プ領域３との間で主面に隣接し、同様にｐドープ領域４
がチャネル領域５とは反対側のソース領域６上で主面に
隣接するようになっている。
【００２０】ドレイン領域２とは反対側の基板１の主面
上のチャネル領域５の範囲内にはゲート誘電体７が配設
されている。ゲート誘電体７は例えば厚さ８０ｎｍのＳ
ｉＯ2 からなる。ゲート誘電体７の上方にはつながった
構造として形成されているゲート電極８が配設されてい
るため、全てのゲート電極は電気的に互いに接続されて
いる。ゲート電極８は例えば厚さ５００ｎｍの例えばｐ
+又はｎ+ドープされたポリシリコンからなる。
上のチャネル領域５の範囲内にはゲート誘電体７が配設
されている。ゲート誘電体７は例えば厚さ８０ｎｍのＳ
ｉＯ2 からなる。ゲート誘電体７の上方にはつながった
構造として形成されているゲート電極８が配設されてい
るため、全てのゲート電極は電気的に互いに接続されて
いる。ゲート電極８は例えば厚さ５００ｎｍの例えばｐ
+又はｎ+ドープされたポリシリコンからなる。
【００２１】ゲート電極８は絶縁層９で完全に覆われて
いる。絶縁層９は例えばＳｉＯ2 からなり、ドレイン領
域２に対向する主面の範囲内にソース領域６並びにｐド
ープ領域４の表面が少なくとも部分的に露出されるよう
に構造化されている。絶縁層９の表面は例えば窒化チタ
ンからなる下部不活性化層１０で覆われている。
いる。絶縁層９は例えばＳｉＯ2 からなり、ドレイン領
域２に対向する主面の範囲内にソース領域６並びにｐド
ープ領域４の表面が少なくとも部分的に露出されるよう
に構造化されている。絶縁層９の表面は例えば窒化チタ
ンからなる下部不活性化層１０で覆われている。
【００２２】下側の不活性化層１０及び部分的に露出し
ているソース領域６並びにｐドープ領域４の表面上にソ
ース金属化面１１が配設されている。ソース金属化面１
１は例えばタングステン又は金属ケイ化物からなる。ソ
ース金属化面１１はソース領域６及びｐドープ領域４を
接触化する。即ちソース金属化面１１はソース領域６を
パワーＭＯＳＦＥＴ内で内部基板となるｐドープ領域４
に接続している。更にソース金属化面１１は全てのソー
ス領域６及びｐドープ領域４を互いに接続し、同じ電位
に置いている。
ているソース領域６並びにｐドープ領域４の表面上にソ
ース金属化面１１が配設されている。ソース金属化面１
１は例えばタングステン又は金属ケイ化物からなる。ソ
ース金属化面１１はソース領域６及びｐドープ領域４を
接触化する。即ちソース金属化面１１はソース領域６を
パワーＭＯＳＦＥＴ内で内部基板となるｐドープ領域４
に接続している。更にソース金属化面１１は全てのソー
ス領域６及びｐドープ領域４を互いに接続し、同じ電位
に置いている。
【００２３】ソース金属化面１１の表面は例えば窒化物
からなる上側の不活性化層１２で覆われている。この上
側の不活性化層１２はソース金属化面１１とＳｉＯ2 と
の反応（これは特にタングステンの場合に起こる）を回
避させるものである。
からなる上側の不活性化層１２で覆われている。この上
側の不活性化層１２はソース金属化面１１とＳｉＯ2 と
の反応（これは特にタングステンの場合に起こる）を回
避させるものである。
【００２４】上側の不活性化層１２上には、ドレイン領
域２とは反対側の層構造の表面上に平坦な表面を示す分
離層１３が配設されている。分離層１３は例えばドープ
されていないＳｉＯ2 から、又はドープされたガラス特
にホウ燐ケイ酸ガラスから又はＳｉＯ2 とホウ燐ケイ酸
ガラスとの組み合せからなる。表面の質を改善するため
分離層１３の表面に更にＳｉＯ2又はＳｉ3Ｎ4 からなる
誘電層を配設してもよい（図示せず）。
域２とは反対側の層構造の表面上に平坦な表面を示す分
離層１３が配設されている。分離層１３は例えばドープ
されていないＳｉＯ2 から、又はドープされたガラス特
にホウ燐ケイ酸ガラスから又はＳｉＯ2 とホウ燐ケイ酸
ガラスとの組み合せからなる。表面の質を改善するため
分離層１３の表面に更にＳｉＯ2又はＳｉ3Ｎ4 からなる
誘電層を配設してもよい（図示せず）。
【００２５】誘電性分離層１３の平坦な表面上には少な
くとも１つの不活性又は活性の薄膜デバイス、例えば薄
膜トランジスタが配設されている。この薄膜トランジス
タは、ドープされたポリシリコンからなるソース／ドレ
イン領域１４、及び対向しているソース／ドレイン領域
１４間にあって誘電性分離層１３の表面に配設されてい
るボディーポリシリコン１５を含んでいる。ボディーポ
リシリコン１５は薄膜トランジスタの内部基板である。
薄膜トランジスタの導通時にボディーポリシリコン１５
内に導電性チャネルが形成される。ボディーポリシリコ
ン１５の表面に例えばＳｉＯ2からなるゲート誘電体１
６が配設されている。このゲート誘電体１６上には例え
ばドープされたポリシリコンからなるゲート電極１７が
配設されている。誘電性分離層１３の表面に対してほぼ
垂直に延びているゲート電極１７及びゲート誘電体１６
の側面には絶縁スペーサ１８が配設されている。絶縁ス
ペーサ１８は例えばＳｉＯ2 からなる。
くとも１つの不活性又は活性の薄膜デバイス、例えば薄
膜トランジスタが配設されている。この薄膜トランジス
タは、ドープされたポリシリコンからなるソース／ドレ
イン領域１４、及び対向しているソース／ドレイン領域
１４間にあって誘電性分離層１３の表面に配設されてい
るボディーポリシリコン１５を含んでいる。ボディーポ
リシリコン１５は薄膜トランジスタの内部基板である。
薄膜トランジスタの導通時にボディーポリシリコン１５
内に導電性チャネルが形成される。ボディーポリシリコ
ン１５の表面に例えばＳｉＯ2からなるゲート誘電体１
６が配設されている。このゲート誘電体１６上には例え
ばドープされたポリシリコンからなるゲート電極１７が
配設されている。誘電性分離層１３の表面に対してほぼ
垂直に延びているゲート電極１７及びゲート誘電体１６
の側面には絶縁スペーサ１８が配設されている。絶縁ス
ペーサ１８は例えばＳｉＯ2 からなる。
【００２６】薄膜トランジスタはパワーＭＯＳＦＥＴの
ソース金属化面１１の上方に配設されているが、その際
分離層１３が絶縁の役目をする。薄膜回路はパワーＭＯ
ＳＦＥＴの作動時に通常ソース電位に近い電圧を有す
る。ソース金属化面１１は薄膜トランジスタを基板１内
の著しい電圧の変動に対して部分的に遮蔽し、薄膜トラ
ンジスタの順調な作動を保証する。
ソース金属化面１１の上方に配設されているが、その際
分離層１３が絶縁の役目をする。薄膜回路はパワーＭＯ
ＳＦＥＴの作動時に通常ソース電位に近い電圧を有す
る。ソース金属化面１１は薄膜トランジスタを基板１内
の著しい電圧の変動に対して部分的に遮蔽し、薄膜トラ
ンジスタの順調な作動を保証する。
【００２７】パワーＭＯＳＦＥＴ、並びに他のパワーデ
バイスも典型的には０．５〜４ｃｍ2 の極めて大きな有
効表面を有するため、本発明による回路装置ではパワー
ＭＯＳＦＥＴの上方にトランジスタ、ダイオード、コン
デンサ又はそれに類するもののような多数の薄膜デバイ
スを有する複雑な薄膜回路もそれに対する付加的な面を
必要とすることなく形成することができる。
バイスも典型的には０．５〜４ｃｍ2 の極めて大きな有
効表面を有するため、本発明による回路装置ではパワー
ＭＯＳＦＥＴの上方にトランジスタ、ダイオード、コン
デンサ又はそれに類するもののような多数の薄膜デバイ
スを有する複雑な薄膜回路もそれに対する付加的な面を
必要とすることなく形成することができる。
【００２８】以下に図１に基づき詳述した回路装置の製
法を図２〜図４に基づき記載する。
法を図２〜図４に基づき記載する。
【００２９】まず、個々のパワーＭＯＳＦＥＴを形成す
る場合、ドレイン領域２で示されているｎ+ドープされ
た基板１内にｎ-ドープされた領域３、チャネル領域５
を含んでいるｐドープされた領域４及びｎ+ドープされ
たソース領域６が形成される（図２参照）。少なくとも
チャネル領域５の範囲内にはドレイン領域２に対向する
基板１の主面上にゲート誘電体７が例えば熱酸化により
形成される。ドープされたポリシリコン層の形成及びド
ープされたポリシリコン層の構造化によりドープされた
ポリシリコンからなるつながっている構造のゲート電極
８の面が形成される。ゲート電極８は絶縁層９により完
全に覆われており、その際少なくともソース領域６及び
ｐドープ領域４の表面は部分的に露出している。
る場合、ドレイン領域２で示されているｎ+ドープされ
た基板１内にｎ-ドープされた領域３、チャネル領域５
を含んでいるｐドープされた領域４及びｎ+ドープされ
たソース領域６が形成される（図２参照）。少なくとも
チャネル領域５の範囲内にはドレイン領域２に対向する
基板１の主面上にゲート誘電体７が例えば熱酸化により
形成される。ドープされたポリシリコン層の形成及びド
ープされたポリシリコン層の構造化によりドープされた
ポリシリコンからなるつながっている構造のゲート電極
８の面が形成される。ゲート電極８は絶縁層９により完
全に覆われており、その際少なくともソース領域６及び
ｐドープ領域４の表面は部分的に露出している。
【００３０】次の工程は個々のパワーＭＯＳＦＥＴの形
成にとっては一般的である製造方法とは異なる。即ちパ
ワーＭＯＳＦＥＴでは一般的であるアルミニウムからな
るソース金属化部の代わりに耐熱導体からなるソース金
属化面１１が形成される。それにはまず絶縁層９の表面
が例えば窒化チタンからなる下側の不活性化層１０で覆
われる。次いでソース金属化面１１が例えばタングステ
ンによるＣＶＤ析出により全面的に施される（図３参
照）。
成にとっては一般的である製造方法とは異なる。即ちパ
ワーＭＯＳＦＥＴでは一般的であるアルミニウムからな
るソース金属化部の代わりに耐熱導体からなるソース金
属化面１１が形成される。それにはまず絶縁層９の表面
が例えば窒化チタンからなる下側の不活性化層１０で覆
われる。次いでソース金属化面１１が例えばタングステ
ンによるＣＶＤ析出により全面的に施される（図３参
照）。
【００３１】タングステンが特にＳｉＯ2 と反応するこ
とを回避するためにソース金属化面１１上に例えば窒化
物からなる上側の不活性化層１２が施される（図４参
照）。
とを回避するためにソース金属化面１１上に例えば窒化
物からなる上側の不活性化層１２が施される（図４参
照）。
【００３２】次いで分離層１３を形成するため例えば比
較的厚い低温ＳｉＯ2 層がプラズマ法又はＴＥＯＳ法で
例えば８００ｎｍの厚さに全面的に析出される。フォト
レジスト及び逆エッチングにより低温ＳｉＯ2が平坦化
され、その際に生じる誘電性分離層１３は平坦な表面を
示す。分離層１３はドープされていないＳｉＯ2 の代わ
りに、９００℃で５分間窒素雰囲気下での流動で例えば
ホウ燐ケイ酸ガラスのようなドープされたガラスから
か、又はＳｉＯ2 とホウ燐ケイ酸ガラスとの組み合せ及
び逆エッチングによっても形成することができる。誘電
性分離層１３の平坦化は電気化学的研磨法によっても実
施可能である。この平坦化は埋め込まれたゲート電極８
の面により形成されたトポロジを平面化するのに重要で
ある。
較的厚い低温ＳｉＯ2 層がプラズマ法又はＴＥＯＳ法で
例えば８００ｎｍの厚さに全面的に析出される。フォト
レジスト及び逆エッチングにより低温ＳｉＯ2が平坦化
され、その際に生じる誘電性分離層１３は平坦な表面を
示す。分離層１３はドープされていないＳｉＯ2 の代わ
りに、９００℃で５分間窒素雰囲気下での流動で例えば
ホウ燐ケイ酸ガラスのようなドープされたガラスから
か、又はＳｉＯ2 とホウ燐ケイ酸ガラスとの組み合せ及
び逆エッチングによっても形成することができる。誘電
性分離層１３の平坦化は電気化学的研磨法によっても実
施可能である。この平坦化は埋め込まれたゲート電極８
の面により形成されたトポロジを平面化するのに重要で
ある。
【００３３】分離層１３の平坦な表面上に１個又は複数
個の薄膜トランジスタが形成される。それには例えば２
０〜２００ｎｍの厚さの非晶質シリコン層の析出及びそ
の後の再結晶化及びドーピングによりポリシリコン層が
形成される。ポリシリコン層の構造化によりソース／ド
レイン領域１４及びボディーポリシリコン１５用の範囲
が形成される。ゲート誘電体１６は例えば熱酸化又はＣ
ＶＤ析出により厚さ４０ｎｍのＳｉＯ2 層に形成され
る。ｐ+又はｎ+ドープされている厚さ２００ｎｍのポリ
シリコン層の析出及びそれに次ぐ構造化により薄膜トラ
ンジスタのゲート電極１７が形成される。このゲート電
極１７は再酸化又はＣＶＤ酸化析出により絶縁スペーサ
１８を設けられる。最後にソース／ドレイン領域１４が
ドーパントの相応するドーピング及び活性化により形成
される。このようにして図１に示されている構造が形成
される。
個の薄膜トランジスタが形成される。それには例えば２
０〜２００ｎｍの厚さの非晶質シリコン層の析出及びそ
の後の再結晶化及びドーピングによりポリシリコン層が
形成される。ポリシリコン層の構造化によりソース／ド
レイン領域１４及びボディーポリシリコン１５用の範囲
が形成される。ゲート誘電体１６は例えば熱酸化又はＣ
ＶＤ析出により厚さ４０ｎｍのＳｉＯ2 層に形成され
る。ｐ+又はｎ+ドープされている厚さ２００ｎｍのポリ
シリコン層の析出及びそれに次ぐ構造化により薄膜トラ
ンジスタのゲート電極１７が形成される。このゲート電
極１７は再酸化又はＣＶＤ酸化析出により絶縁スペーサ
１８を設けられる。最後にソース／ドレイン領域１４が
ドーパントの相応するドーピング及び活性化により形成
される。このようにして図１に示されている構造が形成
される。
【００３４】その後この薄膜回路は薄膜技術では一般的
な処理工程で平坦化され、アルミニウムを配線され、不
活性化される。薄膜トランジスタとパワーＭＯＳＦＥＴ
との間の電気的接続は、例えばタングステンで満たされ
アルミニウム金属化物を備えた接触孔の上縁で実施され
る。アルミニウム金属化物は同時にパワーＭＯＳＦＥＴ
のソース金属化面の接触補強に利用することもできる。
な処理工程で平坦化され、アルミニウムを配線され、不
活性化される。薄膜トランジスタとパワーＭＯＳＦＥＴ
との間の電気的接続は、例えばタングステンで満たされ
アルミニウム金属化物を備えた接触孔の上縁で実施され
る。アルミニウム金属化物は同時にパワーＭＯＳＦＥＴ
のソース金属化面の接触補強に利用することもできる。
【００３５】この実施例ではドレイン領域２は薄膜トラ
ンジスタとは反対側にある基板１の表面に接しているよ
うに示されている。ドレイン領域２は基板１内にも配設
することができ、基板１内に埋め込まれた層を介して側
方で接触化可能である。
ンジスタとは反対側にある基板１の表面に接しているよ
うに示されている。ドレイン領域２は基板１内にも配設
することができ、基板１内に埋め込まれた層を介して側
方で接触化可能である。
【図１】パワーＭＯＳＦＥＴのソース金属化面の上方に
配設されている薄膜トランジスタを有する本発明による
回路装置の断面図。
配設されている薄膜トランジスタを有する本発明による
回路装置の断面図。
【図２】埋封ゲート電極面を形成した後のパワーＭＯＳ
ＦＥＴを有する基板の断面図。
ＦＥＴを有する基板の断面図。
【図３】ソース金属化面を形成した後のパワーＭＯＳＦ
ＥＴを有する基板の断面図。
ＥＴを有する基板の断面図。
【図４】平坦な表面を有する分離層を形成した後のパワ
ーＭＯＳＦＥＴを有する基板の断面図。
ーＭＯＳＦＥＴを有する基板の断面図。
１ 基板 ２ ドレイン領域 ３ ｎ-ドープされた領域 ４ ｐ+ドープされた領域 ５ チャネル領域 ６ ソース領域 ７ ゲート誘電体 ８ ゲート電極 ９ 絶縁層 １０ 下側不活性化層 １１ 接触部（ソース金属化面、ソース電極） １２ 上側不活性化層 １３ 誘電性分離層 １４ ソース／ドレイン領域 １５ ボディーポリシリコン １６ ゲート誘電体 １７ ゲート電極 １８ 絶縁スペーサ
Claims (7)
- 【請求項１】 半導体基板（１）内に少なくとも１個の
パワーデバイスを集積形成し、基板（１）の主面上にこ
のパワーデバイスの少なくとも１つの接触部（１１）を
配設し、この接触部（１１）を分離層（１３）で覆い、
接触部（１１）の上方に少なくとも１個の薄膜デバイス
（１４、１５、１６、１７、１８）を形成し、それによ
りこの接触部（１１）が基板内に生じる電界に対して薄
膜デバイスを遮蔽することを特徴とするパワーデバイス
及び低圧デバイスを有する集積回路装置。 - 【請求項２】 パワーデバイスがＭＯＳ制御されてお
り、パワーデバイスが主面に接しているソース領域
（６）及び主面上に配設されているソース電極（１１）
を有しており、薄膜デバイス（１４、１５、１６、１
７、１８）がソース電極（１１）の上方に配設されてお
り、ソース電極（１１）が分離層（１３）により薄膜デ
バイスに対して絶縁されていることを特徴とする請求項
１記載の回路装置。 - 【請求項３】 パワーデバイスがセル構造を有してお
り、その際それぞれチャネル領域（５）と隣合っている
複数個のソース領域（６）が主面と接しており、また同
様にチャネル領域（５）がゲート誘電体（７）及びゲー
ト電極（８）が配設されている主面に接しており、この
ゲート電極（８）はゲート接合面を介して互いに接続さ
れており、ソース電極（１１）が主面上に配設されてお
り、接合接触面を介して互いに接続されており、一方で
はゲート電極（８）とゲート接合面との間にまた他方で
はソース電極（１１）と接合接触面との間に絶縁層
（９）が配設されており、この絶縁層（９）がゲート電
極（８）及びゲート接合面をソース電極（１１）及び接
合接触面から絶縁することを特徴とする請求項２記載の
回路装置。 - 【請求項４】 ソース電極及び接合接触面が耐高熱性導
体からなるつながっているソース金属化面（１１）とし
て形成されていることを特徴とする請求項３記載の回路
装置。 - 【請求項５】 ソース金属化面（１１）がタングステン
又は金属窒化物から形成されていることを特徴とする請
求項４記載の回路装置。 - 【請求項６】 誘電性分離層（１３）が平坦な表面を有
しており、その上に１個又は複数個の薄膜デバイス（１
４、１５、１６、１７、１８）が配設されていることを
特徴とする請求項１ないし５の１つに記載の回路装置。 - 【請求項７】 薄膜デバイスとして少なくとも１個の薄
膜トランジスタを備えていることを特徴とする請求項１
ないし６の１つに記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4337873 | 1993-11-05 | ||
| DE4337873.0 | 1993-11-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183412A true JPH07183412A (ja) | 1995-07-21 |
Family
ID=6501936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293949A Pending JPH07183412A (ja) | 1993-11-05 | 1994-11-02 | パワーデバイス及び低圧デバイスを有する集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5473181A (ja) |
| EP (1) | EP0652594B1 (ja) |
| JP (1) | JPH07183412A (ja) |
| DE (1) | DE59410347D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147393A (en) * | 1993-05-05 | 2000-11-14 | Ixys Corporation | Isolated multi-chip devices |
| US5950082A (en) * | 1996-09-30 | 1999-09-07 | Advanced Micro Devices, Inc. | Transistor formation for multilevel transistors |
| US5808319A (en) * | 1996-10-10 | 1998-09-15 | Advanced Micro Devices, Inc. | Localized semiconductor substrate for multilevel transistors |
| US6150695A (en) * | 1996-10-30 | 2000-11-21 | Advanced Micro Devices, Inc. | Multilevel transistor formation employing a local substrate formed within a shallow trench |
| US5923067A (en) * | 1997-04-04 | 1999-07-13 | International Business Machines Corporation | 3-D CMOS-on-SOI ESD structure and method |
| US6191446B1 (en) | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
| US6255710B1 (en) * | 1998-05-04 | 2001-07-03 | Motorola, Inc. | 3-D smart power IC |
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