JPH10190002A - 絶縁ゲ−トピンチオフ型構造の高圧素子 - Google Patents
絶縁ゲ−トピンチオフ型構造の高圧素子Info
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Abstract
(57)【要約】
【課題】ＳＯＩ(Silicon On Insulator)構造を用いたソ
−ス−漂流領域−ドレインが水平に配置された100Ｖ級
以上の電界効果(field effect)高圧素子(high voltage
device)であって、電流漏れを防止することのできる構
造を提供する。 【解決手段】ＳＯＩ(Silicon On Insulator)構造を有す
る基板301上に活性領域を定義する垂直隔離トレンチ101
と、垂直隔離トレンチ101の内側に形成される垂直隔離
トレンチ酸化膜48と、活性領域に水平に形成されたソ−
ス41、漂流領域43及びドレイン52と、ソ−ス41と漂流領
域43の境界部の上側に形成される水平ゲ−ト44とを含
む。水平ゲ−ト44の下側基板301内に所定間隔で離隔形
成され、酸化膜46によって基板と絶縁され所定の面積で
形成される複数の垂直トレンチゲ−ト45を備えることを
特徴とする。
−ス−漂流領域−ドレインが水平に配置された100Ｖ級
以上の電界効果(field effect)高圧素子(high voltage
device)であって、電流漏れを防止することのできる構
造を提供する。 【解決手段】ＳＯＩ(Silicon On Insulator)構造を有す
る基板301上に活性領域を定義する垂直隔離トレンチ101
と、垂直隔離トレンチ101の内側に形成される垂直隔離
トレンチ酸化膜48と、活性領域に水平に形成されたソ−
ス41、漂流領域43及びドレイン52と、ソ−ス41と漂流領
域43の境界部の上側に形成される水平ゲ−ト44とを含
む。水平ゲ−ト44の下側基板301内に所定間隔で離隔形
成され、酸化膜46によって基板と絶縁され所定の面積で
形成される複数の垂直トレンチゲ−ト45を備えることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ(Silicon O
n Insulator)の構造を用いたソ−ス−漂流領域−ドレイ
ンが水平に配置された100Ｖ級以上の電界効果(field ef
fect)高圧素子(high voltage device)に関する。
n Insulator)の構造を用いたソ−ス−漂流領域−ドレイ
ンが水平に配置された100Ｖ級以上の電界効果(field ef
fect)高圧素子(high voltage device)に関する。
【０００２】
【従来の技術】本発明は、絶縁ゲ−トピンチオフ型の構
造を有する高圧素子に係り、特に、ソ−ス、漂流領域、
ドレインが水平に配置され、ソ−スと隣り合った漂流領
域に水平酸化膜ゲ−ト外に垂直トレンチゲ−トを追加で
形成した構造を有する絶縁ゲ−トピンチオフ型の構造を
有する高圧素子に係ることである。
造を有する高圧素子に係り、特に、ソ−ス、漂流領域、
ドレインが水平に配置され、ソ−スと隣り合った漂流領
域に水平酸化膜ゲ−ト外に垂直トレンチゲ−トを追加で
形成した構造を有する絶縁ゲ−トピンチオフ型の構造を
有する高圧素子に係ることである。
【０００３】一般に、シリコンなどを用いた数百Ｖ級の
高圧素子は、電力素子の一種として高圧動作が必要な表
示素子(display device)や、サ−ボモ−タ、アクチュエ
−タなどの駆動器(driver)に用いられる。
高圧素子は、電力素子の一種として高圧動作が必要な表
示素子(display device)や、サ−ボモ−タ、アクチュエ
−タなどの駆動器(driver)に用いられる。
【０００４】従来のＳＯＩ(Silicon On Insulator)型の
ＬＤＭＯＳに対して調べて見れば、図１、図２に図示し
たように、垂直隔離トレンチ26内には、垂直隔離トレン
チ酸化膜27が形成されている。上記垂直隔離トレンチ酸
化膜27で形成されたウェル内の一側には、Ｎ+型のソ−
ス29及びＰ+型のチャネル領域外部連結層37が形成され
ており、その上にソ−ス金属端子30が形成されている。
他側にＮ+型ドレイン33が形成されており、その上にド
レイン金属端子32が形成されている。
ＬＤＭＯＳに対して調べて見れば、図１、図２に図示し
たように、垂直隔離トレンチ26内には、垂直隔離トレン
チ酸化膜27が形成されている。上記垂直隔離トレンチ酸
化膜27で形成されたウェル内の一側には、Ｎ+型のソ−
ス29及びＰ+型のチャネル領域外部連結層37が形成され
ており、その上にソ−ス金属端子30が形成されている。
他側にＮ+型ドレイン33が形成されており、その上にド
レイン金属端子32が形成されている。
【０００５】そして、ソ−ス29／ドレイン33の間のＰ型
のチャネル領域21の中のドレイン33側にＮ-型の漂流領
域22が形成されている。チャネル領域21の上側に水平ゲ
−ト25及びゲ−ト金属端子31が形成されている。
のチャネル領域21の中のドレイン33側にＮ-型の漂流領
域22が形成されている。チャネル領域21の上側に水平ゲ
−ト25及びゲ−ト金属端子31が形成されている。
【０００６】このような構成を有する高圧素子は、高電
圧が印加されるドレイン 33及び漂流領域22を下層の基
板と側方の低い電圧領域から支えさせるために、酸化膜
の絶縁層23およびにトレンチ酸化膜27で取り囲む方法で
隔離されている。一方、素子の内部、即ち、チャネル領
域21は、漂流領域22に対して逆バイアスされたＰＮ接合
となる構造にすることにより保護している。
圧が印加されるドレイン 33及び漂流領域22を下層の基
板と側方の低い電圧領域から支えさせるために、酸化膜
の絶縁層23およびにトレンチ酸化膜27で取り囲む方法で
隔離されている。一方、素子の内部、即ち、チャネル領
域21は、漂流領域22に対して逆バイアスされたＰＮ接合
となる構造にすることにより保護している。
【０００７】しかしながら、このような構造の場合に
は、ソ−ス29と漂流領域22と間で電流漏れ34が生じた
り、チャネル領域21と漂流領域22との間で電圧降伏35が
起こりやすく、これを防止するためにＳＯＩの活性層の
厚さ201を薄くする必要がある。ところが、活性層の厚
さ201を薄くすると、素子動作の時、内部抵抗が増大
し、駆動電流が低下し、回路上、最低出力電圧が上昇す
ることになる。
は、ソ−ス29と漂流領域22と間で電流漏れ34が生じた
り、チャネル領域21と漂流領域22との間で電圧降伏35が
起こりやすく、これを防止するためにＳＯＩの活性層の
厚さ201を薄くする必要がある。ところが、活性層の厚
さ201を薄くすると、素子動作の時、内部抵抗が増大
し、駆動電流が低下し、回路上、最低出力電圧が上昇す
ることになる。
【０００８】高圧素子は、ドレイン33に印加される高い
動作電圧に耐えるために、例えば数百Ｖ級では、共通的
に漂流領域22は数1015／cm3程度の低いド−ピング濃度
とし、チャネル領域21とドレイン33との間の水平距離を
10μm以上に長くする必要がある。そればかりではな
く、逆バイアスされたＰＮ接合のみでドレイン33の高電
圧に耐えさせるために、漂流領域22の垂直的な接合深み
を5μm以上に深くする必要がある。
動作電圧に耐えるために、例えば数百Ｖ級では、共通的
に漂流領域22は数1015／cm3程度の低いド−ピング濃度
とし、チャネル領域21とドレイン33との間の水平距離を
10μm以上に長くする必要がある。そればかりではな
く、逆バイアスされたＰＮ接合のみでドレイン33の高電
圧に耐えさせるために、漂流領域22の垂直的な接合深み
を5μm以上に深くする必要がある。
【０００９】この接合深みは、普通電圧のＣＭＯＳ(Com
plementary Metal Oxide Semiconductor)素子の浅い接
合深みとは相反するため、同一基板に論理制御回路素子
であるＣＭＯＳと高圧素子であるＬＤＭＯＳとを搭載
し、精密にド−ピング濃度を制御するということを難し
くする。また、それだけではなく、低いド−ピング濃度
で深い接合深みで漂流領域22を形成すること自体も製造
工程上の限界があり、そのため、漂流領域22を基板24に
対して酸化物絶縁膜23により絶縁させたＳＯＩ(Silicon
on Insulator)構造と垂直トレンチ26、27により外部と
隔離させた構造が用いられている。
plementary Metal Oxide Semiconductor)素子の浅い接
合深みとは相反するため、同一基板に論理制御回路素子
であるＣＭＯＳと高圧素子であるＬＤＭＯＳとを搭載
し、精密にド−ピング濃度を制御するということを難し
くする。また、それだけではなく、低いド−ピング濃度
で深い接合深みで漂流領域22を形成すること自体も製造
工程上の限界があり、そのため、漂流領域22を基板24に
対して酸化物絶縁膜23により絶縁させたＳＯＩ(Silicon
on Insulator)構造と垂直トレンチ26、27により外部と
隔離させた構造が用いられている。
【００１０】しかしながら、この構造において漂流領域
22とシリコン基板24との間の電圧降伏は防止されるが、
Ｎ+のソ−ス29と漂流領域22との間で起こる電流漏れ3
4、ならびに、漂流領域22とチャネル領域21との間で生
じる電圧降伏35を防止することはできない。
22とシリコン基板24との間の電圧降伏は防止されるが、
Ｎ+のソ−ス29と漂流領域22との間で起こる電流漏れ3
4、ならびに、漂流領域22とチャネル領域21との間で生
じる電圧降伏35を防止することはできない。
【００１１】そのため、図２のように周囲が酸化膜で取
り囲まれた構造で、この電流短絡と電圧降伏を防止する
ために、周囲の酸化膜を利用した外部からの電位調節を
通じて、半導体内部から生じるＰＮ接合による電気場を
分散させる作用が可能であるが、これを積極的に用いる
ためには、チャネル領域21と漂流領域22とからなる活性
層の厚み201を逆に１μm以内に非常に薄くする必要があ
る。しかしながら、このように活性層の厚み201が薄い
場合には、上述したように、素子が動作するとき、内部
抵抗が増大され大きな出力電流を得ることが難しくな
る。
り囲まれた構造で、この電流短絡と電圧降伏を防止する
ために、周囲の酸化膜を利用した外部からの電位調節を
通じて、半導体内部から生じるＰＮ接合による電気場を
分散させる作用が可能であるが、これを積極的に用いる
ためには、チャネル領域21と漂流領域22とからなる活性
層の厚み201を逆に１μm以内に非常に薄くする必要があ
る。しかしながら、このように活性層の厚み201が薄い
場合には、上述したように、素子が動作するとき、内部
抵抗が増大され大きな出力電流を得ることが難しくな
る。
【００１２】
【発明が解決しようとする課題】上述のように、従来の
高圧素子では、ドレインに印加された高電圧を周囲の低
い背景電圧に対して電圧降伏(breakdown)無しに支えさ
せるために、ＳＯＩの基板とトレンチ構造のような垂直
絶縁膜の壁を用いている。しかしながら、この垂直絶縁
膜は、素子外部に対しては絶縁が可能であるが、素子内
部のチャネル領域の保護は不可能であり、ＳＯＩ上の活
性層の厚みを薄くすることができなかった。また、活性
層の厚みを薄くすると、素子の電流駆動能力が顕著に減
少した。
高圧素子では、ドレインに印加された高電圧を周囲の低
い背景電圧に対して電圧降伏(breakdown)無しに支えさ
せるために、ＳＯＩの基板とトレンチ構造のような垂直
絶縁膜の壁を用いている。しかしながら、この垂直絶縁
膜は、素子外部に対しては絶縁が可能であるが、素子内
部のチャネル領域の保護は不可能であり、ＳＯＩ上の活
性層の厚みを薄くすることができなかった。また、活性
層の厚みを薄くすると、素子の電流駆動能力が顕著に減
少した。
【００１３】本発明では、ＳＯＩ活性層の厚さを保持し
ながら、素子内部の漂流領域とソ−スとの間の電流漏
れ、ならびに、漂流領域とチャネル領域との間の接合電
圧降伏を防止し、高圧においても低い動作抵抗ＲONと動
作降伏電圧の高い、ＳＯＩ構造の高圧素子を提供するこ
とを目的とする。
ながら、素子内部の漂流領域とソ−スとの間の電流漏
れ、ならびに、漂流領域とチャネル領域との間の接合電
圧降伏を防止し、高圧においても低い動作抵抗ＲONと動
作降伏電圧の高い、ＳＯＩ構造の高圧素子を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】上述したような目的を達
成するために、本発明は、素子の内部のチャネル領域を
無くし、ソ−スと漂流領域を相接した後、ここに既存の
水平ゲ−トの他にトレンチ型の垂直ゲ−トを追加で形成
し、橋型のゲ−トを造ってやることによって、このゲ−
トのピンチオフ作用によって素子内部の漂流領域とソ−
スとの間の電流漏れと、漂流領域とチャネル領域との間
の接合(junction)電圧降伏を防止する。
成するために、本発明は、素子の内部のチャネル領域を
無くし、ソ−スと漂流領域を相接した後、ここに既存の
水平ゲ−トの他にトレンチ型の垂直ゲ−トを追加で形成
し、橋型のゲ−トを造ってやることによって、このゲ−
トのピンチオフ作用によって素子内部の漂流領域とソ−
スとの間の電流漏れと、漂流領域とチャネル領域との間
の接合(junction)電圧降伏を防止する。
【００１５】具体的には、本発明によれば、以下のよう
な高圧素子が提供される。すなわち、ＳＯＩ(Silicon O
n Insulator)の構造を有する基板上に活性領域を定義す
る垂直隔離トレンチと、上記垂直隔離トレンチの内側に
形成される垂直隔離トレンチ酸化膜と、上記活性領域に
水平に形成されたソ−ス、漂流領域及びドレインと、上
記ソ−スと漂流領域の境界部の上側に形成される水平ゲ
−トを含み、上記水平ゲ−トの下側基板内に所定間隔で
離隔形成され、酸化膜によって基板と絶縁され、所定の
面積で形成される複数の垂直トレンチゲ−トを備える高
圧素子が提供される。この素子では、ＳＯＩ上の活性層
の厚みを厚く維持しながらも素子内部の内圧を向上させ
るため、チャネル領域を制御して、既存の水平ゲ−トに
再びトレンチ型の垂直ゲ−トを追加で形成し橋型ゲ−ト
を造って、このゲ−トによって漂流層の電流流れ経路が
ピンチオフ(pinch-off)されるようにすることによっ
て、素子内部の漂流領域とソ−スとの間の電流漏れと漂
流領域とチャネル領域との間の電圧降伏を防止し、高内
圧でも高い電流駆動力を得させるのである。
な高圧素子が提供される。すなわち、ＳＯＩ(Silicon O
n Insulator)の構造を有する基板上に活性領域を定義す
る垂直隔離トレンチと、上記垂直隔離トレンチの内側に
形成される垂直隔離トレンチ酸化膜と、上記活性領域に
水平に形成されたソ−ス、漂流領域及びドレインと、上
記ソ−スと漂流領域の境界部の上側に形成される水平ゲ
−トを含み、上記水平ゲ−トの下側基板内に所定間隔で
離隔形成され、酸化膜によって基板と絶縁され、所定の
面積で形成される複数の垂直トレンチゲ−トを備える高
圧素子が提供される。この素子では、ＳＯＩ上の活性層
の厚みを厚く維持しながらも素子内部の内圧を向上させ
るため、チャネル領域を制御して、既存の水平ゲ−トに
再びトレンチ型の垂直ゲ−トを追加で形成し橋型ゲ−ト
を造って、このゲ−トによって漂流層の電流流れ経路が
ピンチオフ(pinch-off)されるようにすることによっ
て、素子内部の漂流領域とソ−スとの間の電流漏れと漂
流領域とチャネル領域との間の電圧降伏を防止し、高内
圧でも高い電流駆動力を得させるのである。
【００１６】
【発明の実施の形態】本発明は、高圧素子の中でも、Ｍ
ＯＳ(Metal Oxide Semiconductor)型の素子であるＬＤ
ＭＯＳ(Lateral Double diffused ＭＯＳ)の構造を変化
させた新たな素子のＬＤＭＯＳ素子において、漂流領域
と反対のド−ピング型を有するチャネル形成領域を無く
し、既存の水平ゲ−トにトレンチ型の垂直ゲ−トを追加
で形成し、橋(bridge)型ゲ−トを形成する。このゲ−ト
により、漂流領域の電子の流れを除去することにする。
その結果、適正なＳＯＩ活性層の厚さを保持しながら
も、素子の内部の電流漏れを防止でき、しかも、電圧降
伏耐性が増大され、低い動作抵抗を有する高圧、大電流
の素子を容易に製造することができる。
ＯＳ(Metal Oxide Semiconductor)型の素子であるＬＤ
ＭＯＳ(Lateral Double diffused ＭＯＳ)の構造を変化
させた新たな素子のＬＤＭＯＳ素子において、漂流領域
と反対のド−ピング型を有するチャネル形成領域を無く
し、既存の水平ゲ−トにトレンチ型の垂直ゲ−トを追加
で形成し、橋(bridge)型ゲ−トを形成する。このゲ−ト
により、漂流領域の電子の流れを除去することにする。
その結果、適正なＳＯＩ活性層の厚さを保持しながら
も、素子の内部の電流漏れを防止でき、しかも、電圧降
伏耐性が増大され、低い動作抵抗を有する高圧、大電流
の素子を容易に製造することができる。
【００１７】すなわち、本発明は、従来の高圧素子の構
造においてチャネル領域無しにソ−スと漂流領域とを相
接させ、水平ゲ−ト以外に垂直トレンチゲ−トが追加で
形成されていて、ゲ−トの様子が橋(bridge)型である構
造をしている。
造においてチャネル領域無しにソ−スと漂流領域とを相
接させ、水平ゲ−ト以外に垂直トレンチゲ−トが追加で
形成されていて、ゲ−トの様子が橋(bridge)型である構
造をしている。
【００１８】本素子を製造する工程は、概念的に見ると
き、従来素子の製造工程と比べて、チャネル領域を形成
する工程無しに深いソ−スを形成させてやることと、従
来のトレンチ形成過程において垂直トレンチゲ−ト酸化
膜を追加で成長させてやる工程とが追加されるだけで、
残りの工程は同一である。これらの各工程は、半導体を
製造する工程において既に開発された技術を用いること
ができる。上述した深いソ−スは、垂直ゲ−トと共に漂
流領域の広い断面が用いられるようにすることによっ
て、大きな電流変換の利得を得るためである。
き、従来素子の製造工程と比べて、チャネル領域を形成
する工程無しに深いソ−スを形成させてやることと、従
来のトレンチ形成過程において垂直トレンチゲ−ト酸化
膜を追加で成長させてやる工程とが追加されるだけで、
残りの工程は同一である。これらの各工程は、半導体を
製造する工程において既に開発された技術を用いること
ができる。上述した深いソ−スは、垂直ゲ−トと共に漂
流領域の広い断面が用いられるようにすることによっ
て、大きな電流変換の利得を得るためである。
【００１９】複数の垂直トレンチゲ−トは、数μm以内
で互いに十分に近い位置に配置し、ゲ−ト付近の漂流領
域の電気場がゲ−トによって支配される。即ち、電流の
流れに対して垂直的なゲ−ト電気場によってゲ−トの電
位が＋の方向に増加すれば素子内部の漂流領域で空乏層
が減り、経路が広くなり、反対に、ゲート電位が−の方
向に増加すれば空乏層が増え、電流流れ経路が狭くなる
ので、これによって電流の流れが増減される。この電流
の制御は、表面チャネルを用いないため、チャネル領域
が無くても可能である。また、この電気場がトレンチゲ
−トにより垂直な深み方向にまで影響を及ぼすので、従
来の素子構造で見られるソ−スと漂流領域との間の電流
漏れや、チャネル領域と漂流領域との間に生じる電圧降
伏を防ぐことができる。
で互いに十分に近い位置に配置し、ゲ−ト付近の漂流領
域の電気場がゲ−トによって支配される。即ち、電流の
流れに対して垂直的なゲ−ト電気場によってゲ−トの電
位が＋の方向に増加すれば素子内部の漂流領域で空乏層
が減り、経路が広くなり、反対に、ゲート電位が−の方
向に増加すれば空乏層が増え、電流流れ経路が狭くなる
ので、これによって電流の流れが増減される。この電流
の制御は、表面チャネルを用いないため、チャネル領域
が無くても可能である。また、この電気場がトレンチゲ
−トにより垂直な深み方向にまで影響を及ぼすので、従
来の素子構造で見られるソ−スと漂流領域との間の電流
漏れや、チャネル領域と漂流領域との間に生じる電圧降
伏を防ぐことができる。
【００２０】以下、添付の図面を参照し本発明の実施の
形態を説明すれば、次のようになる。
形態を説明すれば、次のようになる。
【００２１】図3に本実施の形態による高圧素子の上面
図を示す。半導体基板301には、ウィルを形成するため
に、長方形の垂直隔離トレンチ101が形成されている。
この垂直隔離トレンチ101の内部には垂直隔離トレンチ
酸化膜48が形成されており、垂直隔離トレンチ101の内
側のウィルの一側にソ−ス41とソ−ス端子49とが形成さ
れており、他側にドレイン52とドレイン端子51とが形成
されている。上記ソ−ス４１とドレイン５２との間を縦
方向に横切って水平ゲ−ト44とゲ−ト端子50が形成され
ている。上記水平ゲ−ト44の下の半導体基板301には、
所定の面積で水平ゲ−ト44の長手方向に沿って互いに分
離されている垂直ゲ−トトレンチ酸化膜46が配置されて
いる。このトレンチ酸化膜46の内部には、垂直トレンチ
ゲ−ト45が形成されている。このような垂直トレンチゲ
−ト45間には、ピンチオフ領域42が形成されている構成
を有している。
図を示す。半導体基板301には、ウィルを形成するため
に、長方形の垂直隔離トレンチ101が形成されている。
この垂直隔離トレンチ101の内部には垂直隔離トレンチ
酸化膜48が形成されており、垂直隔離トレンチ101の内
側のウィルの一側にソ−ス41とソ−ス端子49とが形成さ
れており、他側にドレイン52とドレイン端子51とが形成
されている。上記ソ−ス４１とドレイン５２との間を縦
方向に横切って水平ゲ−ト44とゲ−ト端子50が形成され
ている。上記水平ゲ−ト44の下の半導体基板301には、
所定の面積で水平ゲ−ト44の長手方向に沿って互いに分
離されている垂直ゲ−トトレンチ酸化膜46が配置されて
いる。このトレンチ酸化膜46の内部には、垂直トレンチ
ゲ−ト45が形成されている。このような垂直トレンチゲ
−ト45間には、ピンチオフ領域42が形成されている構成
を有している。
【００２２】図4は、図3のＡ−Ａ′断面図を示したもの
である。Ｎ+型のシリコン基板64上に酸化膜絶縁層63が
形成されており、この酸化膜絶縁層63上に半導体基板30
1が接合されている。半導体基板301に形成されたフィ−
ルド領域89によって素子領域が定義されている。この素
子領域は、垂直隔離トレンチ101によって取り囲まれて
いる。垂直隔離トレンチ101は、酸化膜絶縁層63と接続
されている。この垂直隔離トレンチ101内壁には垂直隔
離トレンチ酸化膜48が形成されている。素子領域の一側
には、Ｎ+型のソ−ス41が形成されており、他側にＮ+型
のドレイン52が形成されている。
である。Ｎ+型のシリコン基板64上に酸化膜絶縁層63が
形成されており、この酸化膜絶縁層63上に半導体基板30
1が接合されている。半導体基板301に形成されたフィ−
ルド領域89によって素子領域が定義されている。この素
子領域は、垂直隔離トレンチ101によって取り囲まれて
いる。垂直隔離トレンチ101は、酸化膜絶縁層63と接続
されている。この垂直隔離トレンチ101内壁には垂直隔
離トレンチ酸化膜48が形成されている。素子領域の一側
には、Ｎ+型のソ−ス41が形成されており、他側にＮ+型
のドレイン52が形成されている。
【００２３】上記ソ−スとドレインとの間の上部には、
水平ゲ−ト44が配置されている。その下の半導体基板30
1には、複数の垂直トレンチゲート45と垂直トレンチゲ
−ト酸化膜46とが配置されている。
水平ゲ−ト44が配置されている。その下の半導体基板30
1には、複数の垂直トレンチゲート45と垂直トレンチゲ
−ト酸化膜46とが配置されている。
【００２４】なお、上記水平ゲ−ト44は、ドレイン52側
に延びる水平ゲ−ト拡張領域66を有している。
に延びる水平ゲ−ト拡張領域66を有している。
【００２５】図5は、図3のＢ−Ｂ′断面図を示したもの
である。図5のように、水平ゲ−ト44の下部に配置され
た、個別領域を有する垂直トレンチゲ−ト酸化膜46の内
部に垂直トレンチゲ−ト45を形成されている。これによ
って、垂直トレンチゲ−ト45の間のエピ層に所定の幅を
有する複数のＮ-型のゲ−トピンチオフ領域42が形成さ
れていることが分かる。
である。図5のように、水平ゲ−ト44の下部に配置され
た、個別領域を有する垂直トレンチゲ−ト酸化膜46の内
部に垂直トレンチゲ−ト45を形成されている。これによ
って、垂直トレンチゲ−ト45の間のエピ層に所定の幅を
有する複数のＮ-型のゲ−トピンチオフ領域42が形成さ
れていることが分かる。
【００２６】以下、図6乃至図16を参照して、本実施の
形態の高圧素子の製造方法を説明する。
形態の高圧素子の製造方法を説明する。
【００２７】まず、図6に図示したように、Ｎ型の不純
物がド−ピングされた基板64の表面に、酸化膜絶縁層63
として数μm程度の厚さの酸化膜SiO2絶縁層を形成す
る。形成方法としては、シリコン基板64を900℃以上の
高温に加熱し、酸素(０2)で基板64自体の表面を熱酸化
(thermal oxidation)させる方法や、化学的気相成長法
(chemical vapor deposition)で酸化膜絶縁層63を形成
する方法を用いる。この酸化膜絶縁層63の厚さは、本実
施の形態の高圧素子の動作内圧が大きいほど増大させ
る。
物がド−ピングされた基板64の表面に、酸化膜絶縁層63
として数μm程度の厚さの酸化膜SiO2絶縁層を形成す
る。形成方法としては、シリコン基板64を900℃以上の
高温に加熱し、酸素(０2)で基板64自体の表面を熱酸化
(thermal oxidation)させる方法や、化学的気相成長法
(chemical vapor deposition)で酸化膜絶縁層63を形成
する方法を用いる。この酸化膜絶縁層63の厚さは、本実
施の形態の高圧素子の動作内圧が大きいほど増大させ
る。
【００２８】次いで、図7に図示したように、上記酸化
膜絶縁層63上に、Ｐ-型の不純物がド−ピングされた別
のウェハ（半導体基板301）をウェハ直接接合法(wafer
directbonding)により密封接着させて、熱処理する。こ
こで、Ｐ-は、ド−ピング濃度が低いＰ型をいい、ここ
では、不純物濃度が1x1015/cm3以下である。この半導体
基板301には、後の工程で素子が搭載されるソ−ス41領
域と漂流領域43とが形成される。
膜絶縁層63上に、Ｐ-型の不純物がド−ピングされた別
のウェハ（半導体基板301）をウェハ直接接合法(wafer
directbonding)により密封接着させて、熱処理する。こ
こで、Ｐ-は、ド−ピング濃度が低いＰ型をいい、ここ
では、不純物濃度が1x1015/cm3以下である。この半導体
基板301には、後の工程で素子が搭載されるソ−ス41領
域と漂流領域43とが形成される。
【００２９】その次に、図8に図示したように、ＳＯＩ
上のシリコン基板301の厚みが2μm〜10μm程度になるま
で化学−機械的研磨法(chemical-mechanical polishin
g)により研磨する。この基板301の厚みが厚いほど駆動
電流が増大されるが、その反面トレンチ101を形成する
工程が難しくなる。
上のシリコン基板301の厚みが2μm〜10μm程度になるま
で化学−機械的研磨法(chemical-mechanical polishin
g)により研磨する。この基板301の厚みが厚いほど駆動
電流が増大されるが、その反面トレンチ101を形成する
工程が難しくなる。
【００３０】次いで、図9に図示したように、不純物を
ド−ピングさせて、深いド−ピング層を造るため、ま
ず、フィ−ルド領域89にはホウ素(Ｂ)を数1013/cm2の濃
度に、漂流領域43には燐(Ｐ)を数1012/cm2程度の濃度に
イオン注入器で注入し、1000℃以上で数時間以上熱拡散
させる。その後、ソ−ス41に燐(Ｐ)を数1015/cm2程度で
再び注入し、再び1000℃程度で数時間の間、熱処理す
る。これにより、フィ−ルド領域89、漂流領域43、ソ−
ス41を形成する。この漂流領域43とソ−ス41領域は、フ
ィールド領域89とは異なり、素子が動作する活性層88に
該当する。
ド−ピングさせて、深いド−ピング層を造るため、ま
ず、フィ−ルド領域89にはホウ素(Ｂ)を数1013/cm2の濃
度に、漂流領域43には燐(Ｐ)を数1012/cm2程度の濃度に
イオン注入器で注入し、1000℃以上で数時間以上熱拡散
させる。その後、ソ−ス41に燐(Ｐ)を数1015/cm2程度で
再び注入し、再び1000℃程度で数時間の間、熱処理す
る。これにより、フィ−ルド領域89、漂流領域43、ソ−
ス41を形成する。この漂流領域43とソ−ス41領域は、フ
ィールド領域89とは異なり、素子が動作する活性層88に
該当する。
【００３１】その次に、図10に図示したように、素子を
外部から隔離するため、および、内部の垂直ゲ−トを作
るための準備段階として、フォトリソグラフィ−で活性
層を垂直にエッチングすることにより、フィルド領域89
の側面に接し、長方形を有するトレンチ101、ならび
に、ソ−ス41と漂流領域43との間でソ−ス側に近い活性
層88に縦方向に所定の面積を有する複数個のトレンチ10
2を形成する。このトレンチ101、102の深さは、酸化膜
絶縁層63まで達する深さとし、幅は最小で2μm程度とな
るようにする。このトレンチ101、102の幅は、小さけれ
ば、エッチングによるトレンチ101、102の形成自体が難
しくなり、大きすぎれば、図13の工程のポリシリコンを
用いた充填が難しくなる。
外部から隔離するため、および、内部の垂直ゲ−トを作
るための準備段階として、フォトリソグラフィ−で活性
層を垂直にエッチングすることにより、フィルド領域89
の側面に接し、長方形を有するトレンチ101、ならび
に、ソ−ス41と漂流領域43との間でソ−ス側に近い活性
層88に縦方向に所定の面積を有する複数個のトレンチ10
2を形成する。このトレンチ101、102の深さは、酸化膜
絶縁層63まで達する深さとし、幅は最小で2μm程度とな
るようにする。このトレンチ101、102の幅は、小さけれ
ば、エッチングによるトレンチ101、102の形成自体が難
しくなり、大きすぎれば、図13の工程のポリシリコンを
用いた充填が難しくなる。
【００３２】次いで、図11に図示したように、素子外部
との隔離のためトレンチ101、102内にそれぞれトレンチ
酸化膜48を形成する。トレンチ酸化膜48の形成方法とし
ては、酸化膜SiO2を400℃以下の低温で化学的気相成長
法で形成する方法を用いた。このとき、トレンチ酸化膜
48の厚みは、0.5μm程度となるように形成した。
との隔離のためトレンチ101、102内にそれぞれトレンチ
酸化膜48を形成する。トレンチ酸化膜48の形成方法とし
ては、酸化膜SiO2を400℃以下の低温で化学的気相成長
法で形成する方法を用いた。このとき、トレンチ酸化膜
48の厚みは、0.5μm程度となるように形成した。
【００３３】その次に、図12に図示したように、垂直ト
レンチゲ−ト酸化膜46を形成するため、このトレンチ１
０２内部のトレンチ酸化膜48をフッ酸(HF)の化学溶液で
エッチングしたのち、850℃で数十分の間、酸素Ｏ2によ
りトレンチ102の側面を熱酸化させ200〜500オングスト
ロームの薄い垂直トレンチゲ−ト酸化膜46を形成させ
る。
レンチゲ−ト酸化膜46を形成するため、このトレンチ１
０２内部のトレンチ酸化膜48をフッ酸(HF)の化学溶液で
エッチングしたのち、850℃で数十分の間、酸素Ｏ2によ
りトレンチ102の側面を熱酸化させ200〜500オングスト
ロームの薄い垂直トレンチゲ−ト酸化膜46を形成させ
る。
【００３４】次いで、図13に図示したようにトレンチ10
1、102の内部を充填するために、600℃で低圧化学的気
相成長法(LPCVD)でポリシリコンを堆積した後、表面を
化学−機械的研磨法で研磨し、平坦化する。これによ
り、垂直トレンチゲート45および垂直隔離トレンチ充填
部47が形成される。このポリシリコンを堆積させる際
に、Ｎ+にドーピングする。
1、102の内部を充填するために、600℃で低圧化学的気
相成長法(LPCVD)でポリシリコンを堆積した後、表面を
化学−機械的研磨法で研磨し、平坦化する。これによ
り、垂直トレンチゲート45および垂直隔離トレンチ充填
部47が形成される。このポリシリコンを堆積させる際
に、Ｎ+にドーピングする。
【００３５】その次に、図５の水平のゲ−ト酸化膜501
と水平ゲ−ト44を形成するために、まず850℃で数十分
の間、酸素Ｏ2によってシリコンを熱酸化させることに
よって200〜500オングストロームの薄い酸化膜を成長さ
せ、ゲート酸化膜501を形成させる。その上に、600℃で
低圧化学的気相成長法(LPCVD)により、ポリシリコンを3
000オングストローム程度堆積させた後、フォトリソグ
ラフィ−でパタ−ニング(patterning)し、水平ゲ−ト44
を形成する（図１４）。
と水平ゲ−ト44を形成するために、まず850℃で数十分
の間、酸素Ｏ2によってシリコンを熱酸化させることに
よって200〜500オングストロームの薄い酸化膜を成長さ
せ、ゲート酸化膜501を形成させる。その上に、600℃で
低圧化学的気相成長法(LPCVD)により、ポリシリコンを3
000オングストローム程度堆積させた後、フォトリソグ
ラフィ−でパタ−ニング(patterning)し、水平ゲ−ト44
を形成する（図１４）。
【００３６】次いで、図15に図示したように、不純物を
ド−ピングして、薄い接合深みを有するＮ+型のドレイ
ン52を形成する。具体的には、ドレイン52の領域に、ヒ
素(Ａｓ)や燐(Ｐ)をそれぞれ数1015／cm2で注入し、900
℃程度で数十分の間、熱処理しドレイン52を形成する。
ド−ピングして、薄い接合深みを有するＮ+型のドレイ
ン52を形成する。具体的には、ドレイン52の領域に、ヒ
素(Ａｓ)や燐(Ｐ)をそれぞれ数1015／cm2で注入し、900
℃程度で数十分の間、熱処理しドレイン52を形成する。
【００３７】その次に、図16に図示したように、層間絶
縁酸化膜（図示しない）を堆積させ後に、電気的コンタ
クトホ−ル(contact hole)を形成し、最終的に金属を蒸
着パタ−ニングし、ソ−ス金属端子49、ゲ−ト金属端子
50及びドレイン金属端子51を形成し、高圧素子を完成さ
せる。
縁酸化膜（図示しない）を堆積させ後に、電気的コンタ
クトホ−ル(contact hole)を形成し、最終的に金属を蒸
着パタ−ニングし、ソ−ス金属端子49、ゲ−ト金属端子
50及びドレイン金属端子51を形成し、高圧素子を完成さ
せる。
【００３８】上述した製造工程において、本発明の高圧
素子を具現するため用いられるそれぞれの製造過程は、
半導体の製造過程で普遍的に用いられている方法を用い
ることができ、これに係る装備と工法自体は通常的なこ
とである。
素子を具現するため用いられるそれぞれの製造過程は、
半導体の製造過程で普遍的に用いられている方法を用い
ることができ、これに係る装備と工法自体は通常的なこ
とである。
【００３９】上述した本発明においては、図４から見ら
れるように、従来の素子である図２と比べるとき、ポリ
シリコン水平ゲ−ト44は共通に存在するが、本実施の形
態の素子には、漂流領域43を縦方向に横切るトレンチ(t
rench)構造の垂直ゲ−ト45が追加されており、橋(bridg
e)型のゲ−ト構造をしている差異点を有している。従来
の素子のチャネル領域37無しにソ−ス41と漂流領域43と
が直接相接している素子構成を有している。
れるように、従来の素子である図２と比べるとき、ポリ
シリコン水平ゲ−ト44は共通に存在するが、本実施の形
態の素子には、漂流領域43を縦方向に横切るトレンチ(t
rench)構造の垂直ゲ−ト45が追加されており、橋(bridg
e)型のゲ−ト構造をしている差異点を有している。従来
の素子のチャネル領域37無しにソ−ス41と漂流領域43と
が直接相接している素子構成を有している。
【００４０】したがって、本実施の形態の高圧素子は、
動作原理上、従来のゲ−ト下の表面チャネル型素子であ
るＭＯＳ(Metal Oxide Semiconductor)構造とは異な
り、接合ゲ−トピンチオフ型の素子であるＪＦＥＴ(Jun
ctionField Effect Transistor)に近い。また、このＪ
ＦＥＴと異なる点は、ゲ−ト45としてＰＮ接合を用いず
に、薄い酸化膜46を隔てて、漂流領域43のピンチオフ領
域42の空乏層の厚みを制御し、これにより、電流を制御
するという差異点を有している。
動作原理上、従来のゲ−ト下の表面チャネル型素子であ
るＭＯＳ(Metal Oxide Semiconductor)構造とは異な
り、接合ゲ−トピンチオフ型の素子であるＪＦＥＴ(Jun
ctionField Effect Transistor)に近い。また、このＪ
ＦＥＴと異なる点は、ゲ−ト45としてＰＮ接合を用いず
に、薄い酸化膜46を隔てて、漂流領域43のピンチオフ領
域42の空乏層の厚みを制御し、これにより、電流を制御
するという差異点を有している。
【００４１】本発明の高圧素子において、トレンチゲ−
ト45は、電流が流れる方向の幅、即ち、図３および図４
においてＡ−Ａ′方向の幅は、約２μm〜５μm程度の範
囲で大きくなっても構わないが、Ｂ−Ｂ′方向の幅は２
μm程度が適当である。トレンチゲ−ト45のＡ−Ａ′方
向の幅が小さすぎると、ド−ピングが垂直に調節され難
いので、表面からピンチオフ領域42が無くなることにな
り、表面電流漏れが生じることになる。一方、大きすぎ
るとピンチオフ領域42部分の抵抗が増大し、素子の電流
変換の利得が減少する。 かつ、Ｂ−Ｂ′方向の幅が小
さすぎれば、図１０の垂直トレンチ102を造ることが自
体が難しくなり、大きすぎれば、垂直トレンチゲ−ト45
を形成するためのポリシリコンの充鎮が難しくなる。
そして、水平ゲ−ト44下のピンチオフ領域42のＢ−Ｂ′
方向の幅、即ち、垂直トレンチゲ−ト45の間隔は、素子
の動作電圧と関係あり、水平ゲ−ト44下のピンチオフ領
域42の幅が大きく、この領域42のド−ピング濃度が高
く、垂直トレンチゲ−ト酸化膜46の厚みが厚いほど動作
電圧は増加する。
ト45は、電流が流れる方向の幅、即ち、図３および図４
においてＡ−Ａ′方向の幅は、約２μm〜５μm程度の範
囲で大きくなっても構わないが、Ｂ−Ｂ′方向の幅は２
μm程度が適当である。トレンチゲ−ト45のＡ−Ａ′方
向の幅が小さすぎると、ド−ピングが垂直に調節され難
いので、表面からピンチオフ領域42が無くなることにな
り、表面電流漏れが生じることになる。一方、大きすぎ
るとピンチオフ領域42部分の抵抗が増大し、素子の電流
変換の利得が減少する。 かつ、Ｂ−Ｂ′方向の幅が小
さすぎれば、図１０の垂直トレンチ102を造ることが自
体が難しくなり、大きすぎれば、垂直トレンチゲ−ト45
を形成するためのポリシリコンの充鎮が難しくなる。
そして、水平ゲ−ト44下のピンチオフ領域42のＢ−Ｂ′
方向の幅、即ち、垂直トレンチゲ−ト45の間隔は、素子
の動作電圧と関係あり、水平ゲ−ト44下のピンチオフ領
域42の幅が大きく、この領域42のド−ピング濃度が高
く、垂直トレンチゲ−ト酸化膜46の厚みが厚いほど動作
電圧は増加する。
【００４２】このゲ−ト橋型のピンチオフ型ゲ−ト45の
構造で動作する本実施の形態の素子は、次のような特徴
がある。
構造で動作する本実施の形態の素子は、次のような特徴
がある。
【００４３】第一に、本実施の形態の素子は、図2の従
来の素子において生じる漂流領域22とソ−ス29との間の
電流短絡(punch through)34を防ぐことができる。 この
ように、電流短絡34が生じた場合には、ドレイン33に印
加する電圧が高くなることによって漂流領域22の電位が
高くなるときにチャネル領域21の空乏層がソ−ス29まで
拡張され、チャネル領域21が電子の流れを防ぐ装備の役
目を果たさなくなる。つまり、ソ−ス29から莫大な量の
電子がチャネル領域21と漂流領域22を経てドレイン33側
へ流れていく一種の回路短絡(short)が生じてしまう。
このような電流短絡は、例えば、同じ基板に搭載された
ＣＭＯＳの回路の論理動作電圧を安定化させるためにチ
ャネル領域21のド−ピング濃度を1016／cm3程度に低く
した場合や、素子の電流変換の利得を大きくするため、
ソ−ス29と漂流領域22との間の距離を短くした場合に起
こりやすい。
来の素子において生じる漂流領域22とソ−ス29との間の
電流短絡(punch through)34を防ぐことができる。 この
ように、電流短絡34が生じた場合には、ドレイン33に印
加する電圧が高くなることによって漂流領域22の電位が
高くなるときにチャネル領域21の空乏層がソ−ス29まで
拡張され、チャネル領域21が電子の流れを防ぐ装備の役
目を果たさなくなる。つまり、ソ−ス29から莫大な量の
電子がチャネル領域21と漂流領域22を経てドレイン33側
へ流れていく一種の回路短絡(short)が生じてしまう。
このような電流短絡は、例えば、同じ基板に搭載された
ＣＭＯＳの回路の論理動作電圧を安定化させるためにチ
ャネル領域21のド−ピング濃度を1016／cm3程度に低く
した場合や、素子の電流変換の利得を大きくするため、
ソ−ス29と漂流領域22との間の距離を短くした場合に起
こりやすい。
【００４４】しかしながら、本実施の形態による素子で
は、チャネル領域が無く、水平ゲ−ト44下のピンチオフ
領域42の電気場をトレンチゲ−ト45によって制御するた
め、漂流領域43とソ−ス41とで電流短絡が起こらないこ
とになる。
は、チャネル領域が無く、水平ゲ−ト44下のピンチオフ
領域42の電気場をトレンチゲ−ト45によって制御するた
め、漂流領域43とソ−ス41とで電流短絡が起こらないこ
とになる。
【００４５】第二、本実施の形態の素子は、従来の図２
の構造の素子においてソ−ス29、チャネル領域21、漂流
領域22間のＮＰＮ型水平バイポ−ラ(lateral biploar)
の動作時の漏れ電流を防止することができる。従来の素
子において、この漏れ電流が生じるのは、チャネル領域
21で正孔の電位が低い素子が動作するときに、正孔が蓄
積される構造であるからである。この領域においてソ−
ス29と連結抵抗が大きい場合、即ち、チャネル領域21の
自体のＰ型ド−ピング濃度が低かったり、素子の構造
上、ゲ−ト25下のチャネル領域（Ｐ型）とチャネル連結
層37との距離が遠いときには、正孔の排出が不良にな
り、チャネル領域21の電位がソ−ス29より0.6Ｖ以上大
きくなることによって、バイポ−ラ動作が開始され電流
漏れが急激に増大される。
の構造の素子においてソ−ス29、チャネル領域21、漂流
領域22間のＮＰＮ型水平バイポ−ラ(lateral biploar)
の動作時の漏れ電流を防止することができる。従来の素
子において、この漏れ電流が生じるのは、チャネル領域
21で正孔の電位が低い素子が動作するときに、正孔が蓄
積される構造であるからである。この領域においてソ−
ス29と連結抵抗が大きい場合、即ち、チャネル領域21の
自体のＰ型ド−ピング濃度が低かったり、素子の構造
上、ゲ−ト25下のチャネル領域（Ｐ型）とチャネル連結
層37との距離が遠いときには、正孔の排出が不良にな
り、チャネル領域21の電位がソ−ス29より0.6Ｖ以上大
きくなることによって、バイポ−ラ動作が開始され電流
漏れが急激に増大される。
【００４６】しかしながら、本実施の形態の素子の場合
には、チャネル領域、即ち、Ｐ型の領域が無いので、バ
イポ−ラの動作をしない。
には、チャネル領域、即ち、Ｐ型の領域が無いので、バ
イポ−ラの動作をしない。
【００４７】第三に、本実施の形態の素子は、チャネル
領域降伏電圧35の経路において生じやすい漂流領域22と
チャネル領域21とのＰＮ接合の逆バイアス電圧降伏を防
止することができる。従来の素子では、この問題を解決
するため、次のような二つの方法を用いる。
領域降伏電圧35の経路において生じやすい漂流領域22と
チャネル領域21とのＰＮ接合の逆バイアス電圧降伏を防
止することができる。従来の素子では、この問題を解決
するため、次のような二つの方法を用いる。
【００４８】１．底に酸化膜絶縁層23が無い場合には、
シリコンの基板は、普通Ｐ型を用いることになり、この
とき、漂流領域22とチャネル領域21と基板24との間のＰ
Ｎ接合のみで耐える降伏電圧は、漂流領域22のド−ピン
グ濃度が低く、垂直的深みが深いほど増えて改善され
る。しかし、この電圧降伏を数百Ｖ以上で大きくしてや
るためには、漂流領域22のド−ピング濃度を、数1015/c
m3以内にするべきであり、漂流領域22の深みも普通5μm
以上にする必要があるという制約が伴う。この条件は、
製造工程においてド−ピング濃度の調節を難しくする。
シリコンの基板は、普通Ｐ型を用いることになり、この
とき、漂流領域22とチャネル領域21と基板24との間のＰ
Ｎ接合のみで耐える降伏電圧は、漂流領域22のド−ピン
グ濃度が低く、垂直的深みが深いほど増えて改善され
る。しかし、この電圧降伏を数百Ｖ以上で大きくしてや
るためには、漂流領域22のド−ピング濃度を、数1015/c
m3以内にするべきであり、漂流領域22の深みも普通5μm
以上にする必要があるという制約が伴う。この条件は、
製造工程においてド−ピング濃度の調節を難しくする。
【００４９】２．従来の素子でも、改善された素子は、
図２のように底に酸化膜絶縁層23があるが、この場合に
は、酸化膜を積極的に用いて絶縁層の外部で電位を調整
することによって接合降伏電圧の改善が可能である。し
かし、この降伏電圧を増加させるためには、外部で絶縁
層を通じた半導体内部の電気場の調節を容易にするため
に酸化膜絶縁層上のチャネル領域21や漂流領域22である
活性層の厚みをかえって薄くする必要がある。ところ
が、このように活性層の厚みを薄くすると、降伏電圧は
改善されるが、漂流領域22の厚みが薄いために、素子の
内部抵抗が増加し、回路構成の視点からも動作抵抗ＲON
が増大し、出力の最低電圧が上昇し動作特性が劣化する
という問題がある。
図２のように底に酸化膜絶縁層23があるが、この場合に
は、酸化膜を積極的に用いて絶縁層の外部で電位を調整
することによって接合降伏電圧の改善が可能である。し
かし、この降伏電圧を増加させるためには、外部で絶縁
層を通じた半導体内部の電気場の調節を容易にするため
に酸化膜絶縁層上のチャネル領域21や漂流領域22である
活性層の厚みをかえって薄くする必要がある。ところ
が、このように活性層の厚みを薄くすると、降伏電圧は
改善されるが、漂流領域22の厚みが薄いために、素子の
内部抵抗が増加し、回路構成の視点からも動作抵抗ＲON
が増大し、出力の最低電圧が上昇し動作特性が劣化する
という問題がある。
【００５０】しかしながら、本実施の形態の素子では、
上記のような理由、即ち、垂直のトレンチゲ−ト45によ
ってゲ−ト44下のピンチオフ領域42の電気場が支配され
るため、素子内部の電圧降伏の現象が生じない。
上記のような理由、即ち、垂直のトレンチゲ−ト45によ
ってゲ−ト44下のピンチオフ領域42の電気場が支配され
るため、素子内部の電圧降伏の現象が生じない。
【００５１】しかも、本実施の形態の素子の場合には、
従来の素子に比べてチャネル領域21が無いので、素子の
ド−ピング構造と動作メカニズムが簡単である。これ
は、素子の製造過程においてマスクが節約できて、工程
単価の上昇を抑制するのに役立つ。
従来の素子に比べてチャネル領域21が無いので、素子の
ド−ピング構造と動作メカニズムが簡単である。これ
は、素子の製造過程においてマスクが節約できて、工程
単価の上昇を抑制するのに役立つ。
【００５２】その代わりに、本実施の形態の素子は、素
子の動作電圧を正確に合わせるため垂直トレンチゲート
45の間隔とトレンチゲート酸化膜46の厚み及びこの領域
のド−ピング濃度を細密に調節する必要がある。
子の動作電圧を正確に合わせるため垂直トレンチゲート
45の間隔とトレンチゲート酸化膜46の厚み及びこの領域
のド−ピング濃度を細密に調節する必要がある。
【００５３】図４において表面電流漏れ75は、漂流領域
43で水平ゲート４４および垂直トレンチゲ−ト４５によ
り同時に空乏領域が制御される領域であるソ−ス41と漂
流領域43の上層表面を沿って起こる電流漏れであり、漂
流領域43の表面の高いド−ピング濃度によって生じやす
い。しかしながら、図４の本実施の形態の素子では、周
囲の酸化膜境界電位、即ち、水平ゲ−ト拡張領域66の電
位によって、この部分に空乏層が形成されることによっ
て、電気場が分散されるため、表面電流漏れ75を防ぐこ
とができる。
43で水平ゲート４４および垂直トレンチゲ−ト４５によ
り同時に空乏領域が制御される領域であるソ−ス41と漂
流領域43の上層表面を沿って起こる電流漏れであり、漂
流領域43の表面の高いド−ピング濃度によって生じやす
い。しかしながら、図４の本実施の形態の素子では、周
囲の酸化膜境界電位、即ち、水平ゲ−ト拡張領域66の電
位によって、この部分に空乏層が形成されることによっ
て、電気場が分散されるため、表面電流漏れ75を防ぐこ
とができる。
【００５４】この水平ゲ−ト拡張領域66のように水平ゲ
−ト拡張法によって表面電圧降伏の改善させる構成は、
素子の使用条件や素子の種類に合わせて、水平ゲート拡
張領域66の形状を少しずつ異ならせ、最適化することが
できる。
−ト拡張法によって表面電圧降伏の改善させる構成は、
素子の使用条件や素子の種類に合わせて、水平ゲート拡
張領域66の形状を少しずつ異ならせ、最適化することが
できる。
【００５５】上述してきたように、本発明は、図３の垂
直トレンチゲ−ト45を追加することによって、活性層が
5μm以上に厚くした場合にも、内部のゲ−ト下のピンチ
オフ領域42において電気場が垂直トレンチゲ−ト45によ
って制御され、ドレインの高電圧に対しても電流漏れと
電圧降伏が生じない。また、従来と異なりチャネル領域
が無いので、ソ−ス41とチャネル領域、そして、漂流領
域43との間のバイポ−ラ動作による電流漏れを防止する
ことができる。
直トレンチゲ−ト45を追加することによって、活性層が
5μm以上に厚くした場合にも、内部のゲ−ト下のピンチ
オフ領域42において電気場が垂直トレンチゲ−ト45によ
って制御され、ドレインの高電圧に対しても電流漏れと
電圧降伏が生じない。また、従来と異なりチャネル領域
が無いので、ソ−ス41とチャネル領域、そして、漂流領
域43との間のバイポ−ラ動作による電流漏れを防止する
ことができる。
【００５６】
【発明の効果】本発明は、従来のＳＯＩ型のＬＤＭＯＳ
素子において、チャネル領域を無くしたソ−ス、漂流領
域、ドレインを水平に配置し、しかも、ソ−スと隣接し
た漂流領域に、垂直トレンチゲートと水平ゲートからな
る橋型のゲ−トを形成する。この橋型のゲ−ト構造によ
って、活性層が厚くても垂直トレンチゲ−トによって内
部の漂流領域での電気場が制御されるので、高電圧に耐
えながらも内部抵抗が小さい素子を提供することができ
る。
素子において、チャネル領域を無くしたソ−ス、漂流領
域、ドレインを水平に配置し、しかも、ソ−スと隣接し
た漂流領域に、垂直トレンチゲートと水平ゲートからな
る橋型のゲ−トを形成する。この橋型のゲ−ト構造によ
って、活性層が厚くても垂直トレンチゲ−トによって内
部の漂流領域での電気場が制御されるので、高電圧に耐
えながらも内部抵抗が小さい素子を提供することができ
る。
【００５７】また、チャネル領域が無いので、構造が簡
単であり、ソ−ス−チャネル領域−漂流領域の間の水平
ＮＰＮバイポ−ラ動作が防止され、素子の動作信頼性が
改善され、工程単価の上昇を抑制することができる。
単であり、ソ−ス−チャネル領域−漂流領域の間の水平
ＮＰＮバイポ−ラ動作が防止され、素子の動作信頼性が
改善され、工程単価の上昇を抑制することができる。
【図1】 従来の高圧素子の平面構造を示す説明図。
【図2】 図１のＸ−Ｘ’断面図。
【図3】 本発明の一実施の形態の高圧素子の上面図。
【図4】 図３のＡ−Ａ’断面図。
【図5】 図３のＢ−Ｂ’断面図。
【図6】 図３の高圧素子の製造工程において、基板64上
に酸化膜絶縁層63を成長した後の構造を示す断面図。
に酸化膜絶縁層63を成長した後の構造を示す断面図。
【図7】 図３の高圧素子の製造工程において、半導体基
板301の接着及び熱処理した後の構造を示す断面図。
板301の接着及び熱処理した後の構造を示す断面図。
【図8】 図３の高圧素子の製造工程において、半導体基
板301の研磨した後の構造を示す断面図。
板301の研磨した後の構造を示す断面図。
【図9】 図３の高圧素子の製造工程において、フィ−ル
ド領域89及び活性領域（漂流領域43とソ−ス41）の深い
ド−ピング層を形成した後の構造を示す断面図。
ド領域89及び活性領域（漂流領域43とソ−ス41）の深い
ド−ピング層を形成した後の構造を示す断面図。
【図10】 図３の高圧素子の製造工程において、エッチ
ングでトレンチ101、102を形成した後の構造を示す断面
図。
ングでトレンチ101、102を形成した後の構造を示す断面
図。
【図11】 図３の高圧素子の製造工程において、トレン
チ101、102内に素子間隔離用のトレンチ酸化膜48を堆積
した後の構造を示す断面図。
チ101、102内に素子間隔離用のトレンチ酸化膜48を堆積
した後の構造を示す断面図。
【図12】 図３の高圧素子の製造工程において、垂直ト
レンチゲ−トを形成するために、トレンチ102内の厚い
酸化膜48をエッチングして、薄い垂直ゲ−ト酸化膜46を
再び成長させた後の構造を示す断面図。
レンチゲ−トを形成するために、トレンチ102内の厚い
酸化膜48をエッチングして、薄い垂直ゲ−ト酸化膜46を
再び成長させた後の構造を示す断面図。
【図13】 図３の高圧素子の製造工程において、トレン
チ101,102内にポリシリコンを充填し、表面を研磨して
平坦化させた後の構造を示す断面図。
チ101,102内にポリシリコンを充填し、表面を研磨して
平坦化させた後の構造を示す断面図。
【図14】 図３の高圧素子の製造工程において、水平ゲ
−ト酸化膜の成長、および、ポリシリコンの水平ゲ−ト
の形成後の構成を示す断面図。
−ト酸化膜の成長、および、ポリシリコンの水平ゲ−ト
の形成後の構成を示す断面図。
【図15】 図３の高圧素子の製造工程において、ドレイ
ン52の形成後の構造を示す断面図。
ン52の形成後の構造を示す断面図。
【図16】 図３の高圧素子の製造工程において、ソ−ス
金属端子49、ゲ−ト金属端子50及びドレイン金属端子51
を形成し、高圧素子を完成させた後の構造を示す断面
図。
金属端子49、ゲ−ト金属端子50及びドレイン金属端子51
を形成し、高圧素子を完成させた後の構造を示す断面
図。
21 …チャネル領域、 22 …漂流領域、23 …酸化膜の絶
縁層、24 …シリコン基板、25 …水平ゲ−ト、26 …垂
直隔離トレンチ、27 …垂直隔離トレンチ酸化膜、29 …
ソ−ス、30 …ソ−ス金属端子、31 …ゲ−ト金属端子、
32 …ドレイン金属端子、33 …ドレイン、34 …漂流領
域とソ−スとの間で電流短絡が起こる経路、35 …漂流
領域とチャネル領域との間の接合で電圧降伏が起こる経
路、36 …トランジスタの定常電流が流れるチャネル領
域表面で接合電圧降伏が起こる経路、37…チャネル領域
外部連結層、41 …ソ−ス、 42 …ピンチオフ領域、43
…漂流領域、 44 …水平ゲ−ト、45 …垂直トレンチゲ
−ト、46 …垂直トレンチゲ−ト酸化膜、47 …垂直隔離
トレンチ充填部、48 …トレンチ酸化膜、49 …ソ−ス端
子、50 …ゲ−ト端子、51…ドレイン端子、52 …ドレイ
ン、63 …酸化膜絶縁層、64 …シリコン基板、65 …絶
縁酸化膜、66 …水平ゲ−ト拡張領域、75 …漂流領域の
表面で電流漏れが起こる経路、89 …フィ−ルド領域。
縁層、24 …シリコン基板、25 …水平ゲ−ト、26 …垂
直隔離トレンチ、27 …垂直隔離トレンチ酸化膜、29 …
ソ−ス、30 …ソ−ス金属端子、31 …ゲ−ト金属端子、
32 …ドレイン金属端子、33 …ドレイン、34 …漂流領
域とソ−スとの間で電流短絡が起こる経路、35 …漂流
領域とチャネル領域との間の接合で電圧降伏が起こる経
路、36 …トランジスタの定常電流が流れるチャネル領
域表面で接合電圧降伏が起こる経路、37…チャネル領域
外部連結層、41 …ソ−ス、 42 …ピンチオフ領域、43
…漂流領域、 44 …水平ゲ−ト、45 …垂直トレンチゲ
−ト、46 …垂直トレンチゲ−ト酸化膜、47 …垂直隔離
トレンチ充填部、48 …トレンチ酸化膜、49 …ソ−ス端
子、50 …ゲ−ト端子、51…ドレイン端子、52 …ドレイ
ン、63 …酸化膜絶縁層、64 …シリコン基板、65 …絶
縁酸化膜、66 …水平ゲ−ト拡張領域、75 …漂流領域の
表面で電流漏れが起こる経路、89 …フィ−ルド領域。
Claims (5)
- 【請求項１】ＳＯＩ(Silicon On Insulator)構造を有す
る基板上に活性領域を定義する垂直隔離トレンチと、前
記垂直隔離トレンチの内側に形成される垂直隔離トレン
チ酸化膜と、前記活性領域に水平に形成されたソ−ス、
漂流領域及びドレインと、前記ソ−スと漂流領域の境界
部の上側に形成される水平ゲ−トとを含み、 前記水平ゲ−トの下側基板内に所定間隔で離隔形成さ
れ、酸化膜によって基板と絶縁され、所定の面積で形成
される複数の垂直トレンチゲ−トを備えることを特徴と
する絶縁ゲ−トピンチオフ型構造の高圧素子。 - 【請求項２】前記垂直トレンチゲ−トの間にはピンチオ
フ領域が形成されることを特徴とする請求項１に記載の
絶縁ゲ−トピンチオフ型構造の高圧素子。 - 【請求項３】前記水平ゲ−トは、ドレイン側に伸びる水
平ゲ−ト拡張領域を有することを特徴とする請求項１に
記載の絶縁ゲ−トピンチオフ型構造の高圧素子。 - 【請求項４】前記水平ゲ−トと垂直トレンチゲ−トとは
互いに電気的に接続され橋の形状を有することを特徴と
する請求項１に記載の絶縁ゲ−ト型構造の高圧素子。 - 【請求項５】前記垂直トレンチゲ−トは、ポリシリコン
から形成されることを特徴とする請求項１に記載の絶縁
ゲ−トピンチオフ型構造の高圧素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067576A KR100211964B1 (ko) | 1996-12-18 | 1996-12-18 | 절연 게이트 조임형 구조의 고압 소자 |
| KR96-67576 | 1996-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190002A true JPH10190002A (ja) | 1998-07-21 |
Family
ID=19488939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332669A Pending JPH10190002A (ja) | 1996-12-18 | 1997-12-03 | 絶縁ゲ−トピンチオフ型構造の高圧素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10190002A (ja) |
| KR (1) | KR100211964B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017503A (ja) * | 2001-06-29 | 2003-01-17 | Denso Corp | 半導体装置の製造方法および半導体装置 |
| JP2006339321A (ja) * | 2005-06-01 | 2006-12-14 | Hitachi Ltd | 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置 |
| JP2007158139A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| DE10301939B4 (de) * | 2003-01-20 | 2018-02-01 | Infineon Technologies Ag | Feldeffekttransistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712078B1 (ko) * | 2005-12-08 | 2007-05-02 | 한국전자통신연구원 | ４방향 게이트에 의해 조절되는 수평형 접합전계효과트랜지스터 |
-
1996
- 1996-12-18 KR KR1019960067576A patent/KR100211964B1/ko not_active IP Right Cessation
-
1997
- 1997-12-03 JP JP9332669A patent/JPH10190002A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE10301939B4 (de) * | 2003-01-20 | 2018-02-01 | Infineon Technologies Ag | Feldeffekttransistor |
| JP2006339321A (ja) * | 2005-06-01 | 2006-12-14 | Hitachi Ltd | 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置 |
| JP2007158139A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100211964B1 (ko) | 1999-08-02 |
| KR19980048922A (ko) | 1998-09-15 |
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