KR100712078B1 - ４방향 게이트에 의해 조절되는 수평형 접합전계효과트랜지스터 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims description 73
- 239000012535 impurity Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 230000008859 change Effects 0.000 abstract description 10
- 239000000969 carrier Substances 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 34
- 108091006146 Channels Proteins 0.000 description 31
- 238000000034 method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
본 발명은 4방향 게이트에 의해 수직방향과 수평방향으로 동시에 공핍영역이 조절되는 수평형 접합전계효과 트랜지스터에 관한 것이다. 본 발명에 따른 수평형 접합전계효과 트랜지스터는 수직방향으로의 공핍을 제어하는 상부 및 하부 게이트와, 수평방향으로의 공핍을 제어하는 측면 게이트를 포함하며, 4방향의 게이트와 직교하는 수평방향으로 전도성 캐리어들이 흐르도록 설계된다. 여기서 측면 게이트는 주된 게이트 역할을 하고, 상부 및 하부 게이트는 보조 게이트 역할을 한다. 본 발명에 의하면, 측면 게이트에서 공정 변화에 따른 채널의 폭 및 캐리어 농도 변화가 심하지 않기 때문에 문턱전압 및 흐르는 전류의 균일도가 우수하며, 온-오프 스위치 특성이 우수한 수평형 접합전계효과 트랜지스터 소자를 구현할 수 있다.
JFET(Junction FET), 수평형(Lateral), 공핍, 수평, 측면, 4방향, 게이트
Description
도 1a는 기존의 JFET(Junction Field Effect Transistor)의 단면도.
도 2a는 도 1의 JFET의 A-A선 단면에 대한 게이트 및 채널 영역의 도핑 프로파일을 나타내는 도면.
도 2b는 기존의 JFET에 대한 게이트 확산 깊이의 10% 변화에 따른 채널의 전기전도도의 TCAD 시뮬레이션 결과는 나타내는 도면.
도 3은 본 발명의 제1 실시예에 따른 JFET의 단면 구조를 나타낸 도면.
도 4는 도 3의 JFET의 B-B선에 의한 횡단면도.
도 5는 본 발명의 제2 실시예에 따른 JFET의 단면 구조를 나타낸 도면.
도 6은 도 5의 JFET의 C-C선에 의한 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : JFET
11 : 기판
12 : 반도체층
13 : 상부 게이트
14 : 소스
15 : 드레인
16, 16a, 17, 17a : 측면 게이트
18, 19 : 트랜치
본 발명은 4방향의 게이트에 의해 수직방향과 수평방향으로 공핍영역을 조절할 수 있는 수평형 접합전계효과 트랜지스터에 관한 것이다.
최근 금속산화물반도체 트랜지스터(MOS Transistor)의 기술 발전이 두드러져, 대부분의 반도체 IC 시장을 점유하고 있다. 하지만, 전력소자 등 일부 금속산화물반도체 트랜지스터로 구현하기 어려운 분야에 있어서는 VDMOS(Vertical Diffused MOS), LDMOS(Lateral Diffused MOS) 뿐만 아니라, BJT(Bipolar Junction Transistor), JFET(Junction Field Effect Transistor)등이 여전히 사용되고 있다.
그 가운데, JFET는 전력소자로서 활용도가 클 뿐만 아니라, 방사능 내성(Radiation Hardness) 특성이 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)보다 우수하고 제조공정이 간단하기 때문에, 최근 들어 많은 연구가 진행되고 있는 실리콘 방사능 검출기(Radiation Detector) 등에서 전치 증폭기(Preamplifier) 등의 리드-아웃(Read-out) IC(Integrated Circuit)를 동시에 구현하는 모놀로식 실리콘 검출기(Monolithic Silicon Detector)에 많이 사용되고 있다. 또한 JFET의 경우 MOSFET보다 노이즈(Noise) 특성이 우수하기 때문에 저잡음이 요구되는 RF(Radio Frequency) 소자 등에도 여전히 많이 사용되고 있다.
접합전계효과 트랜지스터(JFET)는 캐리어가 통과하는 채널영역의 적어도 어느 한 부분에 pn 접합을 가지며, 게이트 전극으로부터 역바이어스 전압을 인가함으로써, pn 접합으로부터의 공핍층을 채널영역으로 확대하여 채널영역의 컨덕턴스(conductance)를 제어하고 스위칭 등의 동작을 행한다. 특히 수평형(Lateral) JFET에서는 채널영역에 있어서 캐리어가 소자 표면에 평행으로 이동한다.
도 1은 기존의 JFET의 단면 구조를 나타내는 도면이다. 도 1에 도시한 바와 같이, 종래의 수평형 JFET는 p형 반도체 기판(1)과, 기판(1) 상에 형성되며 채널 영역으로 사용될 n형 확산 영역(2), n형 채널영역(2) 상에 형성되며 상부 게이트(G)로 사용될 p+ 확산 영역(3), 그리고 n형 채널영역(2) 상에 형성되며 소스(S) 및 드레인(D)으로 사용될 n+ 확산 영역(4, 5)으로 구성된다. 여기서, n형 채널 영역(2)의 확산 깊이 및 p+ 게이트(G)의 확산 깊이는 JFET의 채널 폭을 결정하는 가장 중요한 요소가 된다. 도 1에서 기판(1) 하부에는 백-게이트(Back-Gate)(B)가 형성된다.
도 2a는 도 1의 JFET의 A-A선에 의한 횡단면에서 얻은 게이트 및 채널 영역의 도핑 프로파일(Doping Profile)을 나타내는 도면이다. 도 2a에 도시한 바와 같이, TCAD(Technology CAD) 시뮬레이션을 통해 얻은 도핑 프로파일을 보면, n형 채널 영역의 불순물(Dopant) 농도가 상부 게이트로부터 멀어질수록 급격히 감소하는 것을 알 수 있다. 그것은 p+ 게이트의 확산 깊이의 작은 변화에도 공핍영역(Depletion Region) 폭의 변화가 크다는 것을 나타낸다. 따라서, 종래 기술의 JFET 에서는 문턱전압의 변화(Variation)가 크고, 게다가 온(On) 상태에서 채널영역의 캐리어 농도 변화가 심하여 온 전류(On-current)의 변화가 심해지는 단점이 있다.
도 2b는 도 1의 JFET에 대한 게이트 확산 깊이의 10% 변화에 따른 채널의 전기전도도의 TCAD 시뮬레이션 결과는 나타내는 도면이다. 도 2b를 참조하면, 기존의 JFET는 p+ 게이트의 확산 깊이가 10% 변화한 경우의 급격한 컨덕턴스 변화를 갖는다. 즉, 10%의 게이트 확산 깊이 변화가 곡선 A로부터 곡선 B로의 변화와 같이 온-전류를 40% 이상 변화시킬 수 있음을 볼 수 있다. 이처럼, 종래 기술의 JFET에서는 상기 문제점을 극복하기 위하여 n형 채널 영역의 확산 깊이 및 p+ 게이트의 확산 깊이를 매우 정밀하게 제어하여야 하는 어려움이 있다. 또한 그러한 어려움은 우수한 특성의 JFET 구현에 있어서 공정의 허용 마진(margin)에 대한 걸림돌이 된다.
본 발명의 목적은 공정 변화에 민감하지 않아 문턱전압 및 온-전류의 균일도가 우수한 수평형 접합전계효과 트랜지스터를 제공하는 데 있다.
본 발명의 또 다른 목적은 4방향 게이트에 의해 공핍영역을 조절함으로써 더욱 우수한 온-오프 스위치 특성을 나타내는 수평형 접합전계효과 트랜지스터를 제공하는 데 있다.
상술한 목적을 달성하기 위하여 본 발명의 바람직한 측면에 의하면, 제1 도전형 반도체 기판; 기판 상에 위치하며, 채널 형성을 위한 제2 도전형 불순물을 포함한 반도체층; 반도체층 내에 소정 간격을 두고 서로 떨어져서 위치하며, 반도체 층의 불순물 농도보다 높은 불순물 농도의 제2 도전형 불순물을 포함한 소스/드레인 영역; 반도체층 내의 소스/드레인 영역 사이에 위치하며, 반도체층보다 높은 불순물 농도의 제1 도전형 불순물을 포함하고, 채널의 수평 방향의 공핍을 조절하는 측면 게이트; 그리고 반도체층 상부에 위치하며, 반도체층보다 높은 불순물 농도의 제1 도전형 불순물을 포함하고, 채널의 수직 방향의 공핍을 조절하는 상부 게이트를 포함하는 수평형 접합전계효과 트랜지스터가 제공된다.
본 발명의 또 다른 측면에 의하면, 제1 도전형 반도체 기판; 기판 상에 위치하며, 채널 형성을 위한 제2 도전형 불순물을 포함한 반도체층; 반도체층 내에 소정 간격을 두고 서로 떨어져서 위치하며, 반도체층의 불순물 농도보다도 높은 불순물 농도의 제2 도전형 불순물을 포함한 소스/드레인 영역; 반도체층 내의 소스/드레인 영역 사이에 위치하는 트랜치; 트랜치의 측면에 위치하며, 반도체층보다 높은 불순물 농도의 제1 도전형 불순물을 포함하고, 채널의 수평 방향의 공핍을 조절하는 측면 게이트; 그리고 반도체층 상부에 위치하며, 반도체층보다 높은 불순물 농도의 제1 도전형 불순물을 포함하고, 채널의 수직 방향의 공핍을 조절하는 상부 게이트를 포함하는 수평형 접합전계효과 트랜지스터가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다. 그리고 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 아울러, 도면에서 각 층의 두께나 크기는 설 명의 편의 및 명확성을 위하여 과장되었다. 또한, 이하의 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 3은 본 발명의 제1 실시예에 따른 n-채널 JFET의 단면 구조를 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 n-채널 JFET는 4방향 게이트에 의해 수직 및 수평 방향으로 공핍영역을 조절하기 위하여 p형 반도체 기판(11)과 이 기판(11) 상에 형성되며 그 일부가 채널 영역이 되는 n형 확산 영역(12)(이하, 반도체층이라고도 함), 소스/드레인 영역(14, 15), 및 수평방향의 공핍을 조절할 p+ 게이트 확산영역(16, 17)(이하, 측면 게이트라고도 칭한다)을 포함한다.
구체적으로 설명하면, 기판(11)은 제1 도전형 불순물을 포함한 제1 도전형 반도체 기판을 포함한다. 반도체 기판으로는 실리콘 반도체 기판으로 구현될 수 있다. 반도체층(12)은 기판(11) 상에 형성되며, 채널 형성을 위한 제2 도전성 불순물을 포함한다. 여기서, 제1 도전형 불순물과 제2 도전형 불순물은 서로 다른 p형 또는 n형 불순물을 포함한다. 본 실시예에서는 p형 반도체 기판 상에 n형 채널 영역이 형성되어 있다.
반도체층(12) 상에는 소스/드레인 영역층이 형성된다. 소스/드레인 영영층은 반도체층(12) 내에 소정 간격을 두고 서로 떨어져서 형성되는 n+형 소스 확산영역(14)과 n+형 드레인 확산영역(15)을 포함하며, 소스/드레인 확산영역(14, 15)은 반도체층(12)의 불순물 농도보다 높은 불순물 농도의 제2 도전형 불순물을 포함한다.
또한, 반도체층(12) 상에는 측면 게이트층이 형성된다. 측면 게이트층은 반도체층(12) 내의 소스/드레인 영역(14, 15) 사이에 형성되는 제1 p형 측면 게이트 확산영역(16)과 제2 p형 측면 게이트 확산영역(17)을 포함하며, 제1 및 제2 p형 측면 게이트 확산영역(16, 17)은 반도체층(12)의 불순물 농도보다 높은 불순물 농도의 제1 도전형 불순물을 포함하고 소자의 오프 상태시 채널의 수평 방향의 공핍영역을 조절하도록 작용한다.
측면 게이트(16, 17)의 깊이는 수직방향 즉, 반도체 기판(11)의 표면 또는 상부면(11b)으로부터 하부면(11a)으로 향하는 방향으로 n형 채널 영역(12)보다 더 깊게 형성될 수도 있고, 덜 깊게 형성될 수도 있다. 다만, 본 실시예에 따른 JFET의 오프 상태에서 측면 게이트(16, 17) 아래의 채널을 수직방향으로 원하는 정도로 공핍한다면 측면 게이트(16. 17)의 깊이를 임의로 조절하는 것이 가능하다.
또한, 반도체층(12) 상에는 측면 게이트(16, 17)에 더하여 수직 방향의 공핍을 조절할 p+ 게이트 확산영역(13)(이하, 상부 게이트라고도 칭한다)이 형성된다. 상부 게이트(13)는 반도체층(12)의 불순물 농도보다 높은 불순물 농도의 제1 도전형 불순물을 포함하며, 소자의 오프 상태시 채널의 수직 방향의 공핍영역을 조절하도록 작용한다. 전술한 p+ 게이트 확산영역(13)은 이온 주입 후 가능한 최소한의 열 공정만을 허용하여 접합 깊이의 변동이 생기지 않게 한다.
상기 상부 게이트(13)의 폭(Wc)은 요구되는 소자 특성과 구조에 따라 측면 게이트(16, 17)의 폭(Wg)보다 작거나 같거나 혹은 클 수 있다. 예를 들어, 상부 게이트의 폭(Wc)이 측면 게이트의 폭(Wg)보다 작은 경우 채널이 접합영역 밖으로 노 출되는 영역이 많아져 노이즈가 약간 커질 수 있고, 반대의 경우 디자인 사이즈가 조금 커지는 것을 고려한다면 상부 게이트의 폭(Wc)과 측면 게이트의 폭(Wg)을 임의로 조절하는 것이 가능하다.
전술한 수평형 접합전계효과 트랜지스터에서는 상부 게이트(13)는 보조 게이트 역할을, 측면 게이트(16, 17)는 주된 게이트의 역할을 담당하며 주로 수평방향으로의 공핍에 의해 오프 상태를 조절한다. 아울러, 상부 게이트는 보조 게이트 역할 외에도 채널을 실리콘 표면으로부터 떨어지게 하여 노이즈의 원인을 제거할 수 있도록 작용한다.
한편, 전술한 수평형 접합전계효과 트랜지스터는 기존의 반도체 공정에 의해 제작될 수 있다. 다만, 제작 공정에 있어서, 소스/드레인 역할을 하는 n+ 확산 영역(14, 15)은 상부 게이트(13)보다 먼저 형성될 수 있다.
도 4는 도 3의 JFET의 B-B선에 의한 횡단면도이다.
도 4를 참조하면, 본 실시예에 따른 JFET에는 p형 반도체 기판(11)에 의한 하부 게이트 또는 백-게이트가 존재하고, p+ 게이트 확산영역에 의한 좌,우측의 측면 게이트(16, 17)가 존재하며, p+ 게이트 확산영역(13)에 의한 상부 게이트(13)가 존재한다.
여기서 채널 영역(12)의 도핑(Doping) 농도는 표면쪽에서 높고 아래로 내려올수록 낮아지며, 측면 게이트(16, 17) 사이에 형성되는 채널 영역 즉 채널의 폭은 표면쪽에서 좁고 아래로 내려올수록 넓다. 이러한 구조는 JFET의 온-오프(on-off)를 용이하게 조절할 수 있도록 한다. 전술한 구조를 구현하기 위해서는 측면 게이 트(16, 17)의 형상이 위쪽에서 넓고 아래로 내려올수록 좁아지는 형태가 바람직하며, 이러한 형태는 일반적인 이온주입 및 확산 공정으로 쉽게 얻을 수 있다.
도 5는 본 발명의 제2 실시예에 따른 JFET의 단면 구조를 나타낸 도면이다.
도 5를 참조하면, 본 실시예에 따른 JFET는 앞서 설명한 제 1 실시예의 JFET의 경우와 달리, 측면 게이트를 이온주입 또는 선증착(pre-deposition)과 드라이브-인(drive-in)으로 형성하지 않고, 측면 게이트(16a, 17a)를 기판(11) 상에 앞서 형성된 구조의 특정 부분을 식각한 후 제 1 실시예보다 상대적으로 얕은 깊이의 측면 게이트 확산 영역(16a, 17a)(이하, 측면 게이트라고도 함)을 형성한 것을 특징으로 한다.
본 실시예에 따른 JFET의 순차적인 제작 공정을 살펴보면 다음과 같다. p형 반도체 기판(11) 상에 형성되며 그 일부가 채널 영역이 되는 n형 확산 영역(12a)을 형성한 후, 측면 게이트 형성을 위하여 상기 구조를 습식식각(wet etch) 또는 건식식각(dry etch)하여 트랜치(18, 19)를 형성한다. 다음, 트랜치(Trench) 식각에 의해 드러난 기판 표면에 측면 게이트 확산 영역(16a, 17a)을 형성하기 위하여 선증착(pre-deposition) 또는 틸트(tilt) 이온주입을 진행하고, 주입된 불순물을 액티베이션(activation) 시킨다. 후속 공정의 편의를 위하여 트랜치(18, 19) 영역을 절연막이나, 게이트 확산 영역(16a, 17a)의 불순물과 동일한 타입(type)의 전도성 물질, 예를 들어, n-채널 실리콘 JFET의 경우 p형 폴리실리콘(polysilicon) 등을 증착한 후 에치백(etch-back)이나 CMP(Chemical Mechanical Polishing) 공정으로 평탄화공정을 진행할 수 있다. 그 후, 수직 방향의 공핍을 조절할 p+ 게이트 확산영 역(13a)(이하, 상부 게이트라고도 함)과 소스/드레인 역할을 할 n+ 확산 영역(14, 15)을 추가로 형성하며, 이들의 공정 과정은 제1 실시예와 동일하다.
도 6은 도 5의 JFET의 C-C선에 의한 횡단면도이다.
도 6을 참조하면, 본 실시예에 따른 JFET에는 p형 기판(11)에 의한 하부 게이트(13b)가 존재하고, 절연막 또는 전도성 물질(18a, 19a)로 채워진 트랜치 영역과 p+ 게이트 확산영역에 의한 좌,우측의 측면 게이트(16a, 17a)가 존재하며, p+ 게이트 확산영역에 의한 상부 게이트(13a)가 존재한다. 제1 실시예에서와 유사하게 채널 영역(12a)의 도핑 농도는 표면쪽에서 높고 아래로 내려갈수록 낮아지며, 측면 게이트(16a, 17a) 사이에 형성되는 채널 영역 즉 채널의 폭은 표면쪽에서 좁고 아래로 내려올수록 넓다. 이러한 구조는 JFET의 온-오프를 용이하게 조절할 수 있도록 한다. 상기 구조를 구현하기 위해서는 측면 게이트(16a, 17a)가 형성될 부분의 트랜치의 형상이 위쪽에서 넓고 아래로 내려올수록 좁아지는 형태가 바람직하다. 따라서, 본 실시예에서 트랜치 식각 프로파일(profile)은 대략 40도 ~ 80도의 기울기를 가지는 것이 바람직하며, 이러한 기울기는 습식식각 공정이나 건식식각 공정에서 일반적으로 얻어질 수 있다.
한편, 이상의 실시 예는 n-채널 JFET와 실리콘 반도체를 예로 들어 설명하였으나, 실리콘이 아닌 모든 반도체 JFET에도 동일하게 적용될 수 있으며, 또한 불순물(dopant) 유형을 반대로 적용할 경우 p-채널 JFET에도 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 공정 변화에 민감하지 않아 문턱전압 및 온-전류의 균일도가 우수한 수평형 접합전계효과 트랜지스터를 제공할 수 있다. 아울러, 4방향 게이트에 의해 공핍영역을 조절함으로써 더욱 우수한 온-오프 스위치 특성을 나타내는 수평형 접합전계효과 트랜지스터를 제공할 수 있다.
Claims (15)
- 제1 도전형 반도체 기판;상기 기판 상에 위치하며, 채널 형성을 위한 제2 도전형 불순물을 포함한 반도체층;상기 반도체층 상에 소정 간격을 두고 서로 떨어져서 위치하며, 상기 반도체층의 불순물 농도보다 높은 불순물 농도의 상기 제2 도전형 불순물을 포함한 소스/드레인 영역;상기 반도체층 내의 상기 소스/드레인 영역 사이에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수평 방향의 공핍을 조절하는 측면 게이트; 및상기 반도체층 상부에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수직 방향의 공핍을 조절하는 상부 게이트를 포함하는 수평형 접합전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측면 게이트의 하부면은 상기 반도체 기판까지 연장되는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측면 게이트의 하부면은 상기 반도체 기판의 상부에 위치하며, 오프상태에서 상기 측면 게이트 하부의 상기 채널을 공핍시키는 것을 특 징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측면 게이트의 폭은 상기 상부 게이트의 폭보다 작은 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측면 게이트의 폭은 상기 상부 게이트의 폭과 같거나 큰 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널의 폭은 상기 반도체층 표면으로부터 상기 반도체 기판 측으로 갈수록 넓어지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 6 항에 있어서, 상기 측면 게이트의 폭은 상기 반도체층 표면으로부터 상기 반도체 기판 측으로 갈수록 좁아지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제1 도전형 반도체 기판;상기 기판 상에 위치하며, 채널 형성을 위한 제2 도전형 불순물을 포함한 반도체층;상기 반도체층 내에 소정 간격을 두고 서로 떨어져서 위치하며, 상기 반도체 층의 불순물 농도보다도 높은 불순물 농도의 상기 제2 도전형 불순물을 포함한 소스/드레인 영역;상기 반도체층 내의 상기 소스/드레인 영역 사이에 위치하는 트랜치;상기 트랜치의 측면에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수평 방향의 공핍을 조절하는 측면 게이트; 및상기 반도체층 상부에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수직 방향의 공핍을 조절하는 상부 게이트를 포함하는 수평형 접합전계효과 트랜지스터.
- 제 8 항에 있어서, 상기 트랜치 하부면은 상기 기판까지 연장되는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 8 항에 있어서, 상기 트랜치 하부면은 상기 기판 상부에 위치하며, 오프상태에서 상기 측면 게이트 하부의 상기 채널을 공핍시키는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 8 항에 있어서, 상기 트랜치의 폭은 상기 상부 게이트의 폭보다 작은 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 8 항에 있어서, 상기 트랜치의 폭은 상기 상부 게이트의 폭과 같거나 큰 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 8 항에 있어서, 상기 채널의 폭은 반도체 표면으로부터 상기 반도체 기판 측으로 갈수록 넓어지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 13 항에 있어서, 상기 트랜치의 폭은 상기 반도체 표면으로부터 상기 반도체 기판 측으로 갈수록 좁아지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
- 제 8 항에 있어서, 상기 트랜치는 절연막 또는 전도성 물질로 채워지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050119222A KR100712078B1 (ko) | 2005-12-08 | 2005-12-08 | ４방향 게이트에 의해 조절되는 수평형 접합전계효과트랜지스터 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020050119222A KR100712078B1 (ko) | 2005-12-08 | 2005-12-08 | ４방향 게이트에 의해 조절되는 수평형 접합전계효과트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100712078B1 true KR100712078B1 (ko) | 2007-05-02 |
Family
ID=38269182
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050119222A KR100712078B1 (ko) | 2005-12-08 | 2005-12-08 | ４방향 게이트에 의해 조절되는 수평형 접합전계효과트랜지스터 |
Country Status (1)
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| KR (1) | KR100712078B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19980048922A (ko) * | 1996-12-18 | 1998-09-15 | 양승택 | 절연 게이트 조임형 구조의 고압 소자 |
| KR19990050418A (ko) * | 1997-12-17 | 1999-07-05 | 정선종 | 이중 필드판 구조를 갖는 전력소자 |
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