JP2003017503A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】工程コストを下げることができるようにする。
【解決手段】ＳＯＩ層３における素子分離用トレンチの
側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3以
上にするとともにトレンチゲート型ＭＯＳトランジスタ
でのゲートトレンチの側面の形成予定領域の不純物濃度
を１×１０18ｃｍ -3未満にする。その後に、ＳＯＩ層３
をエッチングして素子分離用トレンチ４２とトレンチゲ
ート型ＭＯＳトランジスタのゲートトレンチ４３を同時
に形成する。さらに、素子分離用トレンチ４２の側面に
厚い酸化膜４４を、また、ゲートトレンチ４３の側面に
薄いゲート酸化膜４５を同時に形成する。
側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3以
上にするとともにトレンチゲート型ＭＯＳトランジスタ
でのゲートトレンチの側面の形成予定領域の不純物濃度
を１×１０18ｃｍ -3未満にする。その後に、ＳＯＩ層３
をエッチングして素子分離用トレンチ４２とトレンチゲ
ート型ＭＯＳトランジスタのゲートトレンチ４３を同時
に形成する。さらに、素子分離用トレンチ４２の側面に
厚い酸化膜４４を、また、ゲートトレンチ４３の側面に
薄いゲート酸化膜４５を同時に形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法および半導体装置に関するものである。
方法および半導体装置に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板での半導体層における素子形
成島にトレンチゲート型ＭＯＳトランジスタを形成する
ことが知られている（特開平８−３３０６０１号公報、
特開平８−２０４１９５号公報等）。
成島にトレンチゲート型ＭＯＳトランジスタを形成する
ことが知られている（特開平８−３３０６０１号公報、
特開平８−２０４１９５号公報等）。
【０００３】一般的にウエハ加工においてトレンチエッ
チングは工程負荷が大きくコストダウンを図りたいとい
う要求がある。これに加えて、ドレイン、チャネル、ソ
ースの各領域（不純物拡散領域）に関して、深い拡散層
を基板表面からの拡散で形成していたので、電流を深さ
方向に均一に流しにくいことに対する改善が求められて
いる。
チングは工程負荷が大きくコストダウンを図りたいとい
う要求がある。これに加えて、ドレイン、チャネル、ソ
ースの各領域（不純物拡散領域）に関して、深い拡散層
を基板表面からの拡散で形成していたので、電流を深さ
方向に均一に流しにくいことに対する改善が求められて
いる。
【０００４】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その第１の目的は、工程
コストを下げることができるようにすることにある。第
２の目的は、第１の目的に加えて電流を深さ方向に均一
に流しやすくすることができるようにすることにある。
景の下になされたものであり、その第１の目的は、工程
コストを下げることができるようにすることにある。第
２の目的は、第１の目的に加えて電流を深さ方向に均一
に流しやすくすることができるようにすることにある。
【０００５】
【課題を解決するための手段】請求項１〜６に記載の発
明によれば、これまで素子分離用トレンチとゲートトレ
ンチは厚い酸化膜と薄い酸化膜をそれぞれ形成する必要
がある等の理由から、別々にエッチングして掘っていた
が、本発明により素子分離用トレンチとゲートトレンチ
を同時に形成することができるようになる。ウエハ加工
においてトレンチエッチングは工程負荷が大きく、本発
明により大幅なコストダウンを図ることが可能となる。
明によれば、これまで素子分離用トレンチとゲートトレ
ンチは厚い酸化膜と薄い酸化膜をそれぞれ形成する必要
がある等の理由から、別々にエッチングして掘っていた
が、本発明により素子分離用トレンチとゲートトレンチ
を同時に形成することができるようになる。ウエハ加工
においてトレンチエッチングは工程負荷が大きく、本発
明により大幅なコストダウンを図ることが可能となる。
【０００６】また、請求項４に記載の製造方法により、
請求項１４に記載の半導体装置が得られる。請求項７，
９に記載の発明によれば、これまで素子分離用トレンチ
とゲートトレンチ及びドレイン領域用トレンチは、厚い
酸化膜と薄い酸化膜、及び、酸化膜なしで電極材料膜
（例えば、ポリシリコン膜）をそれぞれ形成する必要が
ある等の理由から、別々にエッチングして掘っていた
が、この発明により素子分離用トレンチとゲートトレン
チ及びドレイン領域用トレンチを同時に形成することが
できるようになる。ウエハ加工においてトレンチエッチ
ングは工程負荷が大きく、本発明により大幅なコストダ
ウンを図ることが可能となる。
請求項１４に記載の半導体装置が得られる。請求項７，
９に記載の発明によれば、これまで素子分離用トレンチ
とゲートトレンチ及びドレイン領域用トレンチは、厚い
酸化膜と薄い酸化膜、及び、酸化膜なしで電極材料膜
（例えば、ポリシリコン膜）をそれぞれ形成する必要が
ある等の理由から、別々にエッチングして掘っていた
が、この発明により素子分離用トレンチとゲートトレン
チ及びドレイン領域用トレンチを同時に形成することが
できるようになる。ウエハ加工においてトレンチエッチ
ングは工程負荷が大きく、本発明により大幅なコストダ
ウンを図ることが可能となる。
【０００７】請求項８，１０に記載の発明によれば、こ
れまで素子分離用トレンチとゲートトレンチとドレイン
領域用トレンチとコレクタ領域用トレンチは、厚い酸化
膜と薄い酸化膜、及び、酸化膜なしで電極材料膜（例え
ば、ポリシリコン膜）をそれぞれ形成する必要がある等
の理由から、別々にエッチングして掘っていたが、この
発明により素子分離用トレンチとゲートトレンチとドレ
イン領域用トレンチとコレクタ領域用トレンチを同時に
形成することができるようになる。ウエハ加工において
トレンチエッチングは工程負荷が大きく、本発明により
大幅なコストダウンを図ることが可能となる。
れまで素子分離用トレンチとゲートトレンチとドレイン
領域用トレンチとコレクタ領域用トレンチは、厚い酸化
膜と薄い酸化膜、及び、酸化膜なしで電極材料膜（例え
ば、ポリシリコン膜）をそれぞれ形成する必要がある等
の理由から、別々にエッチングして掘っていたが、この
発明により素子分離用トレンチとゲートトレンチとドレ
イン領域用トレンチとコレクタ領域用トレンチを同時に
形成することができるようになる。ウエハ加工において
トレンチエッチングは工程負荷が大きく、本発明により
大幅なコストダウンを図ることが可能となる。
【０００８】請求項１１〜１３に記載の発明によれば、
請求項１〜１０に記載の発明の作用・効果に加え、トレ
ンチゲート型ＭＯＳトランジスタのソース領域、チャネ
ル領域、ドリフト領域或いはドレイン領域の形成方法と
して、トレンチを掘って半導体層をエピタキシャル成長
させることにより、不純物濃度分布に関して深さ方向に
均一な濃度分布が形成可能となり、電流の偏りがない低
オン抵抗なパワーＭＯＳとすることが可能となる。
請求項１〜１０に記載の発明の作用・効果に加え、トレ
ンチゲート型ＭＯＳトランジスタのソース領域、チャネ
ル領域、ドリフト領域或いはドレイン領域の形成方法と
して、トレンチを掘って半導体層をエピタキシャル成長
させることにより、不純物濃度分布に関して深さ方向に
均一な濃度分布が形成可能となり、電流の偏りがない低
オン抵抗なパワーＭＯＳとすることが可能となる。
【０００９】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００１０】図１に本実施形態における半導体装置の縦
断面を示す。シリコン基板１の上にシリコン酸化膜（絶
縁膜）２を介して薄い単結晶シリコン層（単結晶半導体
層）３が形成され、ＳＯＩ基板を構成している。ＳＯＩ
層である単結晶シリコン層３は（１１０）面を主面と
し、厚さが１〜１００μｍである。単結晶シリコン層３
において、絶縁膜２に達する素子分離用トレンチ４が形
成され、このトレンチ４にて多数の素子形成島が区画形
成されている。素子分離用トレンチ４に関して、トレン
チ４の側面にはシリコン酸化膜５が形成されるととも
に、シリコン酸化膜５の内方にはポリシリコン膜６が充
填されている。また、第1の素子形成島においてはＣＭ
ＯＳトランジスタが形成され、第２の素子形成島におい
てはＮＰＮトランジスタが形成され、第３の素子形成島
においてはトレンチゲート型ＬＤＭＯＳトランジスタが
形成されている。
断面を示す。シリコン基板１の上にシリコン酸化膜（絶
縁膜）２を介して薄い単結晶シリコン層（単結晶半導体
層）３が形成され、ＳＯＩ基板を構成している。ＳＯＩ
層である単結晶シリコン層３は（１１０）面を主面と
し、厚さが１〜１００μｍである。単結晶シリコン層３
において、絶縁膜２に達する素子分離用トレンチ４が形
成され、このトレンチ４にて多数の素子形成島が区画形
成されている。素子分離用トレンチ４に関して、トレン
チ４の側面にはシリコン酸化膜５が形成されるととも
に、シリコン酸化膜５の内方にはポリシリコン膜６が充
填されている。また、第1の素子形成島においてはＣＭ
ＯＳトランジスタが形成され、第２の素子形成島におい
てはＮＰＮトランジスタが形成され、第３の素子形成島
においてはトレンチゲート型ＬＤＭＯＳトランジスタが
形成されている。
【００１１】ＣＭＯＳトランジスタに関してＮチャネル
ＭＯＳとして、Ｎ型シリコン層３の表層部にはＰウェル
領域１０が形成され、Ｐウェル領域１０の表層部にはＮ
型ソース領域１１とＮ型ドレイン領域１２が形成されて
いる。また、Ｐウェル領域１０の上にはゲート酸化膜
（図示略）を介してゲート電極１３が配置されている。
一方、ＰチャネルＭＯＳとして、Ｎ型シリコン層３の表
層部にはＰ型ソース領域１４とＰ型ドレイン領域１５が
形成され、さらに、Ｎ型シリコン層３の上にはゲート酸
化膜（図示略）を介してゲート電極１６が配置されてい
る。なお、ＣＭＯＳトランジスタの形成島において、Ｎ
型シリコン層３にはＮ+埋込層１７が形成されている。
ＭＯＳとして、Ｎ型シリコン層３の表層部にはＰウェル
領域１０が形成され、Ｐウェル領域１０の表層部にはＮ
型ソース領域１１とＮ型ドレイン領域１２が形成されて
いる。また、Ｐウェル領域１０の上にはゲート酸化膜
（図示略）を介してゲート電極１３が配置されている。
一方、ＰチャネルＭＯＳとして、Ｎ型シリコン層３の表
層部にはＰ型ソース領域１４とＰ型ドレイン領域１５が
形成され、さらに、Ｎ型シリコン層３の上にはゲート酸
化膜（図示略）を介してゲート電極１６が配置されてい
る。なお、ＣＭＯＳトランジスタの形成島において、Ｎ
型シリコン層３にはＮ+埋込層１７が形成されている。
【００１２】ＮＰＮトランジスタに関して、Ｎ型シリコ
ン層３の表層部にはＰウェル領域２０が形成され、Ｐウ
ェル領域２０の表層部にはＮ型エミッタ領域２１とＰ+
ベース領域２２が形成されている。また、Ｎ型シリコン
層３の表層部にはＮ型コレクタ領域２４とＮ+コンタク
ト領域２５が形成されている。なお、ＮＰＮトランジス
タの形成島において、Ｎ型シリコン層３にはＮ+埋込層
２３が形成されている。
ン層３の表層部にはＰウェル領域２０が形成され、Ｐウ
ェル領域２０の表層部にはＮ型エミッタ領域２１とＰ+
ベース領域２２が形成されている。また、Ｎ型シリコン
層３の表層部にはＮ型コレクタ領域２４とＮ+コンタク
ト領域２５が形成されている。なお、ＮＰＮトランジス
タの形成島において、Ｎ型シリコン層３にはＮ+埋込層
２３が形成されている。
【００１３】トレンチゲート型ＭＯＳトランジスタの詳
細を、図２に示す。図２において、Ｎ型シリコン層３に
Ｎ+埋込層３０が形成されている。Ｎ型シリコン層３に
おいて表層部にはチャネルＰウェル領域（Ｐ型ベース領
域）３１が形成されるとともに、チャネルＰウェル領域
３１での表層部にはＰ+コンタクト領域３２とＮ型ソー
ス領域３３が形成されている。また、Ｎ型シリコン層３
にはゲートトレンチ３４が形成され、このゲートトレン
チ３４はＮ型シリコン層３の表面と平行をなす方向およ
び深さ方向においてＮ型ソース領域３３からチャネルＰ
ウェル領域３１を貫通するように形成されている。ゲー
トトレンチ３４の内壁面にはゲート酸化膜３５が形成さ
れるとともに、ゲート酸化膜３５の内方にはポリシリコ
ンゲート電極３６が充填されている。また、Ｎ型シリコ
ン層３でのチャネルＰウェル領域３１から離間した部位
においてＮ+ドレイン領域３７が形成されるとともにＮ+
ドレイン領域３７の表層部にはコンタクト用Ｎ+領域３
８が形成されている。
細を、図２に示す。図２において、Ｎ型シリコン層３に
Ｎ+埋込層３０が形成されている。Ｎ型シリコン層３に
おいて表層部にはチャネルＰウェル領域（Ｐ型ベース領
域）３１が形成されるとともに、チャネルＰウェル領域
３１での表層部にはＰ+コンタクト領域３２とＮ型ソー
ス領域３３が形成されている。また、Ｎ型シリコン層３
にはゲートトレンチ３４が形成され、このゲートトレン
チ３４はＮ型シリコン層３の表面と平行をなす方向およ
び深さ方向においてＮ型ソース領域３３からチャネルＰ
ウェル領域３１を貫通するように形成されている。ゲー
トトレンチ３４の内壁面にはゲート酸化膜３５が形成さ
れるとともに、ゲート酸化膜３５の内方にはポリシリコ
ンゲート電極３６が充填されている。また、Ｎ型シリコ
ン層３でのチャネルＰウェル領域３１から離間した部位
においてＮ+ドレイン領域３７が形成されるとともにＮ+
ドレイン領域３７の表層部にはコンタクト用Ｎ+領域３
８が形成されている。
【００１４】なお、シリコン層３のうち、Ｎ+埋込層３
０、チャネルＰウェル領域３１、Ｐ+コンタクト領域３
２、Ｎ型ソース領域３３、Ｎ+ドレイン領域３７、コン
タクト用Ｎ+領域３８、ゲートトレンチ３４、ゲート酸
化膜３５が形成されていない領域がドリフト領域として
用いられる。
０、チャネルＰウェル領域３１、Ｐ+コンタクト領域３
２、Ｎ型ソース領域３３、Ｎ+ドレイン領域３７、コン
タクト用Ｎ+領域３８、ゲートトレンチ３４、ゲート酸
化膜３５が形成されていない領域がドリフト領域として
用いられる。
【００１５】そして、図３に示すように、ゲート電極３
６に所定の正電圧を印加すると、チャネルＰウェル領域
３１のうちのゲートトレンチ３４に隣接している部分全
面においてゲート酸化膜３５の近傍に電子が誘起されて
チャネルが形成され、このチャネルを通じてソース領域
３３からドレイン領域３７に横方向にドレイン電流が流
れる。
６に所定の正電圧を印加すると、チャネルＰウェル領域
３１のうちのゲートトレンチ３４に隣接している部分全
面においてゲート酸化膜３５の近傍に電子が誘起されて
チャネルが形成され、このチャネルを通じてソース領域
３３からドレイン領域３７に横方向にドレイン電流が流
れる。
【００１６】次に、この種の半導体装置、即ち、ＳＯＩ
層にＢｉＣＭＯＳ（ＮＰＮトランジスタとＣＭＯＳ）と
ゲートトレンチ型パワーＭＯＳトランジスタを集積した
複合ＩＣ（ＣＭＯＳ論理素子、バイポーラ素子、パワー
素子を有する誘電体分離型半導体集積回路）の製造方法
を、特徴部分を中心に図４を用いて説明する。
層にＢｉＣＭＯＳ（ＮＰＮトランジスタとＣＭＯＳ）と
ゲートトレンチ型パワーＭＯＳトランジスタを集積した
複合ＩＣ（ＣＭＯＳ論理素子、バイポーラ素子、パワー
素子を有する誘電体分離型半導体集積回路）の製造方法
を、特徴部分を中心に図４を用いて説明する。
【００１７】まず、図４（ａ）に示すように、シリコン
基板１の上にシリコン酸化膜２を介して（１１０）面を
主面とする単結晶シリコン層３を配置する。このとき、
予め素子分離用トレンチを形成する領域に１×１０18ｃ
ｍ-3以上のドーパント濃度を有する高濃度層４０，４１
をＳＯＩ層３の上面と下面から形成しておく。このよう
に、ＳＯＩ層３における素子分離用トレンチの側面の形
成予定領域の不純物濃度を１×１０18ｃｍ-3以上にする
とともにトレンチゲート型ＭＯＳトランジスタでのゲー
トトレンチの側面の形成予定領域の不純物濃度を１×１
０18ｃｍ-3未満にする。
基板１の上にシリコン酸化膜２を介して（１１０）面を
主面とする単結晶シリコン層３を配置する。このとき、
予め素子分離用トレンチを形成する領域に１×１０18ｃ
ｍ-3以上のドーパント濃度を有する高濃度層４０，４１
をＳＯＩ層３の上面と下面から形成しておく。このよう
に、ＳＯＩ層３における素子分離用トレンチの側面の形
成予定領域の不純物濃度を１×１０18ｃｍ-3以上にする
とともにトレンチゲート型ＭＯＳトランジスタでのゲー
トトレンチの側面の形成予定領域の不純物濃度を１×１
０18ｃｍ-3未満にする。
【００１８】そして、図４（ｂ）に示すように、このＳ
ＯＩ基板の主面から異方性エッチングを行い、側面が
（１１１）面となる素子分離用トレンチ４２と、側面が
（１００）面となるトレンチゲート型ＭＯＳトランジス
タのゲートトレンチ４３を同時に形成する。
ＯＩ基板の主面から異方性エッチングを行い、側面が
（１１１）面となる素子分離用トレンチ４２と、側面が
（１００）面となるトレンチゲート型ＭＯＳトランジス
タのゲートトレンチ４３を同時に形成する。
【００１９】なお、この時、パターン幅の設定によりロ
ーディング効果を利用して、ゲートトレンチ４３を素子
分離用トレンチ４２よりも浅く形成するようにしてもよ
い。引き続き、このトレンチ側面に対しライトエッチ或
いは犠牲酸化によりダメージ層を除去した後、図４
（ｃ）に示すように、濃度差を利用した熱酸化（ゲート
酸化）を行うことにより、素子分離用トレンチ４２の側
面に厚い酸化膜４４を形成し、同時にゲートトレンチ４
３の側面に薄い酸化膜（ゲート酸化膜）４５を形成す
る。厚い酸化膜４４とは１００〜３００ｎｍであり、薄
い酸化膜４５とは５０〜１５０ｎｍである。
ーディング効果を利用して、ゲートトレンチ４３を素子
分離用トレンチ４２よりも浅く形成するようにしてもよ
い。引き続き、このトレンチ側面に対しライトエッチ或
いは犠牲酸化によりダメージ層を除去した後、図４
（ｃ）に示すように、濃度差を利用した熱酸化（ゲート
酸化）を行うことにより、素子分離用トレンチ４２の側
面に厚い酸化膜４４を形成し、同時にゲートトレンチ４
３の側面に薄い酸化膜（ゲート酸化膜）４５を形成す
る。厚い酸化膜４４とは１００〜３００ｎｍであり、薄
い酸化膜４５とは５０〜１５０ｎｍである。
【００２０】さらに、図４（ｄ）に示すように、不純物
ドープトポリシリコン膜（符号４６，４７）を成膜する
とともにエッチバック及びパターニングする。これによ
り、トレンチ４２，４３内に不純物ドープトポリシリコ
ン膜４６，４７が配置される（埋め込まれる）。このよ
うにしてゲートトレンチ４３内でのゲート酸化膜４５の
内方にゲート電極材料膜としての不純物ドープトポリシ
リコン膜４７を形成する。さらに、イオン注入と拡散に
よりＤＭＯＳのソース／チャネル領域４８，４９を形成
する。
ドープトポリシリコン膜（符号４６，４７）を成膜する
とともにエッチバック及びパターニングする。これによ
り、トレンチ４２，４３内に不純物ドープトポリシリコ
ン膜４６，４７が配置される（埋め込まれる）。このよ
うにしてゲートトレンチ４３内でのゲート酸化膜４５の
内方にゲート電極材料膜としての不純物ドープトポリシ
リコン膜４７を形成する。さらに、イオン注入と拡散に
よりＤＭＯＳのソース／チャネル領域４８，４９を形成
する。
【００２１】このようにして、これまで素子分離用トレ
ンチとゲートトレンチは厚い酸化膜と薄い酸化膜をそれ
ぞれ形成する必要から、別々にエッチングして掘ってい
たが、本実施形態では素子分離用トレンチ４２とゲート
トレンチ４３を同時に形成することができるようにな
る。ウエハ加工においてトレンチエッチングは工程負荷
が大きく、本実施形態により大幅なコストダウンを図る
ことが可能となる。
ンチとゲートトレンチは厚い酸化膜と薄い酸化膜をそれ
ぞれ形成する必要から、別々にエッチングして掘ってい
たが、本実施形態では素子分離用トレンチ４２とゲート
トレンチ４３を同時に形成することができるようにな
る。ウエハ加工においてトレンチエッチングは工程負荷
が大きく、本実施形態により大幅なコストダウンを図る
ことが可能となる。
【００２２】なお、素子分離用トレンチとゲートトレン
チを同時に形成する手法として、不純物濃度管理と結晶
面管理を、それぞれ単独に行ってもよい。即ち、不純物
濃度を管理する製造方法として、ＳＯＩ層３における素
子分離用トレンチの側面の形成予定領域の不純物濃度を
１×１０18ｃｍ-3以上にするとともにトレンチゲート型
ＭＯＳトランジスタでのゲートトレンチの側面の形成予
定領域の不純物濃度を１×１０18ｃｍ-3未満にし、その
後に、ＳＯＩ層３をエッチングして素子分離用トレンチ
４２とトレンチゲート型ＭＯＳトランジスタのゲートト
レンチ４３を同時に形成し、さらに、濃度差を利用した
熱酸化により素子分離用トレンチ４２の側面に厚い酸化
膜４４を、また、ゲートトレンチ４３の側面に薄いゲー
ト酸化膜４５を同時に形成する。そして、ゲートトレン
チ４３内でのゲート酸化膜４５の内方にゲート電極材料
膜４７を形成する。一方、結晶面を管理する製造方法と
して、ＳＯＩ層３をエッチングして、側面が（１１１）
面となる素子分離用トレンチ４２と、側面が（１００）
面となるトレンチゲート型ＭＯＳトランジスタのゲート
トレンチ４３を同時に形成し、その後、面方位の違いを
利用した熱酸化により素子分離用トレンチ４２の側面に
厚い酸化膜４４を、また、ゲートトレンチ４３の側面に
薄いゲート酸化膜４５を同時に形成する。そして、ゲー
トトレンチ４３内でのゲート酸化膜４５の内方にゲート
電極材料膜４７を形成する。
チを同時に形成する手法として、不純物濃度管理と結晶
面管理を、それぞれ単独に行ってもよい。即ち、不純物
濃度を管理する製造方法として、ＳＯＩ層３における素
子分離用トレンチの側面の形成予定領域の不純物濃度を
１×１０18ｃｍ-3以上にするとともにトレンチゲート型
ＭＯＳトランジスタでのゲートトレンチの側面の形成予
定領域の不純物濃度を１×１０18ｃｍ-3未満にし、その
後に、ＳＯＩ層３をエッチングして素子分離用トレンチ
４２とトレンチゲート型ＭＯＳトランジスタのゲートト
レンチ４３を同時に形成し、さらに、濃度差を利用した
熱酸化により素子分離用トレンチ４２の側面に厚い酸化
膜４４を、また、ゲートトレンチ４３の側面に薄いゲー
ト酸化膜４５を同時に形成する。そして、ゲートトレン
チ４３内でのゲート酸化膜４５の内方にゲート電極材料
膜４７を形成する。一方、結晶面を管理する製造方法と
して、ＳＯＩ層３をエッチングして、側面が（１１１）
面となる素子分離用トレンチ４２と、側面が（１００）
面となるトレンチゲート型ＭＯＳトランジスタのゲート
トレンチ４３を同時に形成し、その後、面方位の違いを
利用した熱酸化により素子分離用トレンチ４２の側面に
厚い酸化膜４４を、また、ゲートトレンチ４３の側面に
薄いゲート酸化膜４５を同時に形成する。そして、ゲー
トトレンチ４３内でのゲート酸化膜４５の内方にゲート
電極材料膜４７を形成する。
【００２３】また、図５に示すように（１１０）基板を
用いて側面が（１１１）となる素子分離用トレンチと側
面が（１００）となるゲートトレンチを形成したが、図
６に示すように、（１００）基板を用い、側面が（１１
０）となる素子分離用トレンチと側面が（１００）とな
るゲートトレンチとなるようにレイアウト（配置）する
ことによっても同様の効果が得られる。特に、図６の場
合には、（１００）基板を使うので、ＳＯＩ層の主表面
にプレーナ型のＣＭＯＳを容易に形成できるようにな
る。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
用いて側面が（１１１）となる素子分離用トレンチと側
面が（１００）となるゲートトレンチを形成したが、図
６に示すように、（１００）基板を用い、側面が（１１
０）となる素子分離用トレンチと側面が（１００）とな
るゲートトレンチとなるようにレイアウト（配置）する
ことによっても同様の効果が得られる。特に、図６の場
合には、（１００）基板を使うので、ＳＯＩ層の主表面
にプレーナ型のＣＭＯＳを容易に形成できるようにな
る。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００２４】図７（ａ）に示すように、シリコン基板１
の上にシリコン酸化膜２を介して単結晶シリコン層３を
配置する。そして、ＳＯＩ層３をエッチングしてトレン
チゲート型ＭＯＳトランジスタのゲートトレンチ形成領
域に単一のトレンチ５０を、また、素子分離用トレンチ
形成領域に複数のトレンチ５１を、同時に形成する。図
７ではトレンチ５１の幅はゲートトレンチ形成領域のト
レンチ５０の幅と同じである。また、図７ではトレンチ
５１は３本設けている。
の上にシリコン酸化膜２を介して単結晶シリコン層３を
配置する。そして、ＳＯＩ層３をエッチングしてトレン
チゲート型ＭＯＳトランジスタのゲートトレンチ形成領
域に単一のトレンチ５０を、また、素子分離用トレンチ
形成領域に複数のトレンチ５１を、同時に形成する。図
７ではトレンチ５１の幅はゲートトレンチ形成領域のト
レンチ５０の幅と同じである。また、図７ではトレンチ
５１は３本設けている。
【００２５】さらに、図７（ｂ）に示すように、熱酸化
（ゲート酸化）を行うことにより、素子分離用トレンチ
形成領域に形成した複数のトレンチ５１の側面にシリコ
ン酸化膜５２を、また、ゲートトレンチ形成領域に形成
したトレンチ５０の側面にゲート酸化膜５３を同時に形
成する。
（ゲート酸化）を行うことにより、素子分離用トレンチ
形成領域に形成した複数のトレンチ５１の側面にシリコ
ン酸化膜５２を、また、ゲートトレンチ形成領域に形成
したトレンチ５０の側面にゲート酸化膜５３を同時に形
成する。
【００２６】その後、図７（ｃ）に示すように、不純物
ドープトポリシリコン膜（符号５４，５５）の成膜およ
びエッチバックを行う。これにより、素子分離用トレン
チ形成領域に形成した複数のトレンチ５１内に不純物ド
ープトポリシリコン膜５４が、また、ゲートトレンチ形
成領域に形成したトレンチ５０内に不純物ドープトポリ
シリコン膜５５が同時に形成される（配置される）。こ
のようにしてゲートトレンチ形成領域に形成したトレン
チ５０内でのゲート酸化膜５３の内方にゲート電極材料
膜としての不純物ドープトポリシリコン膜５５が形成さ
れる。
ドープトポリシリコン膜（符号５４，５５）の成膜およ
びエッチバックを行う。これにより、素子分離用トレン
チ形成領域に形成した複数のトレンチ５１内に不純物ド
ープトポリシリコン膜５４が、また、ゲートトレンチ形
成領域に形成したトレンチ５０内に不純物ドープトポリ
シリコン膜５５が同時に形成される（配置される）。こ
のようにしてゲートトレンチ形成領域に形成したトレン
チ５０内でのゲート酸化膜５３の内方にゲート電極材料
膜としての不純物ドープトポリシリコン膜５５が形成さ
れる。
【００２７】その結果、半導体装置の構造として、素子
分離用トレンチ形成領域に複数のトレンチ５１を並設す
るとともに、素子分離用の各トレンチ５１の側面に、ゲ
ートトレンチ５０の側面に形成したゲート酸化膜５３と
同一の酸化膜５２を形成し、さらに、素子分離用の各ト
レンチ５１の内部を、ゲートトレンチ５０の内部のポリ
シリコンゲート電極（ゲート電極材料膜）５５と同一の
ポリシリコン膜５４で充填したものが得られる。
分離用トレンチ形成領域に複数のトレンチ５１を並設す
るとともに、素子分離用の各トレンチ５１の側面に、ゲ
ートトレンチ５０の側面に形成したゲート酸化膜５３と
同一の酸化膜５２を形成し、さらに、素子分離用の各ト
レンチ５１の内部を、ゲートトレンチ５０の内部のポリ
シリコンゲート電極（ゲート電極材料膜）５５と同一の
ポリシリコン膜５４で充填したものが得られる。
【００２８】このようにして、これまで素子分離用トレ
ンチとゲートトレンチは別々にエッチングして掘ってい
たが、本実施形態により素子分離用トレンチとゲートト
レンチを同時に形成することができるようになる。ウエ
ハ加工においてトレンチエッチングは工程負荷が大き
く、本実施形態により大幅なコストダウンを図ることが
可能となる。
ンチとゲートトレンチは別々にエッチングして掘ってい
たが、本実施形態により素子分離用トレンチとゲートト
レンチを同時に形成することができるようになる。ウエ
ハ加工においてトレンチエッチングは工程負荷が大き
く、本実施形態により大幅なコストダウンを図ることが
可能となる。
【００２９】また、３本のゲートトレンチ（図７（ｃ）
において符号５１で示すトレンチ）を並設して素子分離
用トレンチを構成することにより、ゲート耐圧の６倍の
耐圧（素子分離耐圧）を持たせることができる。具体的
には、ゲート耐圧を１０ボルト以上、素子分離耐圧を６
０ボルト以上にすることが可能となる。
において符号５１で示すトレンチ）を並設して素子分離
用トレンチを構成することにより、ゲート耐圧の６倍の
耐圧（素子分離耐圧）を持たせることができる。具体的
には、ゲート耐圧を１０ボルト以上、素子分離耐圧を６
０ボルト以上にすることが可能となる。
【００３０】なお、トレンチ５１の幅はゲートトレンチ
形成領域のトレンチ５０の幅と異なっていてもよく、ま
た、トレンチ５１の本数は３本以外の任意の数でもよ
い。第１と第２の実施形態を組み合わせて実施してもよ
い。つまり、ＳＯＩ層３における素子分離用トレンチの
側面の形成予定領域の不純物濃度を１×１０18ｃｍ -3以
上にするとともにトレンチゲート型ＭＯＳトランジスタ
でのゲートトレンチの側面の形成予定領域の不純物濃度
を１×１０18ｃｍ-3未満にし、その後、ＳＯＩ層３をエ
ッチングして、トレンチゲート型ＭＯＳトランジスタの
ゲートトレンチ形成領域に側面が（１１０）面となる単
一のトレンチ５０を、また、素子分離用トレンチ形成領
域に側面が（１１１）面または（１１０）面となるトレ
ンチ５１を複数並べたものを、同時に形成し、さらに、
熱酸化により素子分離用トレンチ形成領域に形成した複
数のトレンチ５１の側面に厚い酸化膜を、また、ゲート
トレンチ形成領域に形成したトレンチ５０の側面に薄い
ゲート酸化膜を同時に形成する。そして、ゲートトレン
チ形成領域に形成したトレンチ５０内でのゲート酸化膜
の内方にゲート電極材料膜５５を形成する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
形成領域のトレンチ５０の幅と異なっていてもよく、ま
た、トレンチ５１の本数は３本以外の任意の数でもよ
い。第１と第２の実施形態を組み合わせて実施してもよ
い。つまり、ＳＯＩ層３における素子分離用トレンチの
側面の形成予定領域の不純物濃度を１×１０18ｃｍ -3以
上にするとともにトレンチゲート型ＭＯＳトランジスタ
でのゲートトレンチの側面の形成予定領域の不純物濃度
を１×１０18ｃｍ-3未満にし、その後、ＳＯＩ層３をエ
ッチングして、トレンチゲート型ＭＯＳトランジスタの
ゲートトレンチ形成領域に側面が（１１０）面となる単
一のトレンチ５０を、また、素子分離用トレンチ形成領
域に側面が（１１１）面または（１１０）面となるトレ
ンチ５１を複数並べたものを、同時に形成し、さらに、
熱酸化により素子分離用トレンチ形成領域に形成した複
数のトレンチ５１の側面に厚い酸化膜を、また、ゲート
トレンチ形成領域に形成したトレンチ５０の側面に薄い
ゲート酸化膜を同時に形成する。そして、ゲートトレン
チ形成領域に形成したトレンチ５０内でのゲート酸化膜
の内方にゲート電極材料膜５５を形成する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００３１】図８（ａ）に示すように、シリコン基板１
の上にシリコン酸化膜２を介して単結晶シリコン層３を
配置する。そして、図８（ｂ）に示すように、異方性ド
ライエッチングによりＳＯＩ層３に素子分離用トレンチ
６０とトレンチゲート型ＭＯＳトランジスタのゲートト
レンチ６１を同時に形成する。ここで、例えば、素子分
離用トレンチ６０の幅を２μｍとし、ゲートトレンチ６
１の幅を０．５μｍとする。
の上にシリコン酸化膜２を介して単結晶シリコン層３を
配置する。そして、図８（ｂ）に示すように、異方性ド
ライエッチングによりＳＯＩ層３に素子分離用トレンチ
６０とトレンチゲート型ＭＯＳトランジスタのゲートト
レンチ６１を同時に形成する。ここで、例えば、素子分
離用トレンチ６０の幅を２μｍとし、ゲートトレンチ６
１の幅を０．５μｍとする。
【００３２】このトレンチ６０，６１の側面に対しライ
トエッチング或いは犠牲酸化によりダメージ層を除去し
た後、図８（ｃ）に示すように、素子分離用トレンチ６
０とゲートトレンチ６１に対しトレンチ側面に酸化膜６
２を形成するとともに、その内方に不純物ドープトポリ
シリコン膜（電極材料膜）６３をデポする。この際、ト
レンチ幅の違いから、ゲートトレンチ６１側が完全に埋
まり、素子分離用トレンチ６０側が埋まらないようにす
る（ポリシリコン膜厚及びトレンチ幅を設計する）。こ
こで、例えば、酸化膜６２の膜厚は５０〜１５０ｎｍで
あり、不純物ドープトポリシリコン膜６３の膜厚は０．
３〜１．０μｍである。
トエッチング或いは犠牲酸化によりダメージ層を除去し
た後、図８（ｃ）に示すように、素子分離用トレンチ６
０とゲートトレンチ６１に対しトレンチ側面に酸化膜６
２を形成するとともに、その内方に不純物ドープトポリ
シリコン膜（電極材料膜）６３をデポする。この際、ト
レンチ幅の違いから、ゲートトレンチ６１側が完全に埋
まり、素子分離用トレンチ６０側が埋まらないようにす
る（ポリシリコン膜厚及びトレンチ幅を設計する）。こ
こで、例えば、酸化膜６２の膜厚は５０〜１５０ｎｍで
あり、不純物ドープトポリシリコン膜６３の膜厚は０．
３〜１．０μｍである。
【００３３】引き続き、不純物ドープトポリシリコン膜
６３をエッチバックして、図９（ａ）に示すように、Ｓ
ＯＩ層３の上面および素子分離用トレンチ６０の内部の
不純物ドープトポリシリコン膜６３を除去するとともに
ゲートトレンチ６１の内部の不純物ドープトポリシリコ
ン膜６３を残す。そして、図９（ｂ）に示すように、Ｃ
ＶＤ酸化膜のデポ及びエッチバックにより、素子分離用
トレンチ６０の内部を酸化膜６４で埋め込む。さらに、
イオン注入と拡散によりＤＭＯＳのチャネルＰ領域６５
やＮ+ソース領域６６等を形成する。
６３をエッチバックして、図９（ａ）に示すように、Ｓ
ＯＩ層３の上面および素子分離用トレンチ６０の内部の
不純物ドープトポリシリコン膜６３を除去するとともに
ゲートトレンチ６１の内部の不純物ドープトポリシリコ
ン膜６３を残す。そして、図９（ｂ）に示すように、Ｃ
ＶＤ酸化膜のデポ及びエッチバックにより、素子分離用
トレンチ６０の内部を酸化膜６４で埋め込む。さらに、
イオン注入と拡散によりＤＭＯＳのチャネルＰ領域６５
やＮ+ソース領域６６等を形成する。
【００３４】なお、電極材料膜として不純物ドープトポ
リシリコン膜６３の代わりに金属膜を用いてもよい。こ
のように、素子分離用トレンチ６０とゲートトレンチ６
１に酸化膜６２を形成し、その上にポリシリコン膜６３
を成長させる際に、トレンチ幅の違いからゲートトレン
チ６１側は埋め込まれ、素子分離用トレンチ６０側は埋
め込まれないようにポリシリコン膜厚及びトレンチ幅を
設計し、この後のポリシリコンエッチバック工程により
素子分離用トレンチ６０側のみポリシリコン膜６３を除
去し、酸化膜６４を埋め込む。その結果、これまで素子
分離用トレンチとゲートトレンチは別々にエッチングし
て掘っていたが、本実施形態により素子分離用トレンチ
６０とゲートトレンチ６１を同時に形成することができ
るようになる。ウエハ加工においてトレンチエッチング
は工程負荷が大きく、本実施形態により大幅なコストダ
ウンを図ることが可能となる。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
リシリコン膜６３の代わりに金属膜を用いてもよい。こ
のように、素子分離用トレンチ６０とゲートトレンチ６
１に酸化膜６２を形成し、その上にポリシリコン膜６３
を成長させる際に、トレンチ幅の違いからゲートトレン
チ６１側は埋め込まれ、素子分離用トレンチ６０側は埋
め込まれないようにポリシリコン膜厚及びトレンチ幅を
設計し、この後のポリシリコンエッチバック工程により
素子分離用トレンチ６０側のみポリシリコン膜６３を除
去し、酸化膜６４を埋め込む。その結果、これまで素子
分離用トレンチとゲートトレンチは別々にエッチングし
て掘っていたが、本実施形態により素子分離用トレンチ
６０とゲートトレンチ６１を同時に形成することができ
るようになる。ウエハ加工においてトレンチエッチング
は工程負荷が大きく、本実施形態により大幅なコストダ
ウンを図ることが可能となる。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００３５】本実施の形態においては、図１での素子分
離用トレンチとトレンチゲート型ＭＯＳトランジスタの
ゲートトレンチとＮ型ドレイン領域とＮＰＮトランジス
タのＮ型コレクタ領域をより簡便に形成することができ
るようにしたものである。この手法は、素子分離用トレ
ンチとトレンチゲート型ＭＯＳトランジスタのゲートト
レンチとドレイン領域をより簡便に形成しようとする場
合に適用してもよい（例えば、バイポーラトランジスタ
が集積化されていない場合）。
離用トレンチとトレンチゲート型ＭＯＳトランジスタの
ゲートトレンチとＮ型ドレイン領域とＮＰＮトランジス
タのＮ型コレクタ領域をより簡便に形成することができ
るようにしたものである。この手法は、素子分離用トレ
ンチとトレンチゲート型ＭＯＳトランジスタのゲートト
レンチとドレイン領域をより簡便に形成しようとする場
合に適用してもよい（例えば、バイポーラトランジスタ
が集積化されていない場合）。
【００３６】図１０（ａ）に示すように、ＳＯＩ基板の
ＳＯＩ層３に対し、その上面にパターニングしたシリコ
ン酸化膜７０を配置し、このシリコン酸化膜７０をマス
クとしてＳＯＩ層３をエッチングして素子分離用トレン
チ７１とトレンチゲート型ＭＯＳトランジスタのゲート
トレンチ７２とドレイン領域用トレンチ７３（図示は省
略したがバイポーラトランジスタのコレクタ領域用トレ
ンチもトレンチ７３と同様）を同時に形成する。
ＳＯＩ層３に対し、その上面にパターニングしたシリコ
ン酸化膜７０を配置し、このシリコン酸化膜７０をマス
クとしてＳＯＩ層３をエッチングして素子分離用トレン
チ７１とトレンチゲート型ＭＯＳトランジスタのゲート
トレンチ７２とドレイン領域用トレンチ７３（図示は省
略したがバイポーラトランジスタのコレクタ領域用トレ
ンチもトレンチ７３と同様）を同時に形成する。
【００３７】そして、図１０（ｂ）に示すように、各ト
レンチに対し側面に酸化膜７４を形成する。その後に、
ウェットエッチングにより不要箇所の酸化膜７４を除去
する。このウェットエッチングおいて、図１０（ｃ）に
示すように、素子分離用トレンチ７１内とドレイン領域
用トレンチ（コレクタ領域用トレンチも同様）７３内の
酸化膜７４についてはウェットエッチング液が回り込
み、ゲートトレンチ７２内の酸化膜７４についてはウェ
ットエッチング液が回り込まないようにしてトレンチ７
１と７３内の酸化膜７４を除去する。即ち、図１０
（ａ）でのトレンチ形成工程においてゲートトレンチ７
２の幅を細い寸法とする。
レンチに対し側面に酸化膜７４を形成する。その後に、
ウェットエッチングにより不要箇所の酸化膜７４を除去
する。このウェットエッチングおいて、図１０（ｃ）に
示すように、素子分離用トレンチ７１内とドレイン領域
用トレンチ（コレクタ領域用トレンチも同様）７３内の
酸化膜７４についてはウェットエッチング液が回り込
み、ゲートトレンチ７２内の酸化膜７４についてはウェ
ットエッチング液が回り込まないようにしてトレンチ７
１と７３内の酸化膜７４を除去する。即ち、図１０
（ａ）でのトレンチ形成工程においてゲートトレンチ７
２の幅を細い寸法とする。
【００３８】さらに、図１０（ｄ）に示すように、トレ
ンチ内を含むＳＯＩ層３の上面に電極材料膜としての不
純物ドープトポリシリコン膜（または金属膜）７５を成
膜する。このとき、ゲートトレンチ７２の内部およびド
レイン領域用トレンチ（コレクタ領域用トレンチも同
様）７３の内部が埋まり、素子分離用トレンチ７１の内
部が埋まらないようにする。そして、図１１（ａ）に示
すように、ＣＶＤ酸化膜７６を形成して素子分離用トレ
ンチ７１の内部をＣＶＤ酸化膜７６で埋め込む。
ンチ内を含むＳＯＩ層３の上面に電極材料膜としての不
純物ドープトポリシリコン膜（または金属膜）７５を成
膜する。このとき、ゲートトレンチ７２の内部およびド
レイン領域用トレンチ（コレクタ領域用トレンチも同
様）７３の内部が埋まり、素子分離用トレンチ７１の内
部が埋まらないようにする。そして、図１１（ａ）に示
すように、ＣＶＤ酸化膜７６を形成して素子分離用トレ
ンチ７１の内部をＣＶＤ酸化膜７６で埋め込む。
【００３９】引き続き、図１１（ｂ）に示すように、酸
化膜７６のエッチバックまたはＣＭＰで平坦化する。さ
らに、図１１（ｃ）に示すように、熱処理をすることに
より、ドレイン領域用トレンチ（コレクタ領域用トレン
チも同様）７３の内部の不純物ドープトポリシリコン膜
７５における不純物と素子分離用トレンチ７１の内部の
不純物ドープトポリシリコン膜７５における不純物をシ
リコン層３に拡散させる。これにより、Ｎ型のドレイン
領域７８（コレクタ領域も同様）が形成される。
化膜７６のエッチバックまたはＣＭＰで平坦化する。さ
らに、図１１（ｃ）に示すように、熱処理をすることに
より、ドレイン領域用トレンチ（コレクタ領域用トレン
チも同様）７３の内部の不純物ドープトポリシリコン膜
７５における不純物と素子分離用トレンチ７１の内部の
不純物ドープトポリシリコン膜７５における不純物をシ
リコン層３に拡散させる。これにより、Ｎ型のドレイン
領域７８（コレクタ領域も同様）が形成される。
【００４０】このように本実施形態によれば、これまで
素子分離用トレンチとゲートトレンチとドレイン領域用
トレンチとコレクタ領域用トレンチは、厚い酸化膜と薄
い酸化膜、及び、酸化膜なしで不純物ドープトポリシリ
コン膜をそれぞれ形成する必要から、別々にエッチング
して掘っていたが、この実施形態により素子分離用トレ
ンチ７１とゲートトレンチ７２とドレイン領域用トレン
チ７３とコレクタ領域用トレンチを同時に形成すること
ができるようになる。ウエハ加工においてトレンチエッ
チングは工程負荷が大きく、本実施形態により大幅なコ
ストダウンを図ることが可能となる。
素子分離用トレンチとゲートトレンチとドレイン領域用
トレンチとコレクタ領域用トレンチは、厚い酸化膜と薄
い酸化膜、及び、酸化膜なしで不純物ドープトポリシリ
コン膜をそれぞれ形成する必要から、別々にエッチング
して掘っていたが、この実施形態により素子分離用トレ
ンチ７１とゲートトレンチ７２とドレイン領域用トレン
チ７３とコレクタ領域用トレンチを同時に形成すること
ができるようになる。ウエハ加工においてトレンチエッ
チングは工程負荷が大きく、本実施形態により大幅なコ
ストダウンを図ることが可能となる。
【００４１】別の例として次のようにしてもよい。図１
０（ｄ）の状態から不純物ドープトポリシリコン膜７５
をエッチバックしてトレンチ７１内の不純物ドープトポ
リシリコン膜７５を除去し、引き続き、図１２（ａ）に
示すように、ＣＶＤ酸化膜７６を形成して素子分離用ト
レンチ７１内をＣＶＤ酸化膜７６で埋め込む。そして、
図１２（ｂ）に示すように、酸化膜７６のエッチバック
またはＣＭＰで平坦化する。さらに、図１２（ｃ）に示
すように、熱処理をすることによりＮ型のドレイン領域
７８（コレクタ領域も同様）を形成する。 （第５の実施の形態）次に、第５の実施の形態を、第４
の実施の形態との相違点を中心に説明する。
０（ｄ）の状態から不純物ドープトポリシリコン膜７５
をエッチバックしてトレンチ７１内の不純物ドープトポ
リシリコン膜７５を除去し、引き続き、図１２（ａ）に
示すように、ＣＶＤ酸化膜７６を形成して素子分離用ト
レンチ７１内をＣＶＤ酸化膜７６で埋め込む。そして、
図１２（ｂ）に示すように、酸化膜７６のエッチバック
またはＣＭＰで平坦化する。さらに、図１２（ｃ）に示
すように、熱処理をすることによりＮ型のドレイン領域
７８（コレクタ領域も同様）を形成する。 （第５の実施の形態）次に、第５の実施の形態を、第４
の実施の形態との相違点を中心に説明する。
【００４２】図１３（ａ）に示すように、ＳＯＩ基板の
ＳＯＩ層３に対しパターニングした酸化膜８０をマスク
として用いてＳＯＩ層３をエッチングして素子分離用ト
レンチ８１とトレンチゲート型ＭＯＳトランジスタのゲ
ートトレンチ８２とドレイン領域用トレンチ８３（図示
は省略したがバイポーラトランジスタのコレクタ領域用
トレンチもトレンチ８３と同様）を同時に形成する。
ＳＯＩ層３に対しパターニングした酸化膜８０をマスク
として用いてＳＯＩ層３をエッチングして素子分離用ト
レンチ８１とトレンチゲート型ＭＯＳトランジスタのゲ
ートトレンチ８２とドレイン領域用トレンチ８３（図示
は省略したがバイポーラトランジスタのコレクタ領域用
トレンチもトレンチ８３と同様）を同時に形成する。
【００４３】そして、図１３（ｂ）に示すように、各ト
レンチに対しドレイン領域用トレンチ８３（コレクタ領
域用トレンチも同様）の内部のみが埋まるようにトレン
チ側面に酸化膜８４を形成する。換言すれば、そうなる
ように各トレンチの幅を設計する。さらに、図１３
（ｃ）に示すように、ゲートトレンチ８２の内部が埋ま
り、素子分離用トレンチ８１の内部が埋まらないように
不純物ドープトポリシリコン膜（ゲート電極材料膜）８
５を成膜する。換言すれば、そうなるようにゲートトレ
ンチ８２の幅と不純物ドープトポリシリコン膜８５の膜
厚を設計する。そして、図１３（ｄ）に示すように、エ
ッチバックすると、トレンチ８２内には不純物ドープト
ポリシリコン膜８５が残り、トレンチ８１内からは除去
される。
レンチに対しドレイン領域用トレンチ８３（コレクタ領
域用トレンチも同様）の内部のみが埋まるようにトレン
チ側面に酸化膜８４を形成する。換言すれば、そうなる
ように各トレンチの幅を設計する。さらに、図１３
（ｃ）に示すように、ゲートトレンチ８２の内部が埋ま
り、素子分離用トレンチ８１の内部が埋まらないように
不純物ドープトポリシリコン膜（ゲート電極材料膜）８
５を成膜する。換言すれば、そうなるようにゲートトレ
ンチ８２の幅と不純物ドープトポリシリコン膜８５の膜
厚を設計する。そして、図１３（ｄ）に示すように、エ
ッチバックすると、トレンチ８２内には不純物ドープト
ポリシリコン膜８５が残り、トレンチ８１内からは除去
される。
【００４４】引き続き、図１４（ａ）に示すように、Ｃ
ＶＤ酸化膜８６をデポして素子分離用トレンチ８１の内
部をＣＶＤ酸化膜８６で埋め込む。そして、ＣＶＤ酸化
膜８６のエッチバックまたはＣＭＰで平坦化する。さら
に、図１４（ｂ）に示すように、ウェットエッチングに
よりドレイン領域用トレンチ８３（コレクタ領域用トレ
ンチについても同様）の内部の酸化膜を除去する。そし
て、図１４（ｃ）に示すように、ドレイン領域用トレン
チ８３（コレクタ領域用トレンチについても同様）の内
部に金属膜（電極材料膜）８７を充填する。即ち、金属
膜８７を埋め込んでドレイン・コレクタ電極とする。
ＶＤ酸化膜８６をデポして素子分離用トレンチ８１の内
部をＣＶＤ酸化膜８６で埋め込む。そして、ＣＶＤ酸化
膜８６のエッチバックまたはＣＭＰで平坦化する。さら
に、図１４（ｂ）に示すように、ウェットエッチングに
よりドレイン領域用トレンチ８３（コレクタ領域用トレ
ンチについても同様）の内部の酸化膜を除去する。そし
て、図１４（ｃ）に示すように、ドレイン領域用トレン
チ８３（コレクタ領域用トレンチについても同様）の内
部に金属膜（電極材料膜）８７を充填する。即ち、金属
膜８７を埋め込んでドレイン・コレクタ電極とする。
【００４５】このように本実施形態によっても、素子分
離用トレンチ８１とゲートトレンチ８２とドレイン領域
用トレンチ８３とコレクタ領域用トレンチを同時に形成
することができるようになる。
離用トレンチ８１とゲートトレンチ８２とドレイン領域
用トレンチ８３とコレクタ領域用トレンチを同時に形成
することができるようになる。
【００４６】本実施形態においても、素子分離用トレン
チとトレンチゲート型ＭＯＳトランジスタのゲートトレ
ンチとドレイン領域をより簡便に形成しようとする場合
に適用してもよい（例えば、バイポーラトランジスタが
集積化されていない場合）。 （第６の実施の形態）次に、第６の実施の形態を、第１
〜第５の実施の形態との相違点を中心に説明する。
チとトレンチゲート型ＭＯＳトランジスタのゲートトレ
ンチとドレイン領域をより簡便に形成しようとする場合
に適用してもよい（例えば、バイポーラトランジスタが
集積化されていない場合）。 （第６の実施の形態）次に、第６の実施の形態を、第１
〜第５の実施の形態との相違点を中心に説明する。
【００４７】本実施の形態は、第１〜第５の実施の形態
での各製造方法に加えて、図１でのトレンチゲート型Ｍ
ＯＳトランジスタのチャネル領域とソース領域の製造方
法に特徴がある。図１に代わる本実施形態における半導
体装置を図１５に示す。図１５の半導体装置におけるト
レンチゲート型ＭＯＳトランジスタは図１６に示す構成
となっている。
での各製造方法に加えて、図１でのトレンチゲート型Ｍ
ＯＳトランジスタのチャネル領域とソース領域の製造方
法に特徴がある。図１に代わる本実施形態における半導
体装置を図１５に示す。図１５の半導体装置におけるト
レンチゲート型ＭＯＳトランジスタは図１６に示す構成
となっている。
【００４８】図１６において、（１１０）面を主面とす
るＮ型シリコン層（厚さ１〜１００μｍ）３にチャネル
Ｐ領域９２が形成されるとともに、チャネルＰ領域９２
での表面側（内部側）にＮ+ソース領域９３が形成され
ている。このチャネルＰ領域９２とＮ+ソース領域９３
には、エピタキシャル成長による不純物ドープトシリコ
ン層を用いている。また、チャネルＰ領域９２の表層部
にはＰ+コンタクト領域９４が形成されている。さら
に、Ｎ型シリコン層３（及び埋め込んでエピ層）にはゲ
ートトレンチ９５が形成され、ゲートトレンチ９５の側
面にはゲート酸化膜９６が形成されるとともに、ゲート
酸化膜９６の内方にはポリシリコンゲート電極９７が充
填されている。Ｎ型シリコン層３でのチャネルＰ領域９
２から離間した部位においてＮ+ドレイン領域９１が形
成されている。
るＮ型シリコン層（厚さ１〜１００μｍ）３にチャネル
Ｐ領域９２が形成されるとともに、チャネルＰ領域９２
での表面側（内部側）にＮ+ソース領域９３が形成され
ている。このチャネルＰ領域９２とＮ+ソース領域９３
には、エピタキシャル成長による不純物ドープトシリコ
ン層を用いている。また、チャネルＰ領域９２の表層部
にはＰ+コンタクト領域９４が形成されている。さら
に、Ｎ型シリコン層３（及び埋め込んでエピ層）にはゲ
ートトレンチ９５が形成され、ゲートトレンチ９５の側
面にはゲート酸化膜９６が形成されるとともに、ゲート
酸化膜９６の内方にはポリシリコンゲート電極９７が充
填されている。Ｎ型シリコン層３でのチャネルＰ領域９
２から離間した部位においてＮ+ドレイン領域９１が形
成されている。
【００４９】次に、製造方法について説明する。図１７
（ａ）に示すように、Ｎ-シリコン基板１００の表層部
にｉ層１０１を形成する。そして、図１７（ｂ）に示す
ように、イオン注入と熱拡散によりシリコン基板１００
に深い拡散領域（１×１０18ｃｍ-3以上のドーパント濃
度）１０２を形成するとともに所定領域に浅い拡散領域
（埋込Ｎ+層）１０３を形成する。さらに、図１７
（ｃ）に示すように、この基板１００の上下を逆にし、
シリコン基板１０４の上に絶縁膜１０５を介してシリコ
ン基板１００を貼り合わせる。そして、シリコン基板１
００を薄膜化することにより、ＳＯＩ基板が得られる。
（ａ）に示すように、Ｎ-シリコン基板１００の表層部
にｉ層１０１を形成する。そして、図１７（ｂ）に示す
ように、イオン注入と熱拡散によりシリコン基板１００
に深い拡散領域（１×１０18ｃｍ-3以上のドーパント濃
度）１０２を形成するとともに所定領域に浅い拡散領域
（埋込Ｎ+層）１０３を形成する。さらに、図１７
（ｃ）に示すように、この基板１００の上下を逆にし、
シリコン基板１０４の上に絶縁膜１０５を介してシリコ
ン基板１００を貼り合わせる。そして、シリコン基板１
００を薄膜化することにより、ＳＯＩ基板が得られる。
【００５０】引き続き、図１８（ａ）に示すように、Ｓ
ＯＩ層１００に対し異方性ウェットエッチング（例えば
ＴＭＡＨエッチ）またはドライエッチングを行いトレン
チ１０６を形成する。トレンチ１０６を形成する領域
は、トレンチゲート型ＭＯＳトランジスタのチャネル領
域およびソース領域となる部位である。さらに、図１８
（ｂ）に示すように、連続したエピタキシャル成長にて
トレンチ１０６内にチャネルＰ領域（エピ拡散層）１０
７とＮ+ソース領域（エピ拡散層）１０８を形成し、引
き続き、ＣＭＰ（研磨）により表面を平坦化する。
ＯＩ層１００に対し異方性ウェットエッチング（例えば
ＴＭＡＨエッチ）またはドライエッチングを行いトレン
チ１０６を形成する。トレンチ１０６を形成する領域
は、トレンチゲート型ＭＯＳトランジスタのチャネル領
域およびソース領域となる部位である。さらに、図１８
（ｂ）に示すように、連続したエピタキシャル成長にて
トレンチ１０６内にチャネルＰ領域（エピ拡散層）１０
７とＮ+ソース領域（エピ拡散層）１０８を形成し、引
き続き、ＣＭＰ（研磨）により表面を平坦化する。
【００５１】その後、図１８（ｃ）に示すように、イオ
ン注入と熱拡散によりシリコン層１００に対し深いＮ+
拡散領域１０２に達する拡散領域１１０を形成する。さ
らに、図１９（ａ）に示すように、各トレンチ（素子分
離用トレンチ１１１ａ、ゲートトレンチ１１１ｂ）を形
成するとともに各トレンチ内に酸化膜１１２を介してポ
リシリコン膜１１３を充填する。即ち、ＳＯＩ基板の主
面から、側面が（１１１）となる素子分離用トレンチ１
１１ａと、側面が（１００）となるゲートトレンチ１１
１ｂを異方性ドライエッチングにより同時に形成し、こ
のトレンチ側面に対しライトエッチ或いは犠牲酸化によ
りダメージ層を除去した後、ゲート酸化を行うことによ
り、素子分離用トレンチ側の酸化膜を１００ｎｍ〜３０
０ｎｍ形成し、同時にゲートトレンチ側の酸化膜を５０
〜１５０ｎｍ形成する。そして、トレンチ内に不純物ド
ープトポリシリコン膜を埋め込み、エッチバック及びパ
ターニングによりゲート電極を形成する。
ン注入と熱拡散によりシリコン層１００に対し深いＮ+
拡散領域１０２に達する拡散領域１１０を形成する。さ
らに、図１９（ａ）に示すように、各トレンチ（素子分
離用トレンチ１１１ａ、ゲートトレンチ１１１ｂ）を形
成するとともに各トレンチ内に酸化膜１１２を介してポ
リシリコン膜１１３を充填する。即ち、ＳＯＩ基板の主
面から、側面が（１１１）となる素子分離用トレンチ１
１１ａと、側面が（１００）となるゲートトレンチ１１
１ｂを異方性ドライエッチングにより同時に形成し、こ
のトレンチ側面に対しライトエッチ或いは犠牲酸化によ
りダメージ層を除去した後、ゲート酸化を行うことによ
り、素子分離用トレンチ側の酸化膜を１００ｎｍ〜３０
０ｎｍ形成し、同時にゲートトレンチ側の酸化膜を５０
〜１５０ｎｍ形成する。そして、トレンチ内に不純物ド
ープトポリシリコン膜を埋め込み、エッチバック及びパ
ターニングによりゲート電極を形成する。
【００５２】そして、図１９（ｂ）に示すように、所望
の拡散処理を行う。即ち、表面からのイオン注入、拡散
によりＣＭＯＳとバイポーラトランジスタとトレンチゲ
ートＬＤＭＯＳの拡散層を形成する。この図１９（ｂ）
においてＳＯＩ層３でのバイポーラトランジスタとＣＭ
ＯＳの底部に、１×１０18ｃｍ-3以上のドーパント濃度
を有する領域１０１，１０３が在る。
の拡散処理を行う。即ち、表面からのイオン注入、拡散
によりＣＭＯＳとバイポーラトランジスタとトレンチゲ
ートＬＤＭＯＳの拡散層を形成する。この図１９（ｂ）
においてＳＯＩ層３でのバイポーラトランジスタとＣＭ
ＯＳの底部に、１×１０18ｃｍ-3以上のドーパント濃度
を有する領域１０１，１０３が在る。
【００５３】このように、第１〜第５の実施の形態での
各製造方法に加えて、素子分離用トレンチとゲートトレ
ンチを形成する前に、単結晶半導体層３におけるトレン
チゲート型ＭＯＳトランジスタのチャネル領域およびソ
ース領域となる部位に異方性ウェットエッチング或いは
ドライエッチングにより別のトレンチ１０６を形成し、
連続したエピタキシャル成長によりトレンチ１０６内に
不純物ドープトシリコン層（不純物ドープト半導体層）
１０７，１０８を形成してチャネル領域およびソース領
域とした。よって、トレンチゲート型ＭＯＳトランジス
タ（横型トレンチゲートパワーＭＯＳ）のソース領域、
チャネル領域の形成方法として、トレンチを掘って半導
体層をエピタキシャル成長させることにより、不純物濃
度分布に関して深さ方向に均一な濃度分布が形成可能と
なり、電流の偏りがない低オン抵抗なパワーＭＯＳとす
ることが可能となる。また、チャネル領域やソース領域
をイオン注入による不純物拡散層で形成する場合には拡
散層の横拡がりにより占有面積が大きくなりやすいが、
エピ層にて構成すると小型化することが可能となる。
各製造方法に加えて、素子分離用トレンチとゲートトレ
ンチを形成する前に、単結晶半導体層３におけるトレン
チゲート型ＭＯＳトランジスタのチャネル領域およびソ
ース領域となる部位に異方性ウェットエッチング或いは
ドライエッチングにより別のトレンチ１０６を形成し、
連続したエピタキシャル成長によりトレンチ１０６内に
不純物ドープトシリコン層（不純物ドープト半導体層）
１０７，１０８を形成してチャネル領域およびソース領
域とした。よって、トレンチゲート型ＭＯＳトランジス
タ（横型トレンチゲートパワーＭＯＳ）のソース領域、
チャネル領域の形成方法として、トレンチを掘って半導
体層をエピタキシャル成長させることにより、不純物濃
度分布に関して深さ方向に均一な濃度分布が形成可能と
なり、電流の偏りがない低オン抵抗なパワーＭＯＳとす
ることが可能となる。また、チャネル領域やソース領域
をイオン注入による不純物拡散層で形成する場合には拡
散層の横拡がりにより占有面積が大きくなりやすいが、
エピ層にて構成すると小型化することが可能となる。
【００５４】別の例として、図２０に示すように、トレ
ンチゲートＬＤＭＯＳにおけるドレイン領域１５０を、
図１０，１１を用いて説明した手法を利用して図２０の
トレンチ１５１内の不純物ドープトポリシリコン膜１５
２での不純物を熱処理により拡散させることにより形成
してもよい。このようにすると、図１５での上下両面か
らのイオン注入によりドレイン領域９１を形成する場合
に比べ、横方向のドレイン領域の拡がりを抑えることが
可能となり素子の小型化を図ることができる。
ンチゲートＬＤＭＯＳにおけるドレイン領域１５０を、
図１０，１１を用いて説明した手法を利用して図２０の
トレンチ１５１内の不純物ドープトポリシリコン膜１５
２での不純物を熱処理により拡散させることにより形成
してもよい。このようにすると、図１５での上下両面か
らのイオン注入によりドレイン領域９１を形成する場合
に比べ、横方向のドレイン領域の拡がりを抑えることが
可能となり素子の小型化を図ることができる。
【００５５】他の別例として、図２１に示すように、素
子分離用トレンチとゲートトレンチを形成する前に、Ｓ
ＯＩ層３におけるトレンチゲート型ＭＯＳトランジスタ
のドリフト領域の一部（符号１２０で表す箇所）、チャ
ネル領域（符号９２で表す箇所）およびソース領域（符
号９３で表す箇所）となる部位に異方性ウェットエッチ
ング或いはドライエッチングにより別のトレンチ１２１
を形成し、連続したエピタキシャル成長によりトレンチ
１２１内に不純物ドープト半導体層１２０，９２，９３
を形成してドリフト領域の一部、チャネル領域およびソ
ース領域としてもよい。なお、エピ成長後はＣＭＰによ
り表面を平坦化する。
子分離用トレンチとゲートトレンチを形成する前に、Ｓ
ＯＩ層３におけるトレンチゲート型ＭＯＳトランジスタ
のドリフト領域の一部（符号１２０で表す箇所）、チャ
ネル領域（符号９２で表す箇所）およびソース領域（符
号９３で表す箇所）となる部位に異方性ウェットエッチ
ング或いはドライエッチングにより別のトレンチ１２１
を形成し、連続したエピタキシャル成長によりトレンチ
１２１内に不純物ドープト半導体層１２０，９２，９３
を形成してドリフト領域の一部、チャネル領域およびソ
ース領域としてもよい。なお、エピ成長後はＣＭＰによ
り表面を平坦化する。
【００５６】あるいは、図２２に示すように、素子分離
用トレンチとゲートトレンチを形成する前に、単結晶半
導体層におけるトレンチゲート型ＭＯＳトランジスタの
ドレイン領域（符号１３０で表す箇所）、ドリフト領域
（符号１３１で表す箇所）、チャネル領域（符号９２で
表す箇所）およびソース領域（符号９３で表す箇所）と
なる部位に異方性ウェットエッチング或いはドライエッ
チングにより別のトレンチ１３２を形成し、連続したエ
ピタキシャル成長によりトレンチ１３２内に不純物ドー
プト半導体層１３０，１３１，９２，９３を形成してド
レイン領域、ドリフト領域、チャネル領域およびソース
領域としてもよい。なお、エピ成長後はＣＭＰにより表
面を平坦化する。
用トレンチとゲートトレンチを形成する前に、単結晶半
導体層におけるトレンチゲート型ＭＯＳトランジスタの
ドレイン領域（符号１３０で表す箇所）、ドリフト領域
（符号１３１で表す箇所）、チャネル領域（符号９２で
表す箇所）およびソース領域（符号９３で表す箇所）と
なる部位に異方性ウェットエッチング或いはドライエッ
チングにより別のトレンチ１３２を形成し、連続したエ
ピタキシャル成長によりトレンチ１３２内に不純物ドー
プト半導体層１３０，１３１，９２，９３を形成してド
レイン領域、ドリフト領域、チャネル領域およびソース
領域としてもよい。なお、エピ成長後はＣＭＰにより表
面を平坦化する。
【図１】実施の形態における半導体装置の縦断面図。
【図２】パワートランジスタの詳細図。
【図３】パワートランジスタの動作説明のための図。
【図４】第１の実施の形態での製造工程を説明するため
の縦断面図。
の縦断面図。
【図５】面方位を説明するための図。
【図６】面方位を説明するための図。
【図７】第２の実施の形態での製造工程を説明するため
の縦断面図。
の縦断面図。
【図８】第３の実施の形態での製造工程を説明するため
の縦断面図。
の縦断面図。
【図９】第３の実施の形態での製造工程を説明するため
の縦断面図。
の縦断面図。
【図１０】第４の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図１１】第４の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図１２】別例の製造工程を説明するための縦断面図。
【図１３】第５の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図１４】第５の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図１５】実施の形態における半導体装置の縦断面図。
【図１６】パワートランジスタの詳細図。
【図１７】第６の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図１８】第６の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図１９】第６の実施の形態での製造工程を説明するた
めの縦断面図。
めの縦断面図。
【図２０】別例の半導体装置の縦断面図。
【図２１】実施の形態におけるパワートランジスタの縦
断面図。
断面図。
【図２２】実施の形態におけるパワートランジスタの縦
断面図。
断面図。
１…シリコン基板、２…シリコン酸化膜、３…単結晶シ
リコン層、４０…高濃度層、４１…高濃度層、４２…素
子分離用トレンチ、４３…ゲートトレンチ、４４…酸化
膜、４５…ゲート酸化膜、５０…トレンチ、５１…ゲー
トトレンチ、５２…酸化膜、５３…ゲート酸化膜、６０
…素子分離用トレンチ、６１…ゲートトレンチ、６２…
酸化膜、６３…ポリシリコン膜、７１…素子分離用トレ
ンチ、７２…ゲートトレンチ、７３…ドレイン領域用ト
レンチ、７４…酸化膜、７５…不純物ドープトポリシリ
コン膜、８１…素子分離用トレンチ、８２…ゲートトレ
ンチ、８３…ドレイン領域用トレンチ、８４…酸化膜、
８５…不純物ドープトポリシリコン膜、８７…金属電極
膜、９２…チャネル領域、９３…ソース領域、１０６…
トレンチ、１０７…エピ層（チャネル領域）、１０８…
エピ層（ソース領域）、１２０…エピ層（ドリフト領域
の一部）、１２１…トレンチ、１３０…エピ層（ドレイ
ン領域）、１３１…エピ層（ドリフト領域）、１３２…
トレンチ。
リコン層、４０…高濃度層、４１…高濃度層、４２…素
子分離用トレンチ、４３…ゲートトレンチ、４４…酸化
膜、４５…ゲート酸化膜、５０…トレンチ、５１…ゲー
トトレンチ、５２…酸化膜、５３…ゲート酸化膜、６０
…素子分離用トレンチ、６１…ゲートトレンチ、６２…
酸化膜、６３…ポリシリコン膜、７１…素子分離用トレ
ンチ、７２…ゲートトレンチ、７３…ドレイン領域用ト
レンチ、７４…酸化膜、７５…不純物ドープトポリシリ
コン膜、８１…素子分離用トレンチ、８２…ゲートトレ
ンチ、８３…ドレイン領域用トレンチ、８４…酸化膜、
８５…不純物ドープトポリシリコン膜、８７…金属電極
膜、９２…チャネル領域、９３…ソース領域、１０６…
トレンチ、１０７…エピ層（チャネル領域）、１０８…
エピ層（ソース領域）、１２０…エピ層（ドリフト領域
の一部）、１２１…トレンチ、１３０…エピ層（ドレイ
ン領域）、１３１…エピ層（ドリフト領域）、１３２…
トレンチ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 29/78 ６１３Ａ
27/06 ６２０
27/08 ３３１ 21/76 Ｌ
27/06 ３２１Ｃ
29/732 １０１Ｕ
29/786 29/72 Ｐ
21/76 Ｄ
(72)発明者 野田 理崇
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F003 AZ03 BA25 BA27 BC08 BJ15
BP11
5F032 AA01 AA35 AA45 AA47 CA03
CA17 CA18 CA20 DA25 DA43
DA47 DA53
5F048 AA04 AA05 AA09 AC03 AC05
AC06 BA10 BA16 BB05 BB19
BB20 BC03 BE01 BE03 BG14
CA03 CA04 CA07 DA06
5F082 AA40 BA05 BA06 BA21 BA47
BC09 CA06 EA12 EA14 EA15
5F110 AA16 AA30 BB04 BB12 CC02
CC10 DD05 DD13 EE09 EE22
FF02 GG02 GG12 GG22 GG34
GG52 GG53 HM12 NN62
Claims (14)
- 【請求項１】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層にお
ける前記素子分離用トレンチの側面の形成予定領域の不
純物濃度を１×１０18ｃｍ-3以上にするとともに前記ト
レンチゲート型ＭＯＳトランジスタでのゲートトレンチ
の側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3
未満にする工程と、 単結晶半導体層をエッチングして素子分離用トレンチと
トレンチゲート型ＭＯＳトランジスタのゲートトレンチ
を同時に形成する工程と、 熱酸化により、素子分離用トレンチの側面に厚い酸化膜
を、また、ゲートトレンチの側面に薄いゲート酸化膜を
同時に形成する工程と、 ゲートトレンチ内でのゲート酸化膜の内方にゲート電極
材料膜を形成する工程と、を備えたことを特徴とする半
導体装置の製造方法。 - 【請求項２】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングして、側面が（１１１）面または（１１０）面
となる素子分離用トレンチと、側面が（１００）面とな
るトレンチゲート型ＭＯＳトランジスタのゲートトレン
チを同時に形成する工程と、 熱酸化により、素子分離用トレンチの側面に厚い酸化膜
を、また、ゲートトレンチの側面に薄いゲート酸化膜を
同時に形成する工程と、 ゲートトレンチ内でのゲート酸化膜の内方にゲート電極
材料膜を形成する工程と、を備えたことを特徴とする半
導体装置の製造方法。 - 【請求項３】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層にお
ける前記素子分離用トレンチの側面の形成予定領域の不
純物濃度を１×１０18ｃｍ-3以上にするとともに前記ト
レンチゲート型ＭＯＳトランジスタでのゲートトレンチ
の側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3
未満にする工程と、 前記単結晶半導体層をエッチングして、側面が（１１
１）面または（１１０）面となる素子分離用トレンチ
と、側面が（１００）面となるトレンチゲート型ＭＯＳ
トランジスタのゲートトレンチを同時に形成する工程
と、 熱酸化により、素子分離用トレンチの側面に厚い酸化膜
を、また、ゲートトレンチの側面に薄いゲート酸化膜を
同時に形成する工程と、 ゲートトレンチ内でのゲート酸化膜の内方にゲート電極
材料膜を形成する工程と、を備えたことを特徴とする半
導体装置の製造方法。 - 【請求項４】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングしてトレンチゲート型ＭＯＳトランジスタのゲ
ートトレンチ形成領域に単一のトレンチを、また、素子
分離用トレンチ形成領域に複数のトレンチを、同時に形
成する工程と、 前記素子分離用トレンチ形成領域に形成した複数のトレ
ンチの側面に酸化膜を、また、ゲートトレンチ形成領域
に形成したトレンチの側面にゲート酸化膜を同時に形成
する工程と、 ゲートトレンチ形成領域に形成したトレンチ内でのゲー
ト酸化膜の内方にゲート電極材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層にお
ける前記素子分離用トレンチの側面の形成予定領域の不
純物濃度を１×１０18ｃｍ-3以上にするとともに前記ト
レンチゲート型ＭＯＳトランジスタでのゲートトレンチ
の側面の形成予定領域の不純物濃度を１×１０18ｃｍ-3
未満にする工程と、 単結晶半導体層をエッチングして、トレンチゲート型Ｍ
ＯＳトランジスタのゲートトレンチ形成領域に側面が
（１００）面となる単一のトレンチを、また、素子分離
用トレンチ形成領域に側面が（１１１）面または（１１
０）面となるトレンチを複数並べたものを、同時に形成
する工程と、 熱酸化により、前記素子分離用トレンチ形成領域に形成
した複数のトレンチの側面に厚い酸化膜を、また、ゲー
トトレンチ形成領域に形成したトレンチの側面に薄いゲ
ート酸化膜を同時に形成する工程と、 ゲートトレンチ形成領域に形成したトレンチ内でのゲー
ト酸化膜の内方にゲート電極材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングして素子分離用トレンチとトレンチゲート型Ｍ
ＯＳトランジスタのゲートトレンチを同時に形成する工
程と、 素子分離用トレンチとトレンチゲート型ＭＯＳトランジ
スタのゲートトレンチに対しゲートトレンチ側が完全に
埋まり、素子分離用トレンチ側が埋まらないようにトレ
ンチ側面の酸化膜とその内方の電極材料膜を形成する工
程と、 前記電極材料膜をエッチバックして、素子分離用トレン
チの内部の電極材料膜を除去するとともにゲートトレン
チの内部の電極材料膜を残す工程と、を備えたことを特
徴とする半導体装置の製造方法。 - 【請求項７】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングして素子分離用トレンチとトレンチゲート型Ｍ
ＯＳトランジスタのゲートトレンチとドレイン領域用ト
レンチを同時に形成する工程と、 素子分離用トレンチとトレンチゲート型ＭＯＳトランジ
スタのゲートトレンチとドレイン領域用トレンチに対し
側面に酸化膜を形成した後において素子分離用トレンチ
内とドレイン領域用トレンチ内の酸化膜についてはウェ
ットエッチング液が回り込み、ゲートトレンチ内の酸化
膜についてはウェットエッチング液が回り込まないよう
にして素子分離用トレンチ内とドレイン領域用トレンチ
内の酸化膜を除去する工程と、 ゲートトレンチの内部およびドレイン領域用トレンチの
内部に電極材料膜を形成する工程と、を備えたことを特
徴とする半導体装置の製造方法。 - 【請求項８】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成し、他の素子形成島にバイポーラ
トランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングして素子分離用トレンチとトレンチゲート型Ｍ
ＯＳトランジスタのゲートトレンチとドレイン領域用ト
レンチとバイポーラトランジスタのコレクタ領域用トレ
ンチを同時に形成する工程と、 素子分離用トレンチとトレンチゲート型ＭＯＳトランジ
スタのゲートトレンチとドレイン領域用トレンチとバイ
ポーラトランジスタのコレクタ領域用トレンチに対し側
面に酸化膜を形成した後において素子分離用トレンチ内
とドレイン領域用トレンチ内とコレクタ領域用トレンチ
内の酸化膜についてはウェットエッチング液が回り込
み、ゲートトレンチ内の酸化膜についてはウェットエッ
チング液が回り込まないようにして素子分離用トレンチ
内とドレイン領域用トレンチ内とコレクタ領域用トレン
チ内の酸化膜を除去する工程と、 ゲートトレンチの内部、ドレイン領域用トレンチの内部
およびコレクタ領域用トレンチの内部に電極材料膜を形
成する工程と、を備えたことを特徴とする半導体装置の
製造方法。 - 【請求項９】基板の上に絶縁膜を介して単結晶半導体層
が形成されるとともに、単結晶半導体層において前記絶
縁膜に達する素子分離用トレンチが形成され、このトレ
ンチにて区画された素子形成島にトレンチゲート型ＭＯ
Ｓトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングして素子分離用トレンチとトレンチゲート型Ｍ
ＯＳトランジスタのゲートトレンチとドレイン領域用ト
レンチを同時に形成する工程と、 素子分離用トレンチとトレンチゲート型ＭＯＳトランジ
スタのゲートトレンチとドレイン領域用トレンチに対し
ドレイン領域用トレンチの内部のみが埋まるようにトレ
ンチ側面に酸化膜を形成する工程と、 ゲートトレンチの内部にゲート電極材料膜を形成すると
ともに、ドレイン領域用トレンチの内部の酸化膜を除去
してから電極材料膜を充填する工程と、を備えたことを
特徴とする半導体装置の製造方法。 - 【請求項１０】基板の上に絶縁膜を介して単結晶半導体
層が形成されるとともに、単結晶半導体層において前記
絶縁膜に達する素子分離用トレンチが形成され、このト
レンチにて区画された素子形成島にトレンチゲート型Ｍ
ＯＳトランジスタを形成し、他の素子形成島にバイポー
ラトランジスタを形成した半導体装置の製造方法であっ
て、 基板の上に絶縁膜を介して配置した単結晶半導体層をエ
ッチングして素子分離用トレンチとトレンチゲート型Ｍ
ＯＳトランジスタのゲートトレンチとドレイン領域用ト
レンチとバイポーラトランジスタのコレクタ領域用トレ
ンチを同時に形成する工程と、 素子分離用トレンチとトレンチゲート型ＭＯＳトランジ
スタのゲートトレンチとドレイン領域用トレンチとバイ
ポーラトランジスタのコレクタ領域用トレンチに対しド
レイン領域用トレンチとコレクタ領域用トレンチの内部
のみが埋まるようにトレンチ側面に酸化膜を形成する工
程と、 ゲートトレンチの内部にゲート電極材料膜を形成すると
ともに、ドレイン領域用トレンチの内部およびコレクタ
領域用トレンチの内部の酸化膜を除去してから電極材料
膜を充填する工程と、を備えたことを特徴とする半導体
装置の製造方法。 - 【請求項１１】請求項１〜１０のいずれか１項に記載の
半導体装置の製造方法において、 前記トレンチを形成する前に、単結晶半導体層における
トレンチゲート型ＭＯＳトランジスタのチャネル領域お
よびソース領域となる部位に異方性ウェットエッチング
或いはドライエッチングにより別のトレンチを形成し、
エピタキシャル成長により前記別のトレンチ内に不純物
ドープト半導体層を形成してチャネル領域およびソース
領域としたことを特徴とする半導体装置の製造方法。 - 【請求項１２】請求項１〜１０のいずれか１項に記載の
半導体装置の製造方法において、 前記トレンチを形成する前に、単結晶半導体層における
トレンチゲート型ＭＯＳトランジスタのドリフト領域の
一部、チャネル領域およびソース領域となる部位に異方
性ウェットエッチング或いはドライエッチングにより別
のトレンチを形成し、エピタキシャル成長により前記別
のトレンチ内に不純物ドープト半導体層を形成してドリ
フト領域の一部、チャネル領域およびソース領域とした
ことを特徴とする半導体装置の製造方法。 - 【請求項１３】請求項１〜１０のいずれか１項に記載の
半導体装置の製造方法において、 前記トレンチを形成する前に、単結晶半導体層における
トレンチゲート型ＭＯＳトランジスタのドレイン領域、
ドリフト領域、チャネル領域およびソース領域となる部
位に異方性ウェットエッチング或いはドライエッチング
により別のトレンチを形成し、エピタキシャル成長によ
り前記別のトレンチ内に不純物ドープト半導体層を形成
してドレイン領域、ドリフト領域、チャネル領域および
ソース領域としたことを特徴とする半導体装置の製造方
法。 - 【請求項１４】基板の上に絶縁膜を介して単結晶半導体
層が形成されるとともに、単結晶半導体層において前記
絶縁膜に達する素子分離用トレンチが形成され、このト
レンチにて区画された素子形成島にトレンチゲート型Ｍ
ＯＳトランジスタを形成した半導体装置において、 素子分離用トレンチ形成領域に複数のトレンチを並設す
るとともに、素子分離用の各トレンチの側面に、ゲート
トレンチの側面に形成したゲート酸化膜と同一の酸化膜
を形成し、さらに、素子分離用の各トレンチの内部を、
ゲートトレンチの内部のゲート電極材料膜と同一の膜で
充填したことを特徴とする半導体装置。
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