JP2002217426A - 終端構造及びトレンチ金属酸化膜半導体素子 - Google Patents
終端構造及びトレンチ金属酸化膜半導体素子Info
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Abstract
(57)【要約】 （修正有）
【課題】パワートレンチＭＯＳ素子の終端構造を開示す
る。 【解決手段】ＭＯＳ素子は、準備される半導体基板に応
じて、ショットキーダイオード、ＩＧＢＴ、ＤＭＯＳの
いずれであってもよい。終端構造は、トレンチ２２０
と、このトレンチ２２０の側壁にスペーサとして形成さ
れたＭＯＳゲート２４０と、スペーサ及び第２のトレン
チ２２０の底面の一部を覆うように形成された終端構造
酸化層２４５と、半導体基板の背面及び表面２６０にそ
れぞれ形成された第１及び第２の電極とを備える。トレ
ンチは、アクティブ領域の境界から半導体基板の端部に
亘って形成される。トレンチＭＯＳ素子は、アクティブ
領域に形成される。ＩＧＢＴ及びＤＭＯＳの場合、第２
の電極は、酸化層により、ＭＯＳゲートから分離され
る。一方、ショットキーダイオードの場合は、第２の電
極はＭＯＳゲートに接続される。
る。 【解決手段】ＭＯＳ素子は、準備される半導体基板に応
じて、ショットキーダイオード、ＩＧＢＴ、ＤＭＯＳの
いずれであってもよい。終端構造は、トレンチ２２０
と、このトレンチ２２０の側壁にスペーサとして形成さ
れたＭＯＳゲート２４０と、スペーサ及び第２のトレン
チ２２０の底面の一部を覆うように形成された終端構造
酸化層２４５と、半導体基板の背面及び表面２６０にそ
れぞれ形成された第１及び第２の電極とを備える。トレ
ンチは、アクティブ領域の境界から半導体基板の端部に
亘って形成される。トレンチＭＯＳ素子は、アクティブ
領域に形成される。ＩＧＢＴ及びＤＭＯＳの場合、第２
の電極は、酸化層により、ＭＯＳゲートから分離され
る。一方、ショットキーダイオードの場合は、第２の電
極はＭＯＳゲートに接続される。
Description
【０００１】発明の分野 本発明は、半導体装置に関し、特に漏れ電流を防止する
ためのトレンチ金属酸化膜半導体用の終端構造に関す
る。
ためのトレンチ金属酸化膜半導体用の終端構造に関す
る。
【０００２】発明の背景 二重拡散金属酸化膜半導体の電界効果トランジスタ（Do
ubled diffused metal-oxide-semiconductor field eff
ect transistor：以下、ＤＭＯＳＦＥＴという。）、絶
縁ゲート型バイポーラトランジスタ（insulated gate b
ipolar transistor：以下、ＩＧＢＴという。）、ショ
ットキーダイオードは、重要な電力素子であり、スイッ
チング電源及び他の高速電力スイッチングの応用におけ
る出力整流子として広く使用されている。このような用
途には、例えばモータの駆動、通信装置、産業の自動化
及び電子的な自動化におけるスイッチング等が含まれ
る。パワー素子は、通常、順方向電流が大きく、逆バイ
アス耐圧が例えば３０ボルト以上と高く、逆バイアス時
の漏れ電流が少ないことが要求される。これらの要求に
対して、トレンチＤＭＯＳ、トレンチＩＧＢＴ、トレン
チショットキーダイオードは、プレーナ構造のものより
も優れていることが知られている。
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ect transistor：以下、ＤＭＯＳＦＥＴという。）、絶
縁ゲート型バイポーラトランジスタ（insulated gate b
ipolar transistor：以下、ＩＧＢＴという。）、ショ
ットキーダイオードは、重要な電力素子であり、スイッ
チング電源及び他の高速電力スイッチングの応用におけ
る出力整流子として広く使用されている。このような用
途には、例えばモータの駆動、通信装置、産業の自動化
及び電子的な自動化におけるスイッチング等が含まれ
る。パワー素子は、通常、順方向電流が大きく、逆バイ
アス耐圧が例えば３０ボルト以上と高く、逆バイアス時
の漏れ電流が少ないことが要求される。これらの要求に
対して、トレンチＤＭＯＳ、トレンチＩＧＢＴ、トレン
チショットキーダイオードは、プレーナ構造のものより
も優れていることが知られている。
【０００３】パワートランジスタにおいては、大電流を
流す活性領域の素子に加えて、活性領域の周囲、通常ダ
イの端部に終端構造を設け、早期の電圧降伏現象を防止
する必要がある。従来の終端構造には、シリコンの選択
酸化（local oxidation of silicon：以下、ＬＯＣＯＳ
という。）、電界プレート（field plate）、ガードリ
ング（guard ring）及びこれらの組合せ等がある。ＬＯ
ＣＯＳは、バーズビーク特性（bird beak characterist
ic）を有していることが知られている。バーズビークに
おいては、衝突電離係数が高いために、電界集中現象
（field crowdingphenomena）が発生しやすい。この結
果、漏れ電流が増加し、活性領域の電気的特性が劣化す
る。
流す活性領域の素子に加えて、活性領域の周囲、通常ダ
イの端部に終端構造を設け、早期の電圧降伏現象を防止
する必要がある。従来の終端構造には、シリコンの選択
酸化（local oxidation of silicon：以下、ＬＯＣＯＳ
という。）、電界プレート（field plate）、ガードリ
ング（guard ring）及びこれらの組合せ等がある。ＬＯ
ＣＯＳは、バーズビーク特性（bird beak characterist
ic）を有していることが知られている。バーズビークに
おいては、衝突電離係数が高いために、電界集中現象
（field crowdingphenomena）が発生しやすい。この結
果、漏れ電流が増加し、活性領域の電気的特性が劣化す
る。
【０００４】ここで、ショットキーダイオード用のトレ
ンチＭＯＳ構造及びトレンチ終端構造が形成された半導
体基板の具体例をＦＩＧ．１に示す。この半導体基板
は、高濃度に拡散形成されたｎ＋基板１０と、この上に
形成されたエピタキシャル層２０を備える。エピタキシ
ャル層２０内には、複数のトレンチＭＯＳ１５が形成さ
れている。エピタキシャル層２０、ゲート酸化層２５、
ポリシリコン層３０を含むトレンチＭＯＳ素子は、活性
領域５に形成されている。活性領域５からダイの端まで
の境界は、厚さ約６０００ÅのＬＯＣＯＳ領域である。
ンチＭＯＳ構造及びトレンチ終端構造が形成された半導
体基板の具体例をＦＩＧ．１に示す。この半導体基板
は、高濃度に拡散形成されたｎ＋基板１０と、この上に
形成されたエピタキシャル層２０を備える。エピタキシ
ャル層２０内には、複数のトレンチＭＯＳ１５が形成さ
れている。エピタキシャル層２０、ゲート酸化層２５、
ポリシリコン層３０を含むトレンチＭＯＳ素子は、活性
領域５に形成されている。活性領域５からダイの端まで
の境界は、厚さ約６０００ÅのＬＯＣＯＳ領域である。
【０００５】電界集中現象を緩和するために、ＬＯＣＯ
Ｓ領域の真下には、イオン注入により、Ｐ＋ドープ領域
５０が形成されている。Ｐ＋ドープ領域５０は、逆バイ
アス耐圧を高めるためのガードリングとして機能する。
活性領域５の表面からＬＯＣＯＳ領域のＰ＋ドープ領域
５０に対応する表面に亘って、アノード（金属層）５５
が設けられている。これは、空乏層の湾曲領域を活性領
域５から遠ざけるために設けられている。ガードリング
５０は、電界集中を緩和し、活性領域５近傍に発生する
電界強度の傾きを滑らかにするが、ｐ＋ドープ領域５０
とトレンチＭＯＳ１５の底部の下側との間の隣接領域６
０は、円滑な曲線を描かない。このため、漏れ電流が増
加し、逆バイアス耐圧が低下する。フィールドプレート
とガードリングを組み合わせて用いた場合も同様の状況
が発生する。さらに、上述した従来の構造は、製造段階
で多数の（少なくとも４回の）フォトマスクプロセスを
必要とし、処理が複雑である。さらに、このような構造
を形成するためにコストが嵩むという問題もある。
Ｓ領域の真下には、イオン注入により、Ｐ＋ドープ領域
５０が形成されている。Ｐ＋ドープ領域５０は、逆バイ
アス耐圧を高めるためのガードリングとして機能する。
活性領域５の表面からＬＯＣＯＳ領域のＰ＋ドープ領域
５０に対応する表面に亘って、アノード（金属層）５５
が設けられている。これは、空乏層の湾曲領域を活性領
域５から遠ざけるために設けられている。ガードリング
５０は、電界集中を緩和し、活性領域５近傍に発生する
電界強度の傾きを滑らかにするが、ｐ＋ドープ領域５０
とトレンチＭＯＳ１５の底部の下側との間の隣接領域６
０は、円滑な曲線を描かない。このため、漏れ電流が増
加し、逆バイアス耐圧が低下する。フィールドプレート
とガードリングを組み合わせて用いた場合も同様の状況
が発生する。さらに、上述した従来の構造は、製造段階
で多数の（少なくとも４回の）フォトマスクプロセスを
必要とし、処理が複雑である。さらに、このような構造
を形成するためにコストが嵩むという問題もある。
【０００６】従来の終端構造のいずれも、上述の問題を
解決するものではない。そこで、本発明は、新規な終端
構造を提供するものである。本発明が提供する終端構造
により、空乏層の湾曲領域を活性領域から遠ざけること
ができ、空乏層の境界を従来より平坦にすることができ
る。さらに、本発明は、従来より単純なプロセスで製造
できる終端構造及び終端構造の製造方法を提供する。本
発明においては、終端構造及びトレンチを同時に形成す
るため、フォトマスクプロセスは３回ですみ、全体の製
造プロセスが単純化され、製造コストも低減できる。
解決するものではない。そこで、本発明は、新規な終端
構造を提供するものである。本発明が提供する終端構造
により、空乏層の湾曲領域を活性領域から遠ざけること
ができ、空乏層の境界を従来より平坦にすることができ
る。さらに、本発明は、従来より単純なプロセスで製造
できる終端構造及び終端構造の製造方法を提供する。本
発明においては、終端構造及びトレンチを同時に形成す
るため、フォトマスクプロセスは３回ですみ、全体の製
造プロセスが単純化され、製造コストも低減できる。
【０００７】発明の開示 本発明は、トレンチＭＯＳ素子と同時に形成できる新規
な終端構造を提供する。ＭＯＳ素子は、どのような半導
体基板が準備されるかにより、ショットキーダイオード
であっても、二重拡散金属酸化膜半導体（ＤＭＯＳ）で
あっても、絶縁ゲート型バイポラトランジスタ（ＩＧＢ
Ｔ）であってもよい。終端構造及びトレンチＭＯＳ素子
は、活性領域内にそれぞれ互いに離間して形成された複
数の第１のトレンチと、活性領域の境界から半導体基板
の端部に亘って形成された第２のトレンチとを有する半
導体基板と、各第１のトレンチに形成された第１の種類
の金属酸化膜半導体ゲート及び第２のトレンチの側壁に
スペーサとして形成された第２の金属酸化膜半導体ゲー
トと、第２のトレンチにおいて、スペーサ及び第２のト
レンチの底面の一部を覆うように形成された終端構造酸
化層と、半導体基板の背面及び表面にそれぞれ形成され
た第１及び第２の電極とを備える。第２の電極は、空乏
領域の湾曲領域が活性領域の境界から離間するように、
半導体基板の上記活性領域から上記スペーサを介して上
記終端構造酸化層の一部に至る表面に亘って形成されて
いる。
な終端構造を提供する。ＭＯＳ素子は、どのような半導
体基板が準備されるかにより、ショットキーダイオード
であっても、二重拡散金属酸化膜半導体（ＤＭＯＳ）で
あっても、絶縁ゲート型バイポラトランジスタ（ＩＧＢ
Ｔ）であってもよい。終端構造及びトレンチＭＯＳ素子
は、活性領域内にそれぞれ互いに離間して形成された複
数の第１のトレンチと、活性領域の境界から半導体基板
の端部に亘って形成された第２のトレンチとを有する半
導体基板と、各第１のトレンチに形成された第１の種類
の金属酸化膜半導体ゲート及び第２のトレンチの側壁に
スペーサとして形成された第２の金属酸化膜半導体ゲー
トと、第２のトレンチにおいて、スペーサ及び第２のト
レンチの底面の一部を覆うように形成された終端構造酸
化層と、半導体基板の背面及び表面にそれぞれ形成され
た第１及び第２の電極とを備える。第２の電極は、空乏
領域の湾曲領域が活性領域の境界から離間するように、
半導体基板の上記活性領域から上記スペーサを介して上
記終端構造酸化層の一部に至る表面に亘って形成されて
いる。
【０００８】好ましい実施の形態の詳細な説明 上述の発明の背景において説明したように、従来の終端
構造としては、選択酸化、電界プレート、ガードリング
及びこれらの組合せ等があるが、このような終端構造の
いずれも電界集中の問題を完全に解決するものではな
い。電界の集中が発生する位置は、設計の違いにより、
様々である。本発明は、新規なトレンチ終端構造及びそ
の製造方法を提供する。本発明に基づくトレンチ終端構
造は、電界集中の問題を解決する。また、本発明に基づ
くトレンチ終端構造は、平坦な空乏層境界を実現し、こ
の境界における湾曲領域は、逆バイアス電圧が印加され
ても、活性領域から遠く離れている。したがって、本発
明に基づく終端構造により、降伏現象が早期に発生する
ことを防止することができる。
構造としては、選択酸化、電界プレート、ガードリング
及びこれらの組合せ等があるが、このような終端構造の
いずれも電界集中の問題を完全に解決するものではな
い。電界の集中が発生する位置は、設計の違いにより、
様々である。本発明は、新規なトレンチ終端構造及びそ
の製造方法を提供する。本発明に基づくトレンチ終端構
造は、電界集中の問題を解決する。また、本発明に基づ
くトレンチ終端構造は、平坦な空乏層境界を実現し、こ
の境界における湾曲領域は、逆バイアス電圧が印加され
ても、活性領域から遠く離れている。したがって、本発
明に基づく終端構造により、降伏現象が早期に発生する
ことを防止することができる。
【０００９】さらに、本発明に基づく終端構造は、ショ
ットキーダイオード、二重拡散金属酸化膜半導体（Doub
led diffused metal-oxide-semiconductor：以下、ＤＭ
ＯＳという。）、絶縁ゲート型バイポーラトランジスタ
（insulated gate bipolar transistor：以下、ＩＧＢ
Ｔという。）等、いかなるパワートランジスタにも適用
できる。最も重要な点は、トレンチＭＯＳ素子をトレン
チ終端構造と同時に形成できるという点である。
ットキーダイオード、二重拡散金属酸化膜半導体（Doub
led diffused metal-oxide-semiconductor：以下、ＤＭ
ＯＳという。）、絶縁ゲート型バイポーラトランジスタ
（insulated gate bipolar transistor：以下、ＩＧＢ
Ｔという。）等、いかなるパワートランジスタにも適用
できる。最も重要な点は、トレンチＭＯＳ素子をトレン
チ終端構造と同時に形成できるという点である。
【００１０】以下、本発明の幾つかの具体的な実施例を
順次説明する。
順次説明する。
【００１１】まず、第１の好ましい実施例として、ショ
ットキーダイオードとトレンチ終端構造とを同時に形成
する方法を説明する。
ットキーダイオードとトレンチ終端構造とを同時に形成
する方法を説明する。
【００１２】ＦＩＧ．２は、半導体基板１００の断面を
示す図であり、半導体基板１００は、第１の種類の導電
性不純物（例えば、ｎ型不純物）がドープされている第
１の層１００Ａと、第１の種類の導電性不純物が高濃度
にドープされているベース基板１００Ｂとを備える。第
１の層１００Ａは、ショットキー接合を形成するために
ベース基板１００Ｂ上にエピタキシャル成長により形成
され、ベース基板１００Ｂはオーミック接触を形成する
ためであり、その上に金属層が形成される。
示す図であり、半導体基板１００は、第１の種類の導電
性不純物（例えば、ｎ型不純物）がドープされている第
１の層１００Ａと、第１の種類の導電性不純物が高濃度
にドープされているベース基板１００Ｂとを備える。第
１の層１００Ａは、ショットキー接合を形成するために
ベース基板１００Ｂ上にエピタキシャル成長により形成
され、ベース基板１００Ｂはオーミック接触を形成する
ためであり、その上に金属層が形成される。
【００１３】そして、酸化層１０１は、第１の層１００
Ａ上に化学蒸着（chemical vapor deposit：以下、ＣＶ
Ｄという。）法により２０００〜１００００Åの厚さで
形成される。次に、フォトレジスト（図示せず）により
酸化層１０１を覆い、複数の第１のトレンチ１１０及び
１個の第２のトレンチ１２０を画定（define）する。各
第１のトレンチ１１０は、活性領域の断面において、
０．２〜２．０μｍの幅を有するように形成される。第
２のトレンチ１２０は、第１のトレンチ１１０からメサ
１個分離間し、活性領域の境界から半導体基板（又はダ
イ）１００の端部に亘って形成される。第２のトレンチ
１２０は、空乏境界を平坦にし、電界集中を防止するた
めに設けられる。
Ａ上に化学蒸着（chemical vapor deposit：以下、ＣＶ
Ｄという。）法により２０００〜１００００Åの厚さで
形成される。次に、フォトレジスト（図示せず）により
酸化層１０１を覆い、複数の第１のトレンチ１１０及び
１個の第２のトレンチ１２０を画定（define）する。各
第１のトレンチ１１０は、活性領域の断面において、
０．２〜２．０μｍの幅を有するように形成される。第
２のトレンチ１２０は、第１のトレンチ１１０からメサ
１個分離間し、活性領域の境界から半導体基板（又はダ
イ）１００の端部に亘って形成される。第２のトレンチ
１２０は、空乏境界を平坦にし、電界集中を防止するた
めに設けられる。
【００１４】ＦＩＧ．３に示すように、酸化層１０１を
除去した後、高温酸化プロセスによりゲート酸化層１２
５を形成する。ゲート酸化層１２５は、約１５０〜３０
００Åの厚みを有し、第１及び第２のトレンチ１１０、
１２０の側壁１１０Ａ、１２０Ａ及び底面１１０Ｂ、１
２０Ｂ、及びメサ表面１１５Ａ上に形成される。これに
代えて、高温蒸着法により、ゲート酸化層１２５を高温
酸化（high temperature oxide：ＨＴＯ）蒸着層として
形成してもよい。
除去した後、高温酸化プロセスによりゲート酸化層１２
５を形成する。ゲート酸化層１２５は、約１５０〜３０
００Åの厚みを有し、第１及び第２のトレンチ１１０、
１２０の側壁１１０Ａ、１２０Ａ及び底面１１０Ｂ、１
２０Ｂ、及びメサ表面１１５Ａ上に形成される。これに
代えて、高温蒸着法により、ゲート酸化層１２５を高温
酸化（high temperature oxide：ＨＴＯ）蒸着層として
形成してもよい。
【００１５】続いて、ゲート酸化層１２５に対してＣＶ
Ｄプロセスを施し、第１のトレンチ１１０及び第２のト
レンチ１２０を埋め、少なくともメサ表面１１５Ａより
高い第１の導電層１４０を形成する。第１の導電層１４
０は、ＣＶＤプロセスにより、半導体基板１００の背面
にも形成される。第１の導電層１４０の材料は、金属、
ポリシリコン及び非結晶シリコンからなるグループから
選択される。第１の導電層１４０の厚みは、０．５〜
３．０μｍとするとよい。第１のトレンチ１１０の内部
に空隙（void）が形成されることを防ぐために、ステッ
プカバレッジ（段差被覆性）が良好となるように、第１
の導電層１４０の材料としては、ポリシリコンを用い、
減圧ＣＶＤ（low-pressure CVD）法によりポリシリコン
層を形成するとよい。なお、第１のトレンチ１１０のア
スペクト比が５以上である場合、非結晶シリコン層をＰ
ＥＣＶＤ法により形成するとよい。非結晶シリコンは、
ポリシリコンに比べて、空隙埋込特性（gap filled cha
racteristic）が良好である。なお、非結晶シリコンに
導電性を持たせるためには、非結晶シリコン再結晶処理
が必要である。
Ｄプロセスを施し、第１のトレンチ１１０及び第２のト
レンチ１２０を埋め、少なくともメサ表面１１５Ａより
高い第１の導電層１４０を形成する。第１の導電層１４
０は、ＣＶＤプロセスにより、半導体基板１００の背面
にも形成される。第１の導電層１４０の材料は、金属、
ポリシリコン及び非結晶シリコンからなるグループから
選択される。第１の導電層１４０の厚みは、０．５〜
３．０μｍとするとよい。第１のトレンチ１１０の内部
に空隙（void）が形成されることを防ぐために、ステッ
プカバレッジ（段差被覆性）が良好となるように、第１
の導電層１４０の材料としては、ポリシリコンを用い、
減圧ＣＶＤ（low-pressure CVD）法によりポリシリコン
層を形成するとよい。なお、第１のトレンチ１１０のア
スペクト比が５以上である場合、非結晶シリコン層をＰ
ＥＣＶＤ法により形成するとよい。非結晶シリコンは、
ポリシリコンに比べて、空隙埋込特性（gap filled cha
racteristic）が良好である。なお、非結晶シリコンに
導電性を持たせるためには、非結晶シリコン再結晶処理
が必要である。
【００１６】次に、ＦＩＧ．４に示すように、メサ表面
１１５Ａ上のゲート酸化層１２５をエッチング停止層
（etching stop layer）として用いて、異方性エッチン
グを行い、メサ表面１１５Ａより上の第１の導電層１４
０を除去する。この処理の後、第２のトレンチ１２０の
側壁１２５Ａに第２のトレンチ１２０の高さと略等しい
幅（断面図における横方向の幅）を有するスペーサ１２
２を形成する。
１１５Ａ上のゲート酸化層１２５をエッチング停止層
（etching stop layer）として用いて、異方性エッチン
グを行い、メサ表面１１５Ａより上の第１の導電層１４
０を除去する。この処理の後、第２のトレンチ１２０の
側壁１２５Ａに第２のトレンチ１２０の高さと略等しい
幅（断面図における横方向の幅）を有するスペーサ１２
２を形成する。
【００１７】次に、終端構造のための誘電層１５０を形
成する。誘電層１５０は、テトラエチルオルソシリケー
ト（tetraethyl orthosilicate：ＴＥＯＳ）、ＰＥＴＥ
ＯＳ、Ｏ３−ＴＥＯＳ、ＨＴＯのいずれにより形成して
もよい。誘電層１５０の厚みは、０．２μｍ〜１．０μ
ｍとするとよい。
成する。誘電層１５０は、テトラエチルオルソシリケー
ト（tetraethyl orthosilicate：ＴＥＯＳ）、ＰＥＴＥ
ＯＳ、Ｏ３−ＴＥＯＳ、ＨＴＯのいずれにより形成して
もよい。誘電層１５０の厚みは、０．２μｍ〜１．０μ
ｍとするとよい。
【００１８】次に、誘電層１５０をフォトレジストパタ
ーン１５５で覆い、ショットキー接合の範囲を画定す
る。次に、このフォトレジストパターン１５５をマスク
として用いてドライエッチングを行い、メサ表面１１５
Ａ及び第１のトレンチ１１０の第１の導電層１４０を露
出させる。
ーン１５５で覆い、ショットキー接合の範囲を画定す
る。次に、このフォトレジストパターン１５５をマスク
として用いてドライエッチングを行い、メサ表面１１５
Ａ及び第１のトレンチ１１０の第１の導電層１４０を露
出させる。
【００１９】このフォトレジストパターン１５５を剥離
した後、ＦＩＧ．５Ａに示すように、背面の不要な層を
除去し、ベース基板１１０Ｂの背面を露出させる。この
不要な層とは、誘電層１５０、第１の導電層１４０、ゲ
ート酸化層１２５を含む活性領域の素子を形成するため
の熱酸化プロセス又はＣＶＤプロセスにより半導体基板
の背面に形成された層である。
した後、ＦＩＧ．５Ａに示すように、背面の不要な層を
除去し、ベース基板１１０Ｂの背面を露出させる。この
不要な層とは、誘電層１５０、第１の導電層１４０、ゲ
ート酸化層１２５を含む活性領域の素子を形成するため
の熱酸化プロセス又はＣＶＤプロセスにより半導体基板
の背面に形成された層である。
【００２０】続いて、スパッタリングプロセスにより、
第２の導電層を蒸着させ、第２の導電層と第１の基板１
００Ａとの間にショットキー接合領域１１５を形成し、
及び第２の導電層と第２の基板１００Ｂの間のオーミッ
ク接触となるカソード１６０を形成する。次に、フォト
レジストパターン１６５を第２の導電層上に形成し、ア
ノード１６０Ａを画定する。この具体例においては、ア
ノード１６０Ａは、活性領域から第２のトレンチ１２０
に亘って、少なくとも活性領域から２．０μｍ以上延出
するように形成される。これにより、空乏領域の湾曲領
域を活性領域から遠く離間させることができる。
第２の導電層を蒸着させ、第２の導電層と第１の基板１
００Ａとの間にショットキー接合領域１１５を形成し、
及び第２の導電層と第２の基板１００Ｂの間のオーミッ
ク接触となるカソード１６０を形成する。次に、フォト
レジストパターン１６５を第２の導電層上に形成し、ア
ノード１６０Ａを画定する。この具体例においては、ア
ノード１６０Ａは、活性領域から第２のトレンチ１２０
に亘って、少なくとも活性領域から２．０μｍ以上延出
するように形成される。これにより、空乏領域の湾曲領
域を活性領域から遠く離間させることができる。
【００２１】ＦＩＧ．５Ｂは、トレンチＭＯＳ終端構造
（ＦＩＧ．５Ａに示す）の電気特性の具体例を示す図で
ある。ここでは、逆バイアスをシミュレートするため
に、ショットキーダイオードに逆バイアス電圧を印加し
ている。すなわち、アノード１８３を０Ｖとして、カソ
ード１６０に１８３ボルトの電圧を印加する。線１８０
は、等電位線を表している。ＦＩＧ．５Ｂにおいては、
等電位線１８０により表される電位は、底部から上部に
かけて徐々に低くなっている。等電位線１８０に直交す
る線１８５は、電気力線（electrical force）を表して
いる。ＦＩＧ．５Ｂに示すように、漏れ電流は、活性領
域のみで発生し、終端領域の下の空乏領域においては、
ほとんど発生していない。さらに、空乏領域の境界１８
０Ａは、平坦な特性を有し、早期の電圧降伏は発生しな
い。なお、空乏領域の境界１８０Ａでは、ごく僅かしか
漏れ電流が生じない。
（ＦＩＧ．５Ａに示す）の電気特性の具体例を示す図で
ある。ここでは、逆バイアスをシミュレートするため
に、ショットキーダイオードに逆バイアス電圧を印加し
ている。すなわち、アノード１８３を０Ｖとして、カソ
ード１６０に１８３ボルトの電圧を印加する。線１８０
は、等電位線を表している。ＦＩＧ．５Ｂにおいては、
等電位線１８０により表される電位は、底部から上部に
かけて徐々に低くなっている。等電位線１８０に直交す
る線１８５は、電気力線（electrical force）を表して
いる。ＦＩＧ．５Ｂに示すように、漏れ電流は、活性領
域のみで発生し、終端領域の下の空乏領域においては、
ほとんど発生していない。さらに、空乏領域の境界１８
０Ａは、平坦な特性を有し、早期の電圧降伏は発生しな
い。なお、空乏領域の境界１８０Ａでは、ごく僅かしか
漏れ電流が生じない。
【００２２】ＦＩＧ．５Ｃは、終端構造を有さないトレ
ンチＭＯＳ構造体における逆電流曲線１９５と、本発明
に基づく終端構造を有するトレンチＭＯＳ構造体におけ
る逆電流曲線１９０とを比較して示すグラフである。こ
の終端構造により、増加する逆電流は８．８％のみであ
る。これに対し、従来の終端構造であるガードリングと
ＬＯＣＯＳの組合せでは、逆電流が１２．８％増加す
る。このように、本発明によれば、特性が著しく向上す
る。さらに、従来の構造では、少なくとも４回のフォト
マスクプロセスが必要であったが、本発明では、フォト
マスクプロセスは３回（トレンチの形成（１回目）、コ
ンタクト画定（２回目）、アノードを形成するための第
２の導電層のエッチング（３回目））のみでよい。すな
わち、本発明によれば、終端構造の製造プロセスを単純
化することができる。
ンチＭＯＳ構造体における逆電流曲線１９５と、本発明
に基づく終端構造を有するトレンチＭＯＳ構造体におけ
る逆電流曲線１９０とを比較して示すグラフである。こ
の終端構造により、増加する逆電流は８．８％のみであ
る。これに対し、従来の終端構造であるガードリングと
ＬＯＣＯＳの組合せでは、逆電流が１２．８％増加す
る。このように、本発明によれば、特性が著しく向上す
る。さらに、従来の構造では、少なくとも４回のフォト
マスクプロセスが必要であったが、本発明では、フォト
マスクプロセスは３回（トレンチの形成（１回目）、コ
ンタクト画定（２回目）、アノードを形成するための第
２の導電層のエッチング（３回目））のみでよい。すな
わち、本発明によれば、終端構造の製造プロセスを単純
化することができる。
【００２３】本発明に基づく終端構造を用いて、トレン
チＤＭＯＳ構造及び終端構造を形成する第２の具体例に
ついて説明する。
チＤＭＯＳ構造及び終端構造を形成する第２の具体例に
ついて説明する。
【００２４】ＦＩＧ．６に示すように、ＤＭＯＳ構造の
ために、準備される半導体基板は、ショットキーダイオ
ードを形成する半導体基板と異なるものであるが、半導
体基板に対して施される処理は極めて似ている。ＤＭＯ
Ｓ構造及び終端構造を同時に形成するために、準備され
た半導体基板２００は、上面から底面に向かって、第１
の層２００Ａ、第２の層２００Ｂ、第３の層２００Ｃを
備える。第１の層２００Ａ及び第２の層２００Ｂは、ベ
ース基板２００Ｃ上にエピタキシャル成長プロセスを施
すことにより形成されている。
ために、準備される半導体基板は、ショットキーダイオ
ードを形成する半導体基板と異なるものであるが、半導
体基板に対して施される処理は極めて似ている。ＤＭＯ
Ｓ構造及び終端構造を同時に形成するために、準備され
た半導体基板２００は、上面から底面に向かって、第１
の層２００Ａ、第２の層２００Ｂ、第３の層２００Ｃを
備える。第１の層２００Ａ及び第２の層２００Ｂは、ベ
ース基板２００Ｃ上にエピタキシャル成長プロセスを施
すことにより形成されている。
【００２５】第１の層２００Ａは、ベース層としてｐ型
導電性不純物がドープされており、さらに、第１の層２
００Ａの表面には、ｐ型導電性不純物が高濃度にドープ
されている。第２の層２００Ｂは、ｎ型導電性不純物が
ドープされており、第３の層２００Ｃには、ｎ型導電性
不純物が高濃度にドープされている。さらに、ＦＩＧ．
６に示す具体例では、第１の層２００Ａの表面には、複
数のｎ＋領域がイオン注入により形成され、これによ
り、多くのｎ＋領域２０４及びｐ＋領域２０３が形成さ
れている。第１の層２００Ａの厚みは、０．５μｍ〜
５．０μｍであり、第２の層２００Ｂの厚みは、３μｍ
〜３０μｍである。
導電性不純物がドープされており、さらに、第１の層２
００Ａの表面には、ｐ型導電性不純物が高濃度にドープ
されている。第２の層２００Ｂは、ｎ型導電性不純物が
ドープされており、第３の層２００Ｃには、ｎ型導電性
不純物が高濃度にドープされている。さらに、ＦＩＧ．
６に示す具体例では、第１の層２００Ａの表面には、複
数のｎ＋領域がイオン注入により形成され、これによ
り、多くのｎ＋領域２０４及びｐ＋領域２０３が形成さ
れている。第１の層２００Ａの厚みは、０．５μｍ〜
５．０μｍであり、第２の層２００Ｂの厚みは、３μｍ
〜３０μｍである。
【００２６】次に、ＦＩＧ．７に示すように、第１の具
体例において説明した処理と同様に、メサ２１５を挟ん
で、複数の第１のトレンチ２１０と、第２のトレンチ２
２０とを形成する。第１のトレンチ２１０は、ｎ＋領域
２０４を貫通して、活性領域内に形成され、第２のトレ
ンチ２２０は、活性領域の境界から半導体基板（又はダ
イ）２００の端部に亘って形成されている。
体例において説明した処理と同様に、メサ２１５を挟ん
で、複数の第１のトレンチ２１０と、第２のトレンチ２
２０とを形成する。第１のトレンチ２１０は、ｎ＋領域
２０４を貫通して、活性領域内に形成され、第２のトレ
ンチ２２０は、活性領域の境界から半導体基板（又はダ
イ）２００の端部に亘って形成されている。
【００２７】次に、高温酸化プロセスを行って、約１５
０Å〜３０００Åの厚みを有するゲート酸化層２２５を
形成する。次に、メサ２１５を越えて、第１のポリシリ
コン（first polysilicon）及び非結晶シリコンのいず
れかから選択された導電層２４０を第１のトレンチ２１
０及び第２のトレンチ２２０に埋め込む。次に、メサ表
面２１５Ａ上のゲート酸化層２２５を停止層（stopping
layer）として用いて、エッチングプロセスを行うこと
により、余分な導電層２４０を除去する。次に、ｎ＋領
域２０４とｐ＋領域２０３とを停止層（stopping laye
r）として用いて、メサ表面２１５Ａ上のゲート酸化層
２２５を除去する。
０Å〜３０００Åの厚みを有するゲート酸化層２２５を
形成する。次に、メサ２１５を越えて、第１のポリシリ
コン（first polysilicon）及び非結晶シリコンのいず
れかから選択された導電層２４０を第１のトレンチ２１
０及び第２のトレンチ２２０に埋め込む。次に、メサ表
面２１５Ａ上のゲート酸化層２２５を停止層（stopping
layer）として用いて、エッチングプロセスを行うこと
により、余分な導電層２４０を除去する。次に、ｎ＋領
域２０４とｐ＋領域２０３とを停止層（stopping laye
r）として用いて、メサ表面２１５Ａ上のゲート酸化層
２２５を除去する。
【００２８】続いて、さらなる熱酸化プロセスを施し、
第１の導電層２４０の一部を酸化させることにより、相
互導電酸化層（inter-conductive oxide layer）２４５
を形成する。ポリシリコンの粒子境界により、酸素高速
拡散パス（oxygen fast diffusion paths）が形成され
るので、第１のトレンチ２１０及び第２のトレンチ２２
０内にポリシリコン層又は非結晶シリコン層により形成
される酸化層は、半導体基板上のメサ表面２１５Ａに形
成される酸化層より厚くなる。
第１の導電層２４０の一部を酸化させることにより、相
互導電酸化層（inter-conductive oxide layer）２４５
を形成する。ポリシリコンの粒子境界により、酸素高速
拡散パス（oxygen fast diffusion paths）が形成され
るので、第１のトレンチ２１０及び第２のトレンチ２２
０内にポリシリコン層又は非結晶シリコン層により形成
される酸化層は、半導体基板上のメサ表面２１５Ａに形
成される酸化層より厚くなる。
【００２９】次に、ＦＩＧ．８に示すように、エッチン
グプロセスにより、第１の層２００Ａ、ｎ＋領域２０４
及びｐ＋領域２０３の表面より上の熱酸化層２４５を除
去する。なお、第２のトレンチ２２０のスペーサ２４０
及び第１の導電層２４０上の熱酸化層２４５は、このエ
ッチングプロセスの後も残留し、これにより分離機能
（isolation function）が実現される。続いて、全ての
領域にＴＥＯＳ酸化層２５０が形成される。次に、第１
の層２００ＡのＴＥＯＳ酸化層２５０上にフォトレジス
トパターンが形成され、ソース接合領域が画定される。
グプロセスにより、第１の層２００Ａ、ｎ＋領域２０４
及びｐ＋領域２０３の表面より上の熱酸化層２４５を除
去する。なお、第２のトレンチ２２０のスペーサ２４０
及び第１の導電層２４０上の熱酸化層２４５は、このエ
ッチングプロセスの後も残留し、これにより分離機能
（isolation function）が実現される。続いて、全ての
領域にＴＥＯＳ酸化層２５０が形成される。次に、第１
の層２００ＡのＴＥＯＳ酸化層２５０上にフォトレジス
トパターンが形成され、ソース接合領域が画定される。
【００３０】次に、ＦＩＧ．９に示すように、スパッタ
リングプロセスを行う前に、半導体基板（すなわちベー
ス基板２００Ｃ）の背面に形成されている不要な層を除
去する。この不要な層には、活性領域内の素子を形成す
るときにベース基板２００Ｃの背面に同時に形成された
ＴＥＯＳ酸化層２５０と、相互導電酸化層２４５と、第
１の導電層２４０と、ゲート酸化層２５５とが含まれ
る。
リングプロセスを行う前に、半導体基板（すなわちベー
ス基板２００Ｃ）の背面に形成されている不要な層を除
去する。この不要な層には、活性領域内の素子を形成す
るときにベース基板２００Ｃの背面に同時に形成された
ＴＥＯＳ酸化層２５０と、相互導電酸化層２４５と、第
１の導電層２４０と、ゲート酸化層２５５とが含まれ
る。
【００３１】続いて、スパッタリングプロセスにより金
属層２６０を堆積し、これにより第１の層２００Ａ上の
ソース接合及びベース基板２００Ｃ上のドレイン接合、
すなわち半導体基板の背面が形成される。上述の具体例
と同様に、活性領域上に形成される金属層２６０は、約
２．０μｍ以上終端構造２２０に延出し、その端部が活
性領域から離間している必要がある。これにより、上述
の具体例と同様のリソグラフィックプロセス及びエッチ
ングプロセスを続いて行うことができる。
属層２６０を堆積し、これにより第１の層２００Ａ上の
ソース接合及びベース基板２００Ｃ上のドレイン接合、
すなわち半導体基板の背面が形成される。上述の具体例
と同様に、活性領域上に形成される金属層２６０は、約
２．０μｍ以上終端構造２２０に延出し、その端部が活
性領域から離間している必要がある。これにより、上述
の具体例と同様のリソグラフィックプロセス及びエッチ
ングプロセスを続いて行うことができる。
【００３２】次に、本発明に基づく終端構造を用いてト
レンチＩＧＢＴ構造と終端構造とを同時に形成する第３
の具体例について説明する。ＦＩＧ．１０に示すよう
に、トレンチＭＯＳをＩＧＢＴ構造として形成するため
に準備される半導体基板は、ショットキーダイオードを
形成するための半導体基板とは異なるものであるが、ト
レンチＤＭＯＳ構造用に準備される半導体基板に非常に
似ている。さらに、ここでの処理は、トレンチＤＭＯＳ
を製造するための処理と略同一である。ＩＧＢＴ構造及
び終端構造を同時に形成するために準備される半導体基
板３００は、上面から底面に向かって、第１の層３００
Ａ、第２の層３００Ｂ、第３の層３００Ｃ、及びベース
基板３００Ｄを備える。第１の層３００Ａ、第２の層３
００Ｂ、第３の層３００Ｃは、ベース基板３００Ｄ上に
エピタキシャル成長プロセスを施すことにより形成され
ている。
レンチＩＧＢＴ構造と終端構造とを同時に形成する第３
の具体例について説明する。ＦＩＧ．１０に示すよう
に、トレンチＭＯＳをＩＧＢＴ構造として形成するため
に準備される半導体基板は、ショットキーダイオードを
形成するための半導体基板とは異なるものであるが、ト
レンチＤＭＯＳ構造用に準備される半導体基板に非常に
似ている。さらに、ここでの処理は、トレンチＤＭＯＳ
を製造するための処理と略同一である。ＩＧＢＴ構造及
び終端構造を同時に形成するために準備される半導体基
板３００は、上面から底面に向かって、第１の層３００
Ａ、第２の層３００Ｂ、第３の層３００Ｃ、及びベース
基板３００Ｄを備える。第１の層３００Ａ、第２の層３
００Ｂ、第３の層３００Ｃは、ベース基板３００Ｄ上に
エピタキシャル成長プロセスを施すことにより形成され
ている。
【００３３】第１〜第３の層３００Ａ、３００Ｂ、３０
０Ｃには、ＦＩＧ．６に示す半導体基板と同様の種類の
不純物が同様の濃度でドープされている。例えば、第１
の層３００Ａは、ｐ型のベース層であり、ｐ型のベース
層３０２の上部には、ｎ＋領域３０４とｐ＋領域３０３
が形成されている。第２の層３００Ｂは、ドリフト層と
して機能するｎ−型ドープ層であり、第３の層３００Ｃ
は、バッファ層として機能するｎ＋層である。ベース基
板３００Ｄは、ｐ型導電性不純物が高濃度にドープされ
ている。第１の層３００Ａの厚さは、０．５μｍ〜１
０．０μｍであり、第２の層３００Ｂの厚さは、３μｍ
〜１００μｍである。
０Ｃには、ＦＩＧ．６に示す半導体基板と同様の種類の
不純物が同様の濃度でドープされている。例えば、第１
の層３００Ａは、ｐ型のベース層であり、ｐ型のベース
層３０２の上部には、ｎ＋領域３０４とｐ＋領域３０３
が形成されている。第２の層３００Ｂは、ドリフト層と
して機能するｎ−型ドープ層であり、第３の層３００Ｃ
は、バッファ層として機能するｎ＋層である。ベース基
板３００Ｄは、ｐ型導電性不純物が高濃度にドープされ
ている。第１の層３００Ａの厚さは、０．５μｍ〜１
０．０μｍであり、第２の層３００Ｂの厚さは、３μｍ
〜１００μｍである。
【００３４】ＦＩＧ．１１に示すように、ｎ＋ドープ領
域３０４を貫通して、複数の第１のトレンチ３１０を形
成する。第１のトレンチ３１０の底面は、ｐ型ドープ層
３０２より深い位置に形成される。さらに、各第１のト
レンチ３１０及び第２のトレンチ３２０は、０．２μｍ
〜４．０μｍのメサ３１５により離間されている。第２
のトレンチ３１０は、活性領域の境界から半導体基板の
端部に亘って形成されている。
域３０４を貫通して、複数の第１のトレンチ３１０を形
成する。第１のトレンチ３１０の底面は、ｐ型ドープ層
３０２より深い位置に形成される。さらに、各第１のト
レンチ３１０及び第２のトレンチ３２０は、０．２μｍ
〜４．０μｍのメサ３１５により離間されている。第２
のトレンチ３１０は、活性領域の境界から半導体基板の
端部に亘って形成されている。
【００３５】１５０Å〜３０００Åの厚みを有するゲー
ト酸化層を形成する熱酸化プロセスの後、第１のトレン
チ３１０及び第２のトレンチ３２０にポリシリコン又は
非結晶シリコン層等の第１の導電材料３４０の埋込処理
を行う。次に、メサ３１５の表面を停止層として、ゲー
ト酸化層３２５を用いてエッチバックプロセスを行い、
これにより、第１のトレンチ３１０及び第２のトレンチ
３２０のスペーサのみに第１の導電材料３４０が残留す
る。
ト酸化層を形成する熱酸化プロセスの後、第１のトレン
チ３１０及び第２のトレンチ３２０にポリシリコン又は
非結晶シリコン層等の第１の導電材料３４０の埋込処理
を行う。次に、メサ３１５の表面を停止層として、ゲー
ト酸化層３２５を用いてエッチバックプロセスを行い、
これにより、第１のトレンチ３１０及び第２のトレンチ
３２０のスペーサのみに第１の導電材料３４０が残留す
る。
【００３６】上述の第２の具体例と同様、第１の層３０
０Ａの表面上のゲート酸化層３２５が除去され、さらな
る熱酸化プロセスが実行され、導電層３４０及び金属層
（後に形成される）分離のための相互接続酸化層（inte
r-conductive oxide layer）３４５が形成される。次
に、メサ３１５の表面上の熱酸化層３４５が除去され
る。なお、第１のトレンチ３１０及び第２のトレンチ３
２０内の第１の導電層３４０上の熱酸化層は、相互接続
酸化層として残される。
０Ａの表面上のゲート酸化層３２５が除去され、さらな
る熱酸化プロセスが実行され、導電層３４０及び金属層
（後に形成される）分離のための相互接続酸化層（inte
r-conductive oxide layer）３４５が形成される。次
に、メサ３１５の表面上の熱酸化層３４５が除去され
る。なお、第１のトレンチ３１０及び第２のトレンチ３
２０内の第１の導電層３４０上の熱酸化層は、相互接続
酸化層として残される。
【００３７】さらに、ＦＩＧ．１１に示すように、上述
と同様に、全ての領域上にＴＥＯＳ誘電層３５０を形成
し、これをフォトレジストパターンにより覆う。この
後、エッチングプロセスを行い、ｎ＋ドープ領域３０４
及びｐ＋ドープ領域３０３を露出させる。
と同様に、全ての領域上にＴＥＯＳ誘電層３５０を形成
し、これをフォトレジストパターンにより覆う。この
後、エッチングプロセスを行い、ｎ＋ドープ領域３０４
及びｐ＋ドープ領域３０３を露出させる。
【００３８】次に、ＦＩＧ．１２に示すように、金属ス
パッタリングを行う前に、ベース基板の背面に形成され
ている不要な層を除去する。第２の導電層に続いて、通
常、ベース基板３００Ｄの表面に金属層が形成され、こ
れによりコレクタ電極が形成される。リソグラフィック
プロセス及びエッチングプロセスを順次行った後、第１
の層３００Ａの表面にｐ＋領域３０３とｎ＋領域３０４
に接続されたエミッタ電極が形成される。エミッタ電極
の一方の端部は、活性領域から所定の距離離間した位置
に設けられる。
パッタリングを行う前に、ベース基板の背面に形成され
ている不要な層を除去する。第２の導電層に続いて、通
常、ベース基板３００Ｄの表面に金属層が形成され、こ
れによりコレクタ電極が形成される。リソグラフィック
プロセス及びエッチングプロセスを順次行った後、第１
の層３００Ａの表面にｐ＋領域３０３とｎ＋領域３０４
に接続されたエミッタ電極が形成される。エミッタ電極
の一方の端部は、活性領域から所定の距離離間した位置
に設けられる。
【００３９】本発明の効果は以下の通りである。 （１）空乏境界が平坦であり、空乏境界の湾曲領域を活
性領域から遠く離すことができる。このような特性によ
り早期の電圧降伏現象を防止することができる。 （２）本発明に基づく終端構造に逆バイアス電圧を印加
することにより生じる漏れ電流は、従来のＬＯＣＯＳ及
びガードリングにより構成される終端構造より小さい
（８．８％対１２．８％）。 （３）本発明に基づく終端構造を有するトレンチＭＯＳ
素子は、従来より単純なプロセスで製造できる。本発明
によれば、フォトマスクプロセスを減らすことができ
る。
性領域から遠く離すことができる。このような特性によ
り早期の電圧降伏現象を防止することができる。 （２）本発明に基づく終端構造に逆バイアス電圧を印加
することにより生じる漏れ電流は、従来のＬＯＣＯＳ及
びガードリングにより構成される終端構造より小さい
（８．８％対１２．８％）。 （３）本発明に基づく終端構造を有するトレンチＭＯＳ
素子は、従来より単純なプロセスで製造できる。本発明
によれば、フォトマスクプロセスを減らすことができ
る。
【００４０】当業者にとってあきらかなように、上述し
た本発明の好ましい実施の形態は、本発明を限定する目
的ではなく、例示的に示したものにすぎない。本発明
は、添付の請求の範囲に含まれる様々な変形例及び同様
の構成を包含する。すなわち、本発明の範囲は、最も広
く解釈され、このような変形例及び同様の構造の全てを
含むものと解釈される。
た本発明の好ましい実施の形態は、本発明を限定する目
的ではなく、例示的に示したものにすぎない。本発明
は、添付の請求の範囲に含まれる様々な変形例及び同様
の構成を包含する。すなわち、本発明の範囲は、最も広
く解釈され、このような変形例及び同様の構造の全てを
含むものと解釈される。
【図１】ＦＩＧ．１は、ＬＯＣＯＳ及びガードリングを
終端構造として用いた従来のトレンチショットキーダイ
オードを示す図である。
終端構造として用いた従来のトレンチショットキーダイ
オードを示す図である。
【図２】ＦＩＧ．２は、本発明に基づいて形成された第
１のトレンチ及び第２のトレンチを示す断面図である。
１のトレンチ及び第２のトレンチを示す断面図である。
【図３】ＦＩＧ．３は、本発明に基づいて、第１のトレ
ンチ及び第２のトレンチに第１の導電材料を埋め込んだ
状態を示す断面図である。
ンチ及び第２のトレンチに第１の導電材料を埋め込んだ
状態を示す断面図である。
【図４】ＦＩＧ．４は、本発明に基づいて、終端構造の
酸化層を画定し、活性領域及びスペーサを露出させた状
態を示す断面図である。
酸化層を画定し、活性領域及びスペーサを露出させた状
態を示す断面図である。
【図５】ＦＩＧ．５Ａは、半導体基板の両面にアノード
電極及びカソード電極を形成し、本発明に基づくショッ
トキーダイオード及び終端構造を完成させた状態を示す
断面図である。
電極及びカソード電極を形成し、本発明に基づくショッ
トキーダイオード及び終端構造を完成させた状態を示す
断面図である。
【図６】ＦＩＧ．５Ｂは、本発明に基づくショットキー
ダイオード及び終端構造を用いたシミュレーションにお
ける等電位線及び電力線を示す図である。
ダイオード及び終端構造を用いたシミュレーションにお
ける等電位線及び電力線を示す図である。
【図７】ＦＩＧ．５Ｃは、本発明に基づく終端構造を有
するトレンチショットキーダイオード及び有さないトレ
ンチショットキーダイオードの漏れ電流を比較するシミ
ュレーション結果を示す図である。
するトレンチショットキーダイオード及び有さないトレ
ンチショットキーダイオードの漏れ電流を比較するシミ
ュレーション結果を示す図である。
【図８】ＦＩＧ．６は、本発明に基づくＤＭＯＳ素子及
び終端構造のために準備される半導体基板の断面図であ
る。
び終端構造のために準備される半導体基板の断面図であ
る。
【図９】ＦＩＧ．７は、第１の導電層をエッチバック
し、高温熱酸化プロセスにより相互接続酸化層を形成し
た状態を示す断面図である。
し、高温熱酸化プロセスにより相互接続酸化層を形成し
た状態を示す断面図である。
【図１０】ＦＩＧ．８は、終端構造酸化層を画定し、活
性領域及びスペーサを露出した状態を示す断面図であ
る。
性領域及びスペーサを露出した状態を示す断面図であ
る。
【図１１】ＦＩＧ．９は、半導体基板の両面にソース電
極及びドレイン電極を形成し、本発明に基づくＤＭＯＳ
素子及び終端構造を完成させた状態を示す断面図であ
る。
極及びドレイン電極を形成し、本発明に基づくＤＭＯＳ
素子及び終端構造を完成させた状態を示す断面図であ
る。
【図１２】ＦＩＧ．１０は、本発明に基づくＩＧＢＴ及
び終端構造のために準備される半導体基板の断面を示す
図である。
び終端構造のために準備される半導体基板の断面を示す
図である。
【図１３】ＦＩＧ．１１は、終端構造酸化層を画定し、
活性領域及びスペーサを露出させた状態を示す断面図で
ある。
活性領域及びスペーサを露出させた状態を示す断面図で
ある。
【図１４】ＦＩＧ．１２は、半導体基板の両面にエミッ
タ電極とコレクタ電極とを形成し、本発明に基づくＩＧ
ＢＴ及び終端構造を完成させた状態を示す断面図であ
る。
タ電極とコレクタ電極とを形成し、本発明に基づくＩＧ
ＢＴ及び終端構造を完成させた状態を示す断面図であ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/50 Ｊ Ｂ Ｕ (72)発明者 チャン ミン リウ 台湾 830 カオシン フェンシャン シ ティ ハン プ シン チュン レーン ドーン サン ナンバー104 (72)発明者 ミン チェ カオ 台湾 709 タイナン チャンゲ ストリ ート セクション２ レーン12 アレイ 323 ナンバー21 (72)発明者 ミン ジン サイ 台湾 300 シンチュウ ガウツェイ ロ ード レーン９ アレイ４ ７フロア (72)発明者 プ ジュ クン 台湾 タイペイ チュン シュン ロード セクション１ レーン26 アレイ11 ナ ンバー14 ３フロア Ｆターム(参考） 4M104 AA01 BB01 BB04 CC01 CC03 DD08 DD16 DD37 DD43 DD66 DD72 DD78 DD86 DD89 EE05 EE14 GG03 GG06 GG09 GG10 GG11 GG14 GG15 GG18 HH18
Claims (22)
- 【請求項１】 トレンチ金属酸化膜半導体素子用の終端
構造において、 トレンチ金属酸化膜半導体素子が形成された活性領域
と、該活性領域の境界から半導体基板の端部に亘って形
成されたトレンチとを有する半導体基板と、 上記トレンチの側壁にスペーサとして形成された金属酸
化膜半導体ゲートと、 上記スペーサ及び上記トレンチの底面の一部を覆うよう
に形成された終端構造酸化層と、 上記半導体基板の背面に第１の電極として形成された第
１の導電層と、上記半導体基板の上記活性領域から上記
スペーサを介して上記終端構造酸化層の一部に至る表面
に第２の電極として形成された第２の導電層とを備える
終端構造。 - 【請求項２】 上記トレンチの深さは、０．４μｍ乃至
１０μｍであることを特徴とする請求項１記載の終端構
造。 - 【請求項３】 上記金属酸化膜半導体ゲートは、ゲート
酸化層上に形成された導電層を備えることを特徴とする
請求項１記載の終端構造。 - 【請求項４】 上記トレンチ金属酸化膜半導体素子はパ
ワートランジスタを備えることを特徴とする請求項１記
載の終端構造。 - 【請求項５】 上記パワートランジスタは、準備された
半導体基板の種類及び上記金属酸化膜半導体ゲートが上
記金属酸化膜半導体ゲートの導電層を上記第２の電極か
ら分離する相互接続酸化層を有するか否かに応じて、シ
ョットキーダイオード、二重拡散金属酸化膜半導体及び
絶縁ゲート型バイポーラトランジスタからなるグループ
から選択されることを特徴とする請求項４記載の終端構
造。 - 【請求項６】 トレンチ金属酸化膜半導体素子用の終端
構造において、該終端構造及び該トレンチ金属酸化膜半
導体素子は、 第１のトレンチ及び第２のトレンチが形成された半導体
基板と、 上記第１のトレンチ内に形成された第１の金属酸化膜半
導体ゲート及び上記第２のトレンチの側壁にスペーサと
して形成された第２の金属酸化膜半導体ゲートと、 上記スペーサ及び上記トレンチの底面の一部を覆うよう
に形成された終端構造酸化層と、 上記半導体基板の背面に第１の電極を形成し、上記半導
体基板の表面に第２の電極を形成する導電層とを備える
終端構造及びトレンチ金属酸化膜半導体素子。 - 【請求項７】 上記半導体基板は、第１の種類の導電性
不純物が低濃度にドープされた第１の層と、該第１の種
類の導電性不純物が高濃度にドープされたベース基板と
を備えるショットキーダイオード用の半導体基板である
ことを特徴とする請求項６記載の終端構造及びトレンチ
金属酸化膜半導体素子。 - 【請求項８】 上記第１のトレンチ及び第２のトレンチ
は、上記第１の層内に形成され、０．４μｍ〜１０μｍ
の深さを有することを特徴とする請求項７記載の終端構
造及びトレンチ金属酸化膜半導体素子。 - 【請求項９】 上記第１の金属酸化膜半導体ゲート及び
第２の金属酸化膜半導体ゲートは、上記第１のトレンチ
及び第２のトレンチの底面及び側壁に形成されたゲート
酸化層と、該ゲート酸化層上に形成され該第１のトレン
チ及び第２のトレンチを埋める第１の導電層とを備える
ことを特徴とする請求項６記載の終端構造及びトレンチ
金属酸化膜半導体素子。 - 【請求項１０】 上記第１のトレンチは、活性領域内に
形成され、上記第２のトレンチは、該活性領域の境界か
ら上記半導体基板の端部に亘って形成されていることを
特徴とする請求項６記載の終端構造及びトレンチ金属酸
化膜半導体素子。 - 【請求項１１】 上記第１の導電層は、金属、ポリシリ
コン及び非結晶シリコンからなるグループから選択され
た材料から形成されることを特徴とする請求項９記載の
終端構造及びトレンチ金属酸化膜半導体素子。 - 【請求項１２】 上記第２の電極は、上記活性領域に接
続され、空乏領域の湾曲領域が上記活性領域の境界から
少なくとも２μｍ離間するように、上記スペーサを含む
上記終端構造酸化層の一部を覆うように形成されている
ことを特徴とする請求項７記載の終端構造及びトレンチ
金属酸化膜半導体素子。 - 【請求項１３】 上記半導体基板は、最上面に形成さ
れ、ｐ型導電性不純物が高濃度にドープされた第１の層
と、該第１の層の下層に形成され、ｐ型導電性不純物が
低濃度にドープされた第２の層と、該第２の層の下層に
形成され、ｎ型導電性不純物が低濃度にドープされた第
３の層と、該第３の層の下層に形成され、ｎ型導電性不
純物が高濃度にドープされたベース基板と、上記第１の
層の内部及び上記第２の層の上部にｎ型導電性不純物を
高濃度にドープして形成された複数の領域とを備える二
重拡散金属酸化膜半導体素子用の半導体基板であること
を特徴とする請求項６記載の終端構造及びトレンチ金属
酸化膜半導体素子。 - 【請求項１４】 上記第１の金属酸化膜半導体ゲート
は、上記第１の導電層を上記第１の電極から分離する相
互接続酸化層を表面に備えることを特徴とする請求項１
３記載の終端構造及びトレンチ金属酸化膜半導体素子。 - 【請求項１５】 上記第１の層及び第２の層の厚みは
０．５μｍ乃至５．０μｍであり、上記第３の層の厚み
は３．０μｍ乃至３０．０μｍであることを特徴とする
請求項１３記載の終端構造及びトレンチ金属酸化膜半導
体素子。 - 【請求項１６】 上記半導体基板は、最上層に形成さ
れ、ｐ型導電性不純物が高濃度にドープされた第１の層
と、該第１の層の下層に形成され、ｐ型導電性不純物が
低濃度にドープされた第２の層と、該第２の層の下層に
形成され、ｎ型導電性不純物が低濃度にドープされた第
３の層と、該第３の層の下層に形成され、ｎ型導電性不
純物が高濃度にドープされた第４の層と、該第４の層の
下層に形成され、ｐ型導電性不純物が高濃度にドープさ
れたベース基板と、上記第１の層の内部及び上記第２の
層の上部にｎ型導電性不純物を高濃度にドープして形成
された複数の領域とを備える絶縁ゲート型バイポーラト
ランジスタ素子用の半導体基板であり、上記第１の金属
酸化膜半導体ゲートは、上記第１の導電層を上記第１の
電極から分離するための相互接続酸化層を表面に備える
ことを特徴とする請求項６記載の終端構造及びトレンチ
金属酸化膜半導体素子。 - 【請求項１７】 トレンチ金属酸化膜半導体素子用の終
端構造において、該終端構造及び該トレンチ金属酸化膜
半導体素子は、 活性領域内にそれぞれ互いに離間して形成された複数の
第１のトレンチと、該活性領域の境界から半導体基板の
端部に亘って形成された第２のトレンチとを有する半導
体基板と、 上記各第１のトレンチに形成された第１の種類の金属酸
化膜半導体ゲート及び上記第２のトレンチの側壁にスペ
ーサとして形成された第２の金属酸化膜半導体ゲート
と、 上記第２のトレンチにおいて、上記スペーサ及び該第２
のトレンチの底面の一部を覆うように形成された終端構
造酸化層と、 上記半導体基板の背面に第１の電極を形成し、該半導体
基板の表面に第２の電極を形成する導電層であって、上
記第２の電極は、上記活性領域に接続され、空乏領域の
湾曲領域が上記活性領域の境界から少なくとも２μｍ離
間するように、上記スペーサを含む上記終端構造酸化層
の一部を覆うように形成された第２の電極を形成する導
電層とを備える終端構造及びトレンチ金属酸化膜半導体
素子。 - 【請求項１８】 上記半導体基板は、第１の種類の導電
性不純物が低濃度にドープされた第１の層と、該第１の
種類の導電性不純物が高濃度にドープされたベース基板
とを備えるショットキーダイオード用の半導体基板であ
ることを特徴とする請求項１７記載の終端構造及びトレ
ンチ金属酸化膜半導体素子。 - 【請求項１９】 上記第１のトレンチ及び第２のトレン
チは、０．４μｍ〜１０μｍの深さを有することを特徴
とする請求項１７記載の終端構造。 - 【請求項２０】 上記第１の種類の金属酸化膜半導体ゲ
ート及び第２の金属酸化膜半導体ゲートは、上記第１の
トレンチ及び第２のトレンチの底面及び側壁に形成され
たゲート酸化層と、該ゲート酸化層上に形成され該第１
のトレンチ及び第２のトレンチを埋める第１の導電層と
を備えることを特徴とする請求項１７記載の終端構造及
びトレンチ金属酸化膜半導体素子。 - 【請求項２１】 上記第１の導電層は、金属、ポリシリ
コン及び非結晶シリコンからなるグループから選択され
た材料から形成されることを特徴とする請求項２０記載
の終端構造及びトレンチ金属酸化膜半導体素子。 - 【請求項２２】 上記第２の電極は、上記活性領域に接
続され、空乏領域の湾曲領域が上記活性領域の境界から
少なくとも２μｍ離間するように、上記スペーサを含む
上記終端構造酸化層の一部を覆うように形成されている
ことを特徴とする請求項１７記載の終端構造及びトレン
チ金属酸化膜半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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