JPH08204194A - 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 - Google Patents
比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法Info
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- JPH08204194A JPH08204194A JP7229650A JP22965095A JPH08204194A JP H08204194 A JPH08204194 A JP H08204194A JP 7229650 A JP7229650 A JP 7229650A JP 22965095 A JP22965095 A JP 22965095A JP H08204194 A JPH08204194 A JP H08204194A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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-
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Abstract
(57)【要約】 （修正有）
【課題】 比較的少ない数のマスキング工程で製造され
る、プロセス制御性及び降伏電圧の安定性を改善したＤ
ＭＯＳトランジスタと、その製造方法を提供する。 【解決手段】 トレンチ型ＤＭＯＳトランジスタを７つ
のマスキング工程を用いて製造するが、その工程の１つ
で、Ｐ＋型の深い本体領域１０６，１０８が画定され、
ＬＯＣＯＳ工程によりマスクを形成されたトランジスタ
のアクティブ領域が形成される。別のマスキング工程に
より、トランジスタのアクティブ領域よりも厚い末端領
域１１６の絶縁酸化層１１８が画定され、これによって
製造工程での基盤の汚染を低減し、プロセス制御性を改
善することが出来る。更に末端領域の厚いフィールド酸
化層１１８によって電界分布が改善され、電子なだれ降
伏電圧がより安定した予想可能なものとなる。
る、プロセス制御性及び降伏電圧の安定性を改善したＤ
ＭＯＳトランジスタと、その製造方法を提供する。 【解決手段】 トレンチ型ＤＭＯＳトランジスタを７つ
のマスキング工程を用いて製造するが、その工程の１つ
で、Ｐ＋型の深い本体領域１０６，１０８が画定され、
ＬＯＣＯＳ工程によりマスクを形成されたトランジスタ
のアクティブ領域が形成される。別のマスキング工程に
より、トランジスタのアクティブ領域よりも厚い末端領
域１１６の絶縁酸化層１１８が画定され、これによって
製造工程での基盤の汚染を低減し、プロセス制御性を改
善することが出来る。更に末端領域の厚いフィールド酸
化層１１８によって電界分布が改善され、電子なだれ降
伏電圧がより安定した予想可能なものとなる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば７つのマス
キング工程のような、比較的少ない工程で製造される、
細長い溝（trench）と浅い拡散領域を有し、厚い誘電体
層を末端領域に形成したトレンチ型ＤＭＯＳトランジス
タとその製造方法に関する。
キング工程のような、比較的少ない工程で製造される、
細長い溝（trench）と浅い拡散領域を有し、厚い誘電体
層を末端領域に形成したトレンチ型ＤＭＯＳトランジス
タとその製造方法に関する。
【０００２】
【従来の技術】ＤＭＯＳトランジスタはＭＯＳＦＥＴの
１つの形式として知られ、トランジスタ領域の形成に拡
散が用いられ、典型的な応用分野にパワートランジスタ
としての使用が上げられる。このようなデバイスは、自
動車の電気系統、電源、電源制御装置といった幅広い応
用範囲を有する。
１つの形式として知られ、トランジスタ領域の形成に拡
散が用いられ、典型的な応用分野にパワートランジスタ
としての使用が上げられる。このようなデバイスは、自
動車の電気系統、電源、電源制御装置といった幅広い応
用範囲を有する。
【０００３】何年にも亘って、パワーＭＯＳＦＥＴ装置
の製造のためにさまざまな異なった工程が用いられてき
たが、深い拡散工程は一般的に使用されるものである。
基板に溝を有するトランジスタがよく知られているが、
この溝は薄い酸化層に形成されたもので、そこに電気伝
導性ポリシリコンを満たすことによってトランジスタゲ
ート構造体を形成する。
の製造のためにさまざまな異なった工程が用いられてき
たが、深い拡散工程は一般的に使用されるものである。
基板に溝を有するトランジスタがよく知られているが、
この溝は薄い酸化層に形成されたもので、そこに電気伝
導性ポリシリコンを満たすことによってトランジスタゲ
ート構造体を形成する。
【０００４】従来技術に於いては、トレンチ型ＤＭＯＳ
トランジスタはその製造工程において、さまざまなトラ
ンジスタ領域、即ちアクティブトランジスタ領域が形成
されたタブ、トランジスタの本体部分、トランジスタの
ソース領域、それぞれが分離拡散領域となる本体接合領
域、フィールドプレート及びフィールドリングのような
末端構造体などを画定するために、比較的多くの（例え
ば８か９の）マスキング工程を必要とするという欠点を
有する。追加的なマスキング工程によって、トランジス
タの酸化層及びポリシリコン部分が形成される。各追加
的なマスキング工程ではマスクの整合をとる必要がある
が、これは歩留まりを低減させる整合エラーが発生する
可能性があるということでもある。更に、温度変化のサ
イクルを含む数多くの工程によって注入されたイオンの
一部が必要以上に拡散してしまう傾向があり、これによ
っていろいろな拡散領域の横向きの広がり及び／若しく
は深さが変えられてしまうことになる。
トランジスタはその製造工程において、さまざまなトラ
ンジスタ領域、即ちアクティブトランジスタ領域が形成
されたタブ、トランジスタの本体部分、トランジスタの
ソース領域、それぞれが分離拡散領域となる本体接合領
域、フィールドプレート及びフィールドリングのような
末端構造体などを画定するために、比較的多くの（例え
ば８か９の）マスキング工程を必要とするという欠点を
有する。追加的なマスキング工程によって、トランジス
タの酸化層及びポリシリコン部分が形成される。各追加
的なマスキング工程ではマスクの整合をとる必要がある
が、これは歩留まりを低減させる整合エラーが発生する
可能性があるということでもある。更に、温度変化のサ
イクルを含む数多くの工程によって注入されたイオンの
一部が必要以上に拡散してしまう傾向があり、これによ
っていろいろな拡散領域の横向きの広がり及び／若しく
は深さが変えられてしまうことになる。
【０００５】従って、比較的少ないマスキング工程から
なるトランジスタ製造工程が必要とされている。
なるトランジスタ製造工程が必要とされている。
【０００６】また、本発明に於いて参照すべき、１９９
４年５月３１日に付与されたSze Hon Kwan他を発明者と
する「Trenched DMOS Transistor Fabrication Using S
ix Masks」という表題の米国特許第５，３１６，９５９
号におけるトランジスタの製造工程によれば、そのトラ
ンジスタの構造が、そのアクティブ（ゲート）領域に於
ける酸化（誘電体）層の厚みと末端部分の厚みとが同じ
ものとなる。この発明のトランジスタに於いても、パッ
シベーション（不活性）層及び浮遊ゲートからの充電効
果によって降伏電圧の不安定性が生ずるという欠点が、
いくらかみられる。
４年５月３１日に付与されたSze Hon Kwan他を発明者と
する「Trenched DMOS Transistor Fabrication Using S
ix Masks」という表題の米国特許第５，３１６，９５９
号におけるトランジスタの製造工程によれば、そのトラ
ンジスタの構造が、そのアクティブ（ゲート）領域に於
ける酸化（誘電体）層の厚みと末端部分の厚みとが同じ
ものとなる。この発明のトランジスタに於いても、パッ
シベーション（不活性）層及び浮遊ゲートからの充電効
果によって降伏電圧の不安定性が生ずるという欠点が、
いくらかみられる。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、比較的少ない数のマスキング工程で製造される、プ
ロセス制御性及び降伏電圧の安定性を改善したトランジ
スタと、その製造方法を提供することである。
は、比較的少ない数のマスキング工程で製造される、プ
ロセス制御性及び降伏電圧の安定性を改善したトランジ
スタと、その製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明に基づくトレンチ
型ＤＭＯＳトランジスタは、比較的浅いトランジスタア
クティブ領域を有するようなその実施例の１つに於いて
は、比較的細長く浅い溝を有する。厚いフィールド酸化
層を成長させる前に、トランジスタの末端領域の基板の
主要な表面を露出させる形の追加的なマスキング工程を
実施することによって、フィールド酸化誘電体層が末端
領域に形成されるが、これはトランジスタのアクティブ
部分に於けるゲート酸化層よりも比較的厚い物である。
末端領域に厚いフィールド酸化層を設けることによって
電界分布が改善され、電子なだれ降伏は末端領域よりも
セル（アクティブ）領域に於いて発生しやすくなるの
で、降伏電圧の挙動はより安定し、予想しやすい物とな
る。更にこの厚い酸化層によって、プロセス制御性も改
善される。また、末端領域の厚い酸化層によって、下層
をなす基板が、上層からのドーパント若しくはイオンに
より汚染されるのも防止することができ、また、末端領
域に於ける漏れ電流の問題も低減することができる。
型ＤＭＯＳトランジスタは、比較的浅いトランジスタア
クティブ領域を有するようなその実施例の１つに於いて
は、比較的細長く浅い溝を有する。厚いフィールド酸化
層を成長させる前に、トランジスタの末端領域の基板の
主要な表面を露出させる形の追加的なマスキング工程を
実施することによって、フィールド酸化誘電体層が末端
領域に形成されるが、これはトランジスタのアクティブ
部分に於けるゲート酸化層よりも比較的厚い物である。
末端領域に厚いフィールド酸化層を設けることによって
電界分布が改善され、電子なだれ降伏は末端領域よりも
セル（アクティブ）領域に於いて発生しやすくなるの
で、降伏電圧の挙動はより安定し、予想しやすい物とな
る。更にこの厚い酸化層によって、プロセス制御性も改
善される。また、末端領域の厚い酸化層によって、下層
をなす基板が、上層からのドーパント若しくはイオンに
より汚染されるのも防止することができ、また、末端領
域に於ける漏れ電流の問題も低減することができる。
【０００９】実施例の１つに於いては、末端領域に於け
る厚いフィールド酸化層に加えて、フィールドプレート
（field plate）も設けられるが、これはトランジスタ
アクティブ領域のソース領域への金属配線によって、ガ
ードリング（guard ring）との電気的接続をなされてい
る。
る厚いフィールド酸化層に加えて、フィールドプレート
（field plate）も設けられるが、これはトランジスタ
アクティブ領域のソース領域への金属配線によって、ガ
ードリング（guard ring）との電気的接続をなされてい
る。
【００１０】
【発明の実施の形態】本発明の理解のため、以下の米国
特許及び米国特許出願を参照されたい。第１に参照すべ
きは、Hamza Yilmaz他による「Low On-Resistance Powe
r MOS Technology」という表題の米国特許第５，３０
４，８３１号であって、これは５つのマスキング工程を
用いたＤＭＯＳトランジスタの製造方法に関するもので
ある。第２に参照すべきは、Izak bencuyaによる「Fiel
d Effect Transister Having Edge Termination Utiliz
ing Trench Technology」という表題の１９９３年７月
２３日に出願された米国特許出願第０７／９１８，９９
６号である。
特許及び米国特許出願を参照されたい。第１に参照すべ
きは、Hamza Yilmaz他による「Low On-Resistance Powe
r MOS Technology」という表題の米国特許第５，３０
４，８３１号であって、これは５つのマスキング工程を
用いたＤＭＯＳトランジスタの製造方法に関するもので
ある。第２に参照すべきは、Izak bencuyaによる「Fiel
d Effect Transister Having Edge Termination Utiliz
ing Trench Technology」という表題の１９９３年７月
２３日に出願された米国特許出願第０７／９１８，９９
６号である。
【００１１】以下、本発明に基づく７つのマスキング工
程を有する製造工程について説明する。但し、以下の説
明で参照されるべき図面に示された７つのマスキング工
程は、図面に示されたものに限られるものでなく、本発
明に基づく他のさまざまなマスキング工程からなる製造
工程が実現可能であることは理解されよう。
程を有する製造工程について説明する。但し、以下の説
明で参照されるべき図面に示された７つのマスキング工
程は、図面に示されたものに限られるものでなく、本発
明に基づく他のさまざまなマスキング工程からなる製造
工程が実現可能であることは理解されよう。
【００１２】図１に於いて、本発明に基づくＮ−チャネ
ル工程は、従来と同じＮ＋ドーピングをなされたシリコ
ン基板（図示せず）上に形成された、例えば０．２０〜
２．０Ω−ｃｍの抵抗率を有するＮ−ドーピングをなさ
れたエピタキシャル層１００を使用しており、この層１
００は例えば０．００１〜０．０１０Ω−ｃｍの抵抗率
を有し、５〜１５μｍの厚みを持つ物でも良い。ここ
で、基板の厚みは約５００μｍである。二酸化シリコン
の薄い層１０２はエピタキシャル層１００の主要な表面
上に於いて３００〜５００Åの厚みに熱成長させられ、
その上に１００〜２０００Åの厚みを有する窒化シリコ
ンのマスク層１０４が形成される。マスク層１０４は、
従来のようにパターンに形成されエッチングされる。そ
の後、窒化硼素プロセスを用いることによって、若しく
は３０〜６０ＫｅＶのエネルギーで２×１０13〜１×１
０16／ｃｍ2ドーズの硼素をマスク層１０４を通して注
入することによって硼素が付着させられ、Ｐ＋型の深い
本体領域１０６、１０８を形成するが、これは約２〜３
μｍの深さを有し、主要な領域に於ける濃度が１×１０
16〜２×１０19／ｃｍ3であって、Ｐ＋型フィールドリ
ング（末端構造体）１１０、１１２、１１４に似たもの
である。
ル工程は、従来と同じＮ＋ドーピングをなされたシリコ
ン基板（図示せず）上に形成された、例えば０．２０〜
２．０Ω−ｃｍの抵抗率を有するＮ−ドーピングをなさ
れたエピタキシャル層１００を使用しており、この層１
００は例えば０．００１〜０．０１０Ω−ｃｍの抵抗率
を有し、５〜１５μｍの厚みを持つ物でも良い。ここ
で、基板の厚みは約５００μｍである。二酸化シリコン
の薄い層１０２はエピタキシャル層１００の主要な表面
上に於いて３００〜５００Åの厚みに熱成長させられ、
その上に１００〜２０００Åの厚みを有する窒化シリコ
ンのマスク層１０４が形成される。マスク層１０４は、
従来のようにパターンに形成されエッチングされる。そ
の後、窒化硼素プロセスを用いることによって、若しく
は３０〜６０ＫｅＶのエネルギーで２×１０13〜１×１
０16／ｃｍ2ドーズの硼素をマスク層１０４を通して注
入することによって硼素が付着させられ、Ｐ＋型の深い
本体領域１０６、１０８を形成するが、これは約２〜３
μｍの深さを有し、主要な領域に於ける濃度が１×１０
16〜２×１０19／ｃｍ3であって、Ｐ＋型フィールドリ
ング（末端構造体）１１０、１１２、１１４に似たもの
である。
【００１３】次に図２に於いて、マスク層１０４によ
る、末端領域１１６でパターンをなす追加的なマスクが
形成され、そこでは薄いゲート酸化層１０２が比較的露
出された形となっている。この追加的なマスキング工程
は、前記の米国特許第５，３１６，９５９号に於いて開
示された方法を改善するものである。
る、末端領域１１６でパターンをなす追加的なマスクが
形成され、そこでは薄いゲート酸化層１０２が比較的露
出された形となっている。この追加的なマスキング工程
は、前記の米国特許第５，３１６，９５９号に於いて開
示された方法を改善するものである。
【００１４】図３に示す５０００〜８０００Åの厚みを
有するシリコンの局部酸化層（ＬＯＣＯＳ層）１１８
が、窒化マスク層１０４を除去してアクティブトランジ
スタセル及び装置の末端部分を画定した後、厚いフィー
ルド酸化層に成長させるべく設けられる。（図１から図
１１に於いて装置の末端領域とは図の右側の領域を指
し、トランジスタの中心的なアクティブセル部分とは図
の左側部分を指す。また、工程は概略図によって示され
ており、図面は一定の尺度には従っていない。）
有するシリコンの局部酸化層（ＬＯＣＯＳ層）１１８
が、窒化マスク層１０４を除去してアクティブトランジ
スタセル及び装置の末端部分を画定した後、厚いフィー
ルド酸化層に成長させるべく設けられる。（図１から図
１１に於いて装置の末端領域とは図の右側の領域を指
し、トランジスタの中心的なアクティブセル部分とは図
の左側部分を指す。また、工程は概略図によって示され
ており、図面は一定の尺度には従っていない。）
【００１５】図３に於いて示すように、厚いフィールド
酸化層１１８は末端領域１１６上に延在している。
酸化層１１８は末端領域１１６上に延在している。
【００１６】次に図４に於いて、ＬＰＯ（低温酸化）第
２マスク層（図示せず）は従来のようにパターンをなす
形で設けられ、溝１２０、１２２、１２４、１２６はそ
れぞれ深さ１．５〜３μｍ、幅１〜２μｍのサイズに、
非等方反応性イオンによるドライエッチングによって形
成される。溝１２０、１２２、１２４はゲート電極溝と
して設けられ、溝１２４、１２６は、フィールドリング
を、隣接する構造体から分離する役割を果たす。溝の壁
及び角部分を等方性のプラズマによる「円孔（round ho
le）」エッチングによって滑らかにし、かつ犠牲となる
酸化層を成長させてその後その酸化層を除去した後、ゲ
ート酸化層１３０は、従来のように溝１２０〜１２６の
側壁部に於いて１００〜１０００Åの厚みに成長させら
れる。
２マスク層（図示せず）は従来のようにパターンをなす
形で設けられ、溝１２０、１２２、１２４、１２６はそ
れぞれ深さ１．５〜３μｍ、幅１〜２μｍのサイズに、
非等方反応性イオンによるドライエッチングによって形
成される。溝１２０、１２２、１２４はゲート電極溝と
して設けられ、溝１２４、１２６は、フィールドリング
を、隣接する構造体から分離する役割を果たす。溝の壁
及び角部分を等方性のプラズマによる「円孔（round ho
le）」エッチングによって滑らかにし、かつ犠牲となる
酸化層を成長させてその後その酸化層を除去した後、ゲ
ート酸化層１３０は、従来のように溝１２０〜１２６の
側壁部に於いて１００〜１０００Åの厚みに成長させら
れる。
【００１７】次に図５に於いて、少なくとも各溝の大き
さと同じ厚み及び幅を有するポリシリコン層１３２を設
けることによって各溝をプレナーにする。この比較的厚
いポリシリコン層１３２は部分的に（マスクなしで）ド
ライエッチングされ、０．５μｍの厚みにされる。フォ
トレジストマスク（図示せず）により主要な表面の領域
を保護することによって、基盤の裏面のポリシリコン層
及び酸化層は化学的ウエットエッチングによって除去さ
れる。残ったポリシリコン１３２は次にドーピングをな
されて、導電率が２Ω／面積より小さいものにされる。
次にポリシリコン１３２によるマスク層の形成と、第２
ポリシリコンの「デフレッカブル（defreckable）」エ
ッチングが行われ、次の工程のための窓を設けた図５の
ような構造が形成される。ＬＯＣＯＳ酸化工程を用いて
酸化工程に於ける高さを低くすることによって、従来技
術のポリストリンガー（poly stringer）の問題は起こ
らなくなる。
さと同じ厚み及び幅を有するポリシリコン層１３２を設
けることによって各溝をプレナーにする。この比較的厚
いポリシリコン層１３２は部分的に（マスクなしで）ド
ライエッチングされ、０．５μｍの厚みにされる。フォ
トレジストマスク（図示せず）により主要な表面の領域
を保護することによって、基盤の裏面のポリシリコン層
及び酸化層は化学的ウエットエッチングによって除去さ
れる。残ったポリシリコン１３２は次にドーピングをな
されて、導電率が２Ω／面積より小さいものにされる。
次にポリシリコン１３２によるマスク層の形成と、第２
ポリシリコンの「デフレッカブル（defreckable）」エ
ッチングが行われ、次の工程のための窓を設けた図５の
ような構造が形成される。ＬＯＣＯＳ酸化工程を用いて
酸化工程に於ける高さを低くすることによって、従来技
術のポリストリンガー（poly stringer）の問題は起こ
らなくなる。
【００１８】図６に示すように、被覆硼素のＰ−イオン
を本体へ約６０ＫｅＶのエネルギーで２×１０13〜５×
１０13／ｃｍ2ドーズ注入し、拡散させて、表面濃度が
最終的に約２×１０17／ｃｍ3となるようにすることに
よって、本体領域１３４、１３６、１３８が形成され
る。
を本体へ約６０ＫｅＶのエネルギーで２×１０13〜５×
１０13／ｃｍ2ドーズ注入し、拡散させて、表面濃度が
最終的に約２×１０17／ｃｍ3となるようにすることに
よって、本体領域１３４、１３６、１３８が形成され
る。
【００１９】次に被覆Ｎ＋砒素ソースを６０〜１２０Ｋ
ｅＶのエネルギーで、１×１０15〜１×１０16／ｃｍ2
ドーズ注入し、拡散させて、最終的な表面濃度を５×１
０19／ｃｍ3として、図７のようにＮ＋型ソース領域１
４０、１４２を形成する。Ｎ＋型ソース領域１４０、１
４２の深さは約０．５μｍである。
ｅＶのエネルギーで、１×１０15〜１×１０16／ｃｍ2
ドーズ注入し、拡散させて、最終的な表面濃度を５×１
０19／ｃｍ3として、図７のようにＮ＋型ソース領域１
４０、１４２を形成する。Ｎ＋型ソース領域１４０、１
４２の深さは約０．５μｍである。
【００２０】そして、図８に示すように、蛍光硼珪酸ガ
ラス（ＢＰＳＧ）１４６の層を、従来のように構造体全
体の上に約１．３５μｍの厚みで設ける。次に、図９の
ように、ＢＰＳＧ層１４６は、パターンをなす形でマス
クされて、トランジスタ構造体に電極接触開口部１５
０、１５２、１５４、１５６が設けられる。また、ＢＰ
ＳＧ層１４６の末端領域に設けられた開口部１５８はこ
の工程に於いて形成される。そしてＢＰＳＧ層１４６
は、従来のようにその角の部分を滑らかにするべくリフ
ロー（reflow）される。
ラス（ＢＰＳＧ）１４６の層を、従来のように構造体全
体の上に約１．３５μｍの厚みで設ける。次に、図９の
ように、ＢＰＳＧ層１４６は、パターンをなす形でマス
クされて、トランジスタ構造体に電極接触開口部１５
０、１５２、１５４、１５６が設けられる。また、ＢＰ
ＳＧ層１４６の末端領域に設けられた開口部１５８はこ
の工程に於いて形成される。そしてＢＰＳＧ層１４６
は、従来のようにその角の部分を滑らかにするべくリフ
ロー（reflow）される。
【００２１】次に、図１０のように、金属層１６０（例
えばアルミニウム若しくはアルミニウム＋１％のシリコ
ン）が、スパッタリング（sputtering）の後、従来のパ
ターンをなすマスク層を用いたエッチングのような手段
を用いることによって、構造体全体の上に形成される。
えばアルミニウム若しくはアルミニウム＋１％のシリコ
ン）が、スパッタリング（sputtering）の後、従来のパ
ターンをなすマスク層を用いたエッチングのような手段
を用いることによって、構造体全体の上に形成される。
【００２２】次に、図１１のように、ＰＳＧまたはプラ
ズマ窒化層のような不活性化層１６２がマスキングによ
って形成され、ゲート及びソース領域の接続をなす結合
パッド開口部（図示せず）がその層を貫通する形て設け
られる。
ズマ窒化層のような不活性化層１６２がマスキングによ
って形成され、ゲート及びソース領域の接続をなす結合
パッド開口部（図示せず）がその層を貫通する形て設け
られる。
【００２３】前記の米国特許第５，３１６，９５９号に
開示された構造とは対照的に、ここでは、厚いフィール
ド酸化層１１８が、図１１の右側の末端領域の端部に至
るまで延在し、上記のような利点をもたらしている。ま
た、ここではＰ＋ドーピングを成された領域１１４が上
層をなす金属接合部１６０ｃによって接続されている。
最終的な末端領域の構造は、接合部１６０ｃによってポ
リシリコンプレート１３２ｂとの電気的接続をなされ、
トランジスタソース領域との接続もなされたＰ＋ガード
リング１１４となる。
開示された構造とは対照的に、ここでは、厚いフィール
ド酸化層１１８が、図１１の右側の末端領域の端部に至
るまで延在し、上記のような利点をもたらしている。ま
た、ここではＰ＋ドーピングを成された領域１１４が上
層をなす金属接合部１６０ｃによって接続されている。
最終的な末端領域の構造は、接合部１６０ｃによってポ
リシリコンプレート１３２ｂとの電気的接続をなされ、
トランジスタソース領域との接続もなされたＰ＋ガード
リング１１４となる。
【００２４】ポリシリコンフィールドプレート１３２ｂ
によって、末端領域に於けるＰ＋／Ｎ接合部の近傍に於
ける電界分布を良い形のものとすることによって、末端
領域の降伏電圧が改善される。
によって、末端領域に於けるＰ＋／Ｎ接合部の近傍に於
ける電界分布を良い形のものとすることによって、末端
領域の降伏電圧が改善される。
【００２５】後述するように、図１から図１０に示す本
発明の製造工程の実施例の１つに於いては、７つのマス
キング工程が利用される。この７つのマスキング工程と
は以下ようなものである。
発明の製造工程の実施例の１つに於いては、７つのマス
キング工程が利用される。この７つのマスキング工程と
は以下ようなものである。
【００２６】（１）図１のように層１０２に設けられた
開口部を通してＰ＋領域がドーピングされる、本体部分
の深いＰ＋マスキング工程。
開口部を通してＰ＋領域がドーピングされる、本体部分
の深いＰ＋マスキング工程。
【００２７】（２）マスク層１０４に追加的な開口部が
設けられて、図２のように末端領域１１６上にＬＯＣＯ
Ｓ酸化層１１８が成長させられる、末端領域でのパター
ンをなす形のマスキング工程。
設けられて、図２のように末端領域１１６上にＬＯＣＯ
Ｓ酸化層１１８が成長させられる、末端領域でのパター
ンをなす形のマスキング工程。
【００２８】（３）フォトレジスト層によってパターン
を形成し、図４のように溝１２０〜１２６を画定する溝
のマスキング工程。
を形成し、図４のように溝１２０〜１２６を画定する溝
のマスキング工程。
【００２９】（４）フォトレジスト層を防護のために利
用して、図５に示すようにポリシリコン層１３２の部分
を画定するポリシリコンマスキング工程。
用して、図５に示すようにポリシリコン層１３２の部分
を画定するポリシリコンマスキング工程。
【００３０】（５）ＢＰＳＧ層１４６の一部を除去し
て、図９のようにＰ＋型領域との接続部分及び溝１２４
に於けるドーピングされたポリシリコンとの接合部分を
形成する、接合開口部マスキング工程。
て、図９のようにＰ＋型領域との接続部分及び溝１２４
に於けるドーピングされたポリシリコンとの接合部分を
形成する、接合開口部マスキング工程。
【００３１】（６）金属層１６０の一部を除去して、金
属ソース電極１６０ａ、金属ゲート突起部分１６０ｂ、
及びガードリング接合部１６０ｃを図１０のように設け
る金属マスキング工程。
属ソース電極１６０ａ、金属ゲート突起部分１６０ｂ、
及びガードリング接合部１６０ｃを図１０のように設け
る金属マスキング工程。
【００３２】（７）不活性化層１６２の一部を除去して
ゲート結合パッド及びソース結合パッドを露出する、従
来のようなパッドマスキング工程。
ゲート結合パッド及びソース結合パッドを露出する、従
来のようなパッドマスキング工程。
【００３３】上記の工程は、図示したようにＮ−チャネ
ルバーチカルＤＭＯＳトランジスタ装置の製造方法であ
ることは理解されよう。様々な半導体領域のドーピング
の型を反対にすることによって、Ｐ−チャネルバーチカ
ルＤＭＯＳトランジスタ構造も形成することが出来る。
ルバーチカルＤＭＯＳトランジスタ装置の製造方法であ
ることは理解されよう。様々な半導体領域のドーピング
の型を反対にすることによって、Ｐ−チャネルバーチカ
ルＤＭＯＳトランジスタ構造も形成することが出来る。
【００３４】図１１の構造を参照すると、フィールドリ
ング１１２、１１４は絶縁溝１２６によって隔てられ、
フィールドリングが互いに近接し且つ隔てられた形で配
置され、チップの表面領域が保存されることになる。溝
１２６はドーピングされたポリシリコンによって満たさ
れる。溝１２４もポリシリコンによって満たされ、ゲー
ト突起電極に電気的に接続されており、ゲート突起電極
は（図１０のプレーンの外側部分に於いて）溝１２０、
１２２を満たすドーピングされたポリシリコンに接続さ
れている。ドレイン電極は従来のように基盤の裏面（図
示せず）上に形成される。
ング１１２、１１４は絶縁溝１２６によって隔てられ、
フィールドリングが互いに近接し且つ隔てられた形で配
置され、チップの表面領域が保存されることになる。溝
１２６はドーピングされたポリシリコンによって満たさ
れる。溝１２４もポリシリコンによって満たされ、ゲー
ト突起電極に電気的に接続されており、ゲート突起電極
は（図１０のプレーンの外側部分に於いて）溝１２０、
１２２を満たすドーピングされたポリシリコンに接続さ
れている。ドレイン電極は従来のように基盤の裏面（図
示せず）上に形成される。
【００３５】溝１２２のすぐ右隣にある領域はアクティ
ブ（ソースもしくは本体）領域を持たず、末端部分に隣
接したダミーセルとして設けられているが、このダミー
セルは実施例によっては無くてもよい。また、上記の工
程は、上記とは異なる、末端領域を有するトランジスタ
に適用することも出来る。
ブ（ソースもしくは本体）領域を持たず、末端部分に隣
接したダミーセルとして設けられているが、このダミー
セルは実施例によっては無くてもよい。また、上記の工
程は、上記とは異なる、末端領域を有するトランジスタ
に適用することも出来る。
【００３６】本発明の、上記の、或いは図面に示した実
施態様は、これに限られるものでなく、明細書の内容及
び特許請求の範囲を逸脱することなく様々な改変をなし
得ることは当業者には容易に理解されよう。
施態様は、これに限られるものでなく、明細書の内容及
び特許請求の範囲を逸脱することなく様々な改変をなし
得ることは当業者には容易に理解されよう。
【００３７】
【発明の効果】従って、本発明に従えば、比較的少ない
数のマスキング工程で製造される、プロセス制御性及び
降伏電圧の安定性を改善したトランジスタと、その製造
方法を提供することができる。
数のマスキング工程で製造される、プロセス制御性及び
降伏電圧の安定性を改善したトランジスタと、その製造
方法を提供することができる。
【図１】〜
【図１１】本発明に基づくトランジスタを形成する各工
程シーケンスの断面図である。
程シーケンスの断面図である。
１００ エピタキシャル層 １０２ ゲート酸化層 １０４ マスク層 １０６、１０８ 本体領域 １１０、１１２、１１４ フィールドリング １１６ 末端領域 １１８ ＬＯＣＯＳ層（フィールド酸化層） １２０、１２２、１２４、１２６ 溝 １３０ ゲート酸化層 １３２ ポリシリコン層 １３２ｂ ポリシリコンフィールドプレート １３４、１３６、１３８ 本体領域 １４０、１４２ Ｎ＋型ソース領域 １４６ ＢＰＳＧ（蛍光硼珪酸ガラス）層 １５８ 開口部 １６０ 金属層 １６０ａ 金属ソース電極 １６０ｂ 金属ゲート突起部分 １６０ｃ ガードリング接合部 １６２ 不活性化層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイク・エフ・チャング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・サウスブレイニーアベ ニュー 10343 (72)発明者 ユエ−シー・ホー アメリカ合衆国カリフォルニア州94086・ サニーベイル・アイリスアベニュー 735 (72)発明者 オウヤング・キング アメリカ合衆国カリフォルニア州94026・ アサートン・エンシーナアベニュー 66
Claims (5)
- 【請求項１】 主要な表面領域を有し第１導電型であ
る半導体基板を用意する過程と、 前記主要な表面領域上にパターンをなすマスク層を形成
する過程と、 前記マスク層によって露出された前記基板の一部に於い
て第２導電型の半導体領域にドーピングを施して、トラ
ンジスタの深い本体領域を形成する過程と、 前記マスク層によって露出された前記主要な表面領域の
一部分であって、前記トランジスタの末端領域部分を含
む、該領域上に酸化層を成長させる過程と、 前記基板上に複数の溝を形成する過程と、 前記溝の内部及び前記酸化層の少なくとも一部の上に電
気伝導材料の層を形成する過程であって、前記溝の内部
の前記電気伝導材料の層の部分がトランジスタのゲート
となる、該過程と、 前記基板上に前記第２導電型のドーピングを施された第
１領域を、前記主要な平面のマスクされていない部分か
ら前記基板に至るまで延在する形で形成する過程と、 前記基板上に前記第１導電型のドーピングを施された第
２領域を、前記主要な平面のマスクされていない部分か
ら前記基板に至るまで延在する形で形成する過程であっ
て、前記第１及び第２のドーピングを施された領域がそ
れぞれ前記トランジスタの本体部分及びソース領域とな
る、該過程と、 前記主要な表面及び前記電気伝導材料層の上層をなす、
パターンを形成した絶縁体層を形成する過程と、 前記主要な表面の上層をなし、前記パターンを形成する
絶縁層の上に設けられた、前記深い本体部分、本体、及
びソース領域、及び前記ゲート電極と接続するパターン
をなす相互の接続層を形成する過程とを有することを特
徴とする電界効果トランジスタの製造方法。 - 【請求項２】 前記電気伝導材料の層を形成する過程
が、前記トランジスタの前記末端領域上の前記電気伝導
材料層の部分を形成する過程と、 前記末端領域の電気伝導材料層の部分と、前記第２導電
型のドーピングを施された半導体領域の少なくとも１つ
とを電気的に接続をなす過程とを有することを特徴とす
る請求項１に記載の方法。 - 【請求項３】 主要な表面領域を有し第１導電型であ
る半導体基板を用意する過程と、 前記主要な表面領域上にパターンをなすマスク層を形成
する過程と、 前記マスク層によって露出された前記基板の一部に於い
て第２導電型の半導体領域にドーピングを施して、トラ
ンジスタの深い本体領域を形成する過程と、 前記パターンをなすマスク層で露出された前記主要な表
面部分の下層をなす前記基板の部分の上の、前記トラン
ジスタの、第２導電型のドーピングを施された深い本体
領域を形成する過程と、 前記主要な表面の前記パターンをなすマスク層で露出さ
れた部分であって、前記トランジスタの末端領域を含む
部分上に局部的に酸化層を成長させる過程と、 前記パターンをなすマスク層を除去して、前記主要な表
面部分の残りの部分を露出する過程と、 前記主要な表面領域の前記露出された残りの部分の下層
をなす前記基板の部分に於いて、ドーピングをなされた
本体領域、ドーピングを施されたソース領域、及び前記
トランジスタのゲート領域を形成する過程とを有するこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項４】 第１導電型を有し、主要な表面領域を
有する半導体基板と、 第２導電型を有する隔てられて設けられた複数のドーピ
ングをなされた半導体領域であって、前記主要な表面領
域から前記基板の内部に至るまで延在し、前記トランジ
スタの深い本体領域である、該半導体領域と、 前記主要な表面領域から前記基板の内部まで延在し、電
気伝導材料によって満たされた複数の溝と、 少なくとも幾つかの溝と隣接する前記主要な表面領域か
ら前記基板の内部にまで延在し、それぞれ前記トランジ
スタのソース領域及び本体領域をなす前記第１及び第２
導電型のドーピングを施された領域と、 前記トランジスタの末端領域を含む前記主要な表面領域
の部分の上に形成されたフィールド酸化層とを有するこ
とを特徴とする電界効果トランジスタ。 - 【請求項５】 前記末端領域に於いて前記フィールド
酸化層の上層をなし、前記第２の電気伝導率のタイプの
ドーピングされた半導体領域の少なくとも１つに電気的
接続をなされた電気伝導層をさらに有することを特徴と
する請求項４に記載のトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29032394A | 1994-08-15 | 1994-08-15 | |
| US08/290,323 | 1994-08-15 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007168352A Division JP2007281515A (ja) | 1994-08-15 | 2007-06-27 | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204194A true JPH08204194A (ja) | 1996-08-09 |
Family
ID=23115485
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229650A Pending JPH08204194A (ja) | 1994-08-15 | 1995-08-14 | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
| JP2007168352A Pending JP2007281515A (ja) | 1994-08-15 | 2007-06-27 | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007168352A Pending JP2007281515A (ja) | 1994-08-15 | 2007-06-27 | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5639676A (ja) |
| EP (1) | EP0698919B1 (ja) |
| JP (2) | JPH08204194A (ja) |
| DE (1) | DE69525003T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006013556A (ja) * | 2005-09-26 | 2006-01-12 | Renesas Technology Corp | 半導体装置 |
| KR100551190B1 (ko) * | 1997-11-14 | 2006-05-25 | 페어차일드 세미컨덕터 코포레이션 | 전계효과트랜지스터및그제조방법 |
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