KR100551190B1 - 전계효과트랜지스터및그제조방법 - Google Patents

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Abstract

본 발명에 의하면, (a) 반도체 기판, (b) 반도체 기판내로 소정 깊이만큼 연장된 트렌치, (c) 트랜치의 양측에 위치한 한 쌍의 도핑된 소스 접합, (d) 트랜치로부터 소스접합의 반대측상에 각각의 소스 접합에 인접하여 위치된 도핑된 중본체 - 중본체의 가장 깊은 부분은 트랜치의 소정 깊이 보다 깊지 않게 반도체 기판내로 연장됨 - , 및 (e) 중본체 하부에서 중본체를 둘러싸는 도핑된 웰을 포함하는 트랜치 전계 효과 트랜지스터를 제공한다.

Description

전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR AND METHOD OF ITS MANUFACTURE}
본 발명은 전계 효과 트랜지스터(field effect transistor)에 관한 것으로, 특히 트랜치(trench) DMOS 트랜지스터 및 그 제조 방법에 관한 것이다.
예컨대, MOSFET(금속 옥사이드 반도체 전계 효과 트랜지스터: metal oxide semiconductor field effect transistor)과 같은 전력 전계 효과 트랜지스터(power field effect transistor)가 반도체 산업 분야에 잘 알려져 있다. MOSFET의 일종으로 이중 확산 금속 옥사이드 반도체(double diffused metal oxide semiconductor ; DMOS) 트랜지스터가 있다. DMOS 트랜지스터는 일반적으로 에피택시 층(epitaxial layer)이 성장된 기판(substrate), 도핑된 소스 접합(doped source junction), 도핑된 중본체(doped heavy body), 중본체와 같은 타입(p 또는 n)으로 도핑된 웰(well), 및 게이트 전극(gate electrode)등을 포함한다. 트랜치가 형성된 DMOS에 있어서, 게이트 전극은 수직형 트랜치(vertical trench)이다. 트렌치의 저면 코너부에서의 전계를 최소화하여 아발란치 브레이크다운(avalanche breakdown)에 의한 장치의 손상을 방지하기 위해, 중본체는 일반적으로 트렌치의 저면 보다 깊게 확산된다. 트랜치는 전도성 폴리실리콘으로 충전되며, 트랜치 둘레의 표면으로부터 폴리실리콘이 완전 제거되는 것을 보장하기 위해, 폴리실리콘은 일반적으로 오버에칭(overetching)된다. 일반적으로, 이러한 오버에칭은 폴리실리콘의 탑(top)부와 반도체 기판의 표면(즉, 에피택시 층의 표면)에 리세스(recess)를 남긴다. 이러한 리세스의 깊이는 소스 접합의 깊이 보다 얕게 되도록 주의 깊게 제어되어야 한다. 리세스가 소스 접합 보다 깊다면, 소스는 게이트를 미스(miss)할 수도 있고, 결국 온-상태 저항(on-state resistance)이 높아지고, 임계값(threshold)이 높아져서, 트랜지스터로 기능할 수 없을 수도 있다.
소스(source) 및 드레인(drain) 접합(junction)은 p형 또는 n형 도펀트로 도핑될 수 있으며, 어느 경우에도 본체(body)는 그 반대 형식의 도펀트로 도핑된다. 예를 들어 n형 소스 및 드레인에 대해 본체는 p형이 될 것이다. 소스와 드레인이 p형 캐리어(carrier)로 도핑된 DMOS 트랜지스터를 p-채널로 언급한다. p채널 DMOS 트랜지스터에 있어서, 트랜지스터의 게이트에 인가된 네거티브 전압은 소스 영역으로부터 본체의 채널 영역, 에피택시 층의 적층 영역(accumulation region) 및 기판을 통해 드레인 영역으로의 전류 흐름을 유발한다. 반대로, 소스와 드fp인을 n형 캐리어로 도핑된 DMOS 트랜지스터는 n-채널이라고 언급된다. n-채널 DMOS 트랜지스터에 있어서, 트랜지스터 게이트에 인가된 포지티브 전압은 드레인 영역으로부터 소스 영역으로의 전류 흐름을 유발한다.
DMOS 트랜지스터는 온(on)상태에서 낮은 소스-드레인 저항(source to drain resistance ; Rdson)과 낮은 기생 캐패시턴스(parasitic capacitance)를 갖는 것이 바람직하다. 트랜지스터 구조는 또한 "펀치쓰루(punchthrough)"를 회피하여야 한다. 펀치쓰루는 높은 드레인-소스 전압이 인가된 경우에, 본체로의 공핍(depletion)이 소스 영역으로 연장하면서 발생하며, 트랜지스터가 오프 상태로 될 때, 본체를 통하여 바람직하지 않은 전도 경로를 형성한다. 마지막으로, 트랜지스터는 양호한 "견고성(ruggedness)"을 가져야 하는데, 즉 DMOS 트랜지스터에 원래부터 존재하는 기생 트랜지스터를 온(on)하기 위해서는 높은 활성 전류가 필요하기 때문이다.
일반적으로 다수의 MOSFET 셀(cell)은 병렬로 접속되어 트랜지스터를 형성한다. 셀들은 "폐쇄된 셀(closed cell)"구성으로 배열될 수 있으며, 여기서, 트랜치는 격자 패턴(grid pattern)으로 레이 아웃되고, 셀은 트랜치 벽에 의해 모든 측면이 막아진다. 또한, 셀들은 "개방 셀(open cell)"구성으로 배열될 수도 있으며, 여기서, 트랜치는 "띠(stripe) 패턴으로 레이 아웃되고, 셀은 단지 양 측면에서만 트랜치 벽에 의하여 막아진다. 전계 종단(electric field termination) 기술은, 트랜지스터가 형성된 실리콘 다이(silicon die)의 둘레부에서 접합(도핑 영역)을 차단하는데 이용된다. 이는 브레이크다운 전압을, 다이의 중앙부에서의 활성 트랜지스터 셀의 특성에 의해서만 제어되는 경우 보다 높아지게 하는 경향이 있다.
본 발명의 목적은 양호한 균일성과 높은 셀 밀도(cell density)를 제공하고, 쉽게 스케일링 할 수 있는 개방 셀 레이아웃(open cell layout)을 갖는 전계 효과 트랜지스터를 제공하는데 있다. 본 발명의 바람직한 트랜치 DMOS 트랜지스터는 낮은 Rdson, 낮은 기생 캐패시턴스, 높은 신뢰성, 아발란치 브레이크다운 열화에 대한 내성 및 견고성 등을 나타낸다. 본 발명의 바람직한 장치는 또한 아발란치 브레이크다운에 대한 내성을 향상시키는 전계 종단부(field termination)를 포함한다. 본 발명은 또한 트랜치 DMOS 트랜지스터를 제조하는 방법도 개시한다.
본 발명의 한 특성에 의하면, (a) 반도체 기판, (b) 반도체 기판내로 소정 깊이만큼 연장된 트렌치, (c) 트랜치의 양측에 위치한 한 쌍의 도핑된 소스 접합, (d) 트랜치로부터 소스 접합의 반대측상에 소스 접합에 인접하여 위치한 도핑된 중본체(doped heavy body) - 중본체의 가장 깊은 부분은 트랜치의 소정 깊이 보다 깊지 않게 반도체 기판내로 연장됨 - , 및 (e) 중본체 하부에서 중본체를 둘러싸는 도핑된 웰(well)을 포함하는 트랜치 전계 효과 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 아래와 같은 특징 중 한가지 이상을 포함한다. 도핑된 웰은 실질적으로 평평한 저면을 갖는다. 웰 및 트랜치의 깊이에 대한 중본체 영역의 깊이는, 트랜지스터에 전압이 인가될 때, 피크 전계가 트랜치로부터 이격되도록 선택된다. 도핑된 웰은 트랜치의 소정 깊이 보다 깊지 않다. 트랜치의 최상부 및 하부 모서리는 라운드된다. 중본체와 웰 사이의 인터페이스에는 계단 접합(abrupt junction)이 형성되어, 트랜지스터에 전압이 인가될 때, 피크 전계가 인터페이스 영역에서 발생하도록 야기한다.
본 발명의 다른 특성에 의하면 트랜지스터 셀의 어레이를 개시한다. 어레이는, (a) 반도체 기판, (b) 상호간에 실질적으로 평행하게 배열되고, 제1 방향으로 연장되어 있는 다수의 게이트 형성 트랜치 - 인접한 트랜치 사이의 공간은 콘택 영역을 정의하며, 트랜치는 기판내로 소정 깊이만큼 연장되어 있으며, 이 소정 깊이는 모든 게이트 형성 트랜치에 대하여 실질적으로 동일함 - , (c) 트랜치의 양측에 위치되어 트랜치를 둘러싸고 있으며, 트랜치의 길이 방향을 따라 연장되어 있는 한 쌍의 도핑된 소스 접합, (d) 각 쌍의 게이트 형성 트랜치 사이에 위치되고, 각 소스 접합에 인접하여 위치되는 도핑된 중본체 - 각 중본체의 가장 깊은 부분은 트랜치의 소정 깊이 보다 깊지 않게 반도체 기판내로 연장되어 있음 - , (e) 중본체 하부에서 각 중본체를 둘러싸는 도핑된 웰, 및 (f) 반도체 기판의 표면에 배치되며 콘택 영역의 길이 방향으로 교대로 배열된 p+ 및 n+ 콘택을 포함한다.
다른 실시예에 의하면 본 발명은 다음과 같은 특성을 갖는다. 도핑된 웰은 실질적으로 평평한 저면을 갖는다. 웰 및 게이트 형성 트랜치에 대한 중본체 영역의 깊이는, 트랜지스터에 전압이 인가될 때, 피크 전계가 트랜치로부터 이격되도록 선택된다. 도핑된 웰은 트랜치의 소정 깊이 보다 깊지 않다. 트랜치의 최상부 및 저면 모서리는 라운드 된다. 중본체 및 대응하는 웰 사이의 인터페이스에는 계단 접합이 형성되어, 트랜지스터에 전압이 인가될 때, 피크 전계가 인터페이스 영역에서 발생하도록 야기한다. 어레이는 또한 어레이 주변부를 둘러싸는 전계 종단 구조를 포함한다. 전계 종단 구조는 게이트 형성 트랜치 보다 더 깊은 깊이를 갖는 웰을 포함한다. 전계 종단 구조는 어레이의 주변부 둘레에 연속적으로 연장된 종단 트랜치를 포함하며, 보다 바람직하게는 동심원적으로 배열된 다수의 종단 트랜치를 포함한다.
본 발명의 또 다른 특성에 의하면, (a) 반도체 기판상에서 어레이로 배열된 다수의 DMOS 트랜지스터 셀 - 각 DMOS 트랜지스터 셀은 게이트 형성 트랜치를 포함하며, 게이트 형성 트랜치 각각은 소정 깊이를 가지며, 모든 게이트 형성 트랜치의 깊이는 실질적으로 동일함 - , (b) 어레이의 주변부를 둘러싸고, 게이트 형성 트랜치의 소정 깊이 보다 깊게 반도체 기판내로 연장된 전계 종단 구조를 포함하는 것을 특징으로 한다.
다른 실시예에 의하면 본 발명은 다음과 같은 특성을 하나 또는 그 이상 갖는다. 전계 종단 구조는 도핑된 웰을 포함한다. 전계 종단 구조는 종단 트랜치를 포함한다. 전계 종단 구조는 동심원으로 배치된 다수의 종단 트랜치를 포함한다. DMOS 트랜지스터 셀의 각각은, 도핑된 중본체를 더 포함하며, 도핑된 중본체는 게이트 형성 트랜치의 소정 깊이 보다 깊지 않은 깊이까지 반도체 기판내로 연장된다.
본 발명은 또한, 트랜치 DMOS 트랜지스터를 위한 중본체 구조를 형성하기 위한 방법에 있어서, (a) 반도체 기판을 제공하는 단계, (b) 반도체 기판의 영역에 제1 에너지 및 투여량(dosage)으로 제1 도펀트를 주입하는 단계, 및 (c) 상기 영역에 제2 에너지 및 투여량으로 제2 도펀트를 주입하는 단계 - 제2 에너지 및 투여량은 제1 에너지 및 투여량 보다 상대적으로 작음 - 를 포함하는 중본체 구조 형성 방법을 제공한다.
본 발명의 실시예에 의하면 본 발명은 다음과 같은 특성을 하나 또는 그 이상 갖는다. 제1 및 제2 도펀트는 모두 보론을 포함한다. 제1 에너지는 약 150 내지 200 keV이다. 제1 투여량은 약 1× 1015 내지 5× 1015이다. 제2 에너지는 약 20 내지 40 keV이다. 제2 투여량은 약 1× 1014 내지 1× 1015이다.
추가적으로, 본 발명의 또 다른 실시예에 의하면, 트랜치 DMOS 트랜지스터를 위한 소스를 형성하기 위한 방법에 있어서, (a) 반도체 기판을 제공하는 단계, (b) 반도체 기판의 영역에 제1 에너지 및 투여량으로 제1 도펀트를 주입하는 단계, 및 (c) 상기 영역에 제2 에너지 및 투여량으로 제2 도펀트를 주입하는 단계 - 제2 에너지 및 투여량은 제1 에너지 및 투여량 보다 상대적으로 작음 - 를 포함하는 소스 형성 방법을 제공한다.
본 발명의 실시예에 의하면 본 발명은 다음과 같은 특성을 하나 또는 그 이상 갖는다. 제1 도펀트는 비소를 포함하며, 제2 도펀트는 인을 포함한다. 제1 에너지는 약 80 내지 120 keV이다. 제1 투여량은 약 5× 1015 내지 1× 1016이다. 제2 에너지는 약 40 내지 70 keV이다. 제2 투여량은 약 1× 1015 내지 5× 1015이다. 소스의 최종 깊이는 완성된 DMOS 트랜지스터에서 약 0.4 내지 0.8 ㎛이다.
본 발명의 또 다른 특성에 의하면, 트랜치 전계 효과 트랜지스터를 제조하기 위한 방법을 제공한다. 상기 방법은, (a) 반도체 기판의 주변부에 전계 종단 접합을 형성하는 단계, (b) 반도체 기판에 에피택시 층을 형성하는 단계, (c) 에피택시 층에 다수의 트랜치를 패터닝하고 에칭하는 단계, (d) 트랜치를 충전시키는 폴리실리콘을 증착하는 단계, (e) 폴리실리콘에 제1 타입의 도펀트를 첨가하는 단계, (f) 인접하는 트랜치들 사이에 개재된 다수의 웰을 형성하기 위하여, 기판을 패터닝하고, 반대인 제2 타입의 도펀트을 주입하는 단계, (g) 웰 상부에 위치한 다수의 제2 도펀트 타입의 콘택 영역 및 다수의 중본체를 형성하기 위하여 기판을 패터닝하고 제2 타입의 도펀트를 주입하는 단계 - 각 중본체는 해당 웰과 계단 접합을 형성함 - , (h) 소스 영역 및 제1 도펀트 타입의 콘택 영역을 제공하기 위하여, 기판을 패터닝하고, 제1 타입의 도펀트를 주입하는 단계, (i) 반도체 기판의 표면에 유전체를 인가하고, 전기적 콘택 영역을 노출시키기 위하여 유전체를 패터닝하는 단계를 포함한다.
본 발명의 다른 특성과 이점은 이하의 상세한 설명 및 특허청구범위로부터 명확할 것이다.
도 1a에 트랜치 DMOS 트랜지스터들의 열(12)을 다수 포함하는 셀 어레이(10)이 도시되었다. 셀 어레이(10)는 개방 셀 구조를 취하는 바, 트랜치(14)가 격자를 형성하지 않고 한 방향으로 형성된다. 트랜치(14) 사이에 그에 평행하게 형성된 열(20)에서 n+ 소스 콘택(source contact)(16)과 p+ 콘택(18)이 교대로 형성됨으로써 개별적인 셀들이 형성된다. n+ 소스 콘택을 구비한 각 열의 영역의 구성은 도 1b의 단면도에 도시하였으며, p+ 콘택을 구비한 영역은 도 1c에 도시되었다.
도 1b 및 도 1c에 도시된 바와 같이, 각 트랜치 DMOS 트랜지스터는 도핑된 n+ 기판(드레인) 층(22)과, 보다 경미하게 도핑된 n- 에피택시 층(24) 및 게이트 전극(28)을 포함한다. 게이트 전극(28)은 트랜치(14)를 충전하는 전도성 폴리실리콘을 포함한다. 게이트 옥사이드(gate oxide)(26)는 트랜치의 벽에 코팅(coating)되며, 폴리실리콘 아래에 형성된다. 폴리실리콘의 상단 표면은 반도체 기판의 표면(30)으로부터 거리 R(전형적으로 0 내지 0.4 ㎛)만큼 오목하게 들어가 있다. N+ 도핑된 소스 영역(32a 및 32b)은 트랜치(14)의 각 측면에 하나씩 위치한다. 유전체층(35)이 트랜치의 개구부(opening)와 두 개의 소스 영역(32a 및 32b)을 덮는다. p+ 중본체 영역(34)은 인접한 셀의 소스 영역 사이에서 연장되고, 그 아래에 저면이 평평한 p- 웰(36)이 형성된다. n+ 콘택(16)을 구비한 셀 어레이 영역에서는, 약하게 n+ 로 도핑된 콘택 영역이 n+ 소스 영역들 사이에서 연장되어 형성된다. 소스 금속층(source metal layer)(38)이 셀 어레이의 표면을 덮는다.
도 1b 및 도 1c에 도시된 트랜지스터는 그 트랜지스터의 견고성와 아발란치 브레이크다운 열화에 대한 내성을 향상시키는 몇 가지 특성을 포함한다.
첫째로, 트랜치(14)와 p-웰의 평평한 저면의 깊이에 대한 p+ 중본체 영역(34)의 깊이는, 트랜지스터에 전압이 인가되될 때, 피크 전계(peak electric field)가 인접 트랜치 사이의 거의 중간에 존재하도록 선택된다. p+ 중본체, p- 웰 및 트랜치의 바람직한 상대적 깊이는, 서로 다른 장치 레이아웃에 대하여 서로 다르다. 그러나, 바람직한 상대적 깊이는 유한 요소 분석법(finite element analysis)에 의해(또는 피크 전계의 위치를 관찰에 의해), 용이하게 결정될 수 있다.
두번째로, 트랜치(14)의 저면 모서리는 라운드 된다(상단 모서리도 라운드 지는 것이 바람직하며, 이것은 도시되지 않았다). 모서리를 라운드지게 하는 것은 1997년 10월 28일에 출원된 미국 특허 출원 제 08/959,197 호에 기술된 프로세스를 사용하여 달성될 수 있다. 모서리가 라운드된 트랜치는 또한 피크 전계를 트랜치의 모서리로부터 인접하는 트랜치들 사이의 중앙부로 이동시키는 경향을 갖는다.
세번째로, p+ 중본체와 p- 웰 사이의 인터페이스(interface)에서의 계단 접합은 인터페이스 영역에서 피크 전계가 나타나도록 야기한다. 아발란치 증식(multiplication)은 피크 전계의 위치에서 개시되어, 열 캐리어(hot carrier)들을 민감한 게이트 게이트 옥사이드과 채널 영역으로부터 멀어지게 한다. 결과적으로, 이러한 구조는 보다 깊은 중본체 접합만큼이나 셀 밀도를 희생시키지 않으면서도 신뢰성과 아발란치 견고성을 향상시킨다. 이러한 계단 접합은 이하에서 설명될 이중 도핑 프로세스(double doping process) 또는 반도체 산업 분야에서 이미 알려진 다양한 계단 접합 형성 프로세스에 의하여 달성될 수 있다.
마지막으로, 도 2를 참조하면, 셀 어레이는 장치의 브레이크다운 전압을 증가시키고 아발란치 전류를 셀 어레이로부터 다이의 주변부로 끌어내는 전계 종단 접합(field termination junction)(40)에 의하여 에워싸이게 된다. 전계 종단 접합(40)은 깊은 p+ 웰이며, 가장 깊은 위치가 약 1 내지 3 ㎛인 것이 바람직하며, 접합 만곡(junction curvature)에 의하여 야기되는 전계를 감소시키기 위하여 p+ 중본체 영역(34) 보다 더 깊게 형성된다. 트랜지스터를 제조하기 위한 바람직한 프로세스를 도 3의 흐름도에 도시하였으며, 각 개별 단계들은 도 4a 내지 도 4l에 개념적으로 도시하였다. 통상적이거나 도시할 필요가 없는 일부 단계들은 이를 이하에 기술하였으나 도 4a 내지 도 4l에 도시하지 않았다. 도 3의 화살표에 의하여 표시된 바와 같이, 또한 후술하는 바와 같이, 도 4a 내지 도 4l에 도시된 단계들의 순서는 변화할 수 있다. 또한, 도 4a 내지 도 4l에 도시된 단계들 중의 일부는 후술하는 바와 같이 선택적으로 수행될 수도 있다.
먼저 반도체 기판을 제공한다. 기판은 표준 두께인 예컨대 500㎛이고, 낮은 저항값, 예컨대 0.001 내지 0.005 Ohm-cm를 갖는 N++ 실리콘 기판인 것이 바람직하다. 에피택시 층이 알려진 바와 같이 기판 상에 증착되며, 약 4 내지 10 ㎛의 두께인 것이 바람직하다. 에피택시 층의 저항은 약 0.1 내지 3.0 Ohm-cm인 것이 바람직하다.
다음으로, 도 4a 내지 도 4d에 도시된 단계에 의하여, 전계 종단 접합(40)을 형성한다. 도 4a를 참조하면, 에피택시 층의 표면상에 옥사이드 층(oxide layer)을 형성한다. 옥사이드의 두께는 약 5 내지 10 kÅ인 것이 바람직하다. 다음으로, 도 4b에 도시된 바와 같이, 마스크를 정의하기 위해 옥사이드 층을 패터닝(patterning) 및 에칭하며, 깊은 p+ 웰 전계 종단부를 형성하기 위하여 p+ 도펀트를 첨가한다. 바람직한 도펀트는 보론(Boron)이며, 약 40 내지 100 keV의 에너지에서 주입되고, 도펀트 투여량(dose)은 1× 1014 내지 1× 1016 cm-2인 것이 바람직하다. 도 4c에 도시된 바와 같이, p+ 도펀트는 예를 들어 확산(diffusion) 등의 방법에 의하여 기판내로 더 깊이 유도되며, p+ 접합 위에 필드 옥사이드 층(field oxide layer)을 형성한다. 옥사이드의 두께는 약 4 내지 10 kÅ인 것이 바람직하다. 마지막으로, 기판의 활성 영역(셀 어레이가 형성되는 영역) 상의 옥사이드(도 4a 참조)이 적당한 방법에 의해 적합한 영역의 필드 옥사이드 만을 남긴 채로 패터닝에 의해 제거된다. 이렇게 하여, 기판은 셀 어레이를 형성하기 위한 이후의 단계를 수행할 수 있게 된다.
상기 단계(도 4a 내지 도 4d)의 다른 실시예로서, 셀 어레이의 주변부를 둘러싸고 전계를 감소시키도록 기능하며 아발란치 브레이크다운 열화 대한 내성을 증가시키는 링형 트랜치(ring-shaped trench)를 이용하여 적합한 전계 종단 구조를 형성할 수 있다. 이러한 트랜치 전계 종단부는 필드 옥사이드 또는 깊은 p+ 본체 접합이 유효할 것을 요하지 않는다. 결론적으로, 이것은 프로세스 단계의 수를 감소시키는 데에 사용할 수 있다. 전계 종단부를 형성하기 위하여 트랜치 링(trench ring) (또는 다수의 동심 트랜치 링)을 사용하는 것에 관하여는 미국 특허 제 5,430,324 호에 기술되어 있으며, 그 전체 내용을 여기에서 참고자료로서 인용한다. 트랜치는 셀 어레이의 트랜치와 실질적으로 동일한 깊이를 갖는 것이 바람직하다.
셀 어레이는 도 4e 내지 도 4l에 도시된 단계에 의하여 형성된다. 우선, 기판의 애피텍시 층에 다수의 트랜치를 패터닝하고 에칭한다(도 4c). 상기한 바와 같이, 미국 특허 출원 제 08/959,197 호에 기술된 프로세스를 사용하여 각 트랜치의 상단 및 하단 모서리가 부드럽게 라운드 지도록 트랜치를 형성한다. 도 1a에 도시된 바와 같이, 트랜치는 개방 셀 구조로서 정의된 단 하나의 방향으로 형성되도록 패터닝된다. 트랜치를 형성한 후에, 반도체 산업 분야에 널리 알려진 바대로 트랜치 벽에 게이트 옥사이드 층을 형성한다. 게이트 옥사이드의 두께는 약 100 내지 800 Å인 것이 바람직하다.
다음으로, 도 4f에 도시된 바와 같이, 트랜치를 충전하고, 기판 표면을 덮을 수 있도록 폴리실리콘이 증착되며, 그 두께는 일반적으로 트랜치의 폭에 따라 약 1 내지 2 ㎛이다(도 4f에 점선으로 표시함). 그 다음에, 이 층은 트랜치의 폭에 대한 그 두께의 특성에 의하여 평탄화 되어 전형적으로 그 두께가 약 2 내지 5 kÅ이 된다(도 4f에 실선으로 표시함). 그 다음에, 폴리실리콘은 통상적인 POCl3 도핑 또는 인 주입(phosphorus implant) 방식에 의하여 n형으로 도핑된다. 고농도로 도핑된 기판에 추가적으로 도핑하는 것은 게터링 결함(defect gettering)을 향상시키지 않기 때문에, 웨이퍼(wafer)의 뒷면(backside)에 (통상적으로 게터링 결함(defect gettering)을 향상시키기 위해 폴리실리콘의 도핑 전에 실시되던) 스트립(strip)을 실시하지 않는다.
그 다음에, 도 4g에 도시된 바와 같이, 폴리실리콘을 포토레지스트(photoresist) 마스크로 패터닝하고 에칭하여 트랜치 영역으로부터 제거한다. 기판 표면에서 폴리실리콘을 완전히 제거하기 위하여 폴리실리콘을 에칭하게 되면, 트랜치의 폴리실리콘의 상단과 기판 표면 사이에 실질적으로 작은 리세스가 형성된다. 이 리세스의 깊이는 이후의 단계에서 형성될 n+ 소스 접합의 깊이를 초과하지 않도록 제어되어야 한다. 본 프로세스의 이 특성을 주의 깊게 제어할 필요성을 감소시키기 위하여, 이하에 기술되는 바와 같이, 상대적으로 깊은 n+ 소스 접합을 형성한다.
그 다음에, 도 4h에 도시된 바와 같이, 예컨대 30 내지 100 keV의 에너지와 1× 1013 내지 1× 1015의 투여량으로 보론을 주입하는 것과 같은 도펀트 주입 방법 및 통상적인 유입 기술을 사용하여 약 1 내지 3 ㎛의 깊이로 유입시키는 방법으로 p- 웰을 형성한다.
그 다음의 두 단계(p+ 중본체 형성)는, 도 3에 화살표로 도시한 것과 같이, n+ 소스 접합을 형성하기 전이나 또는 그 후에 수행될 수 있다. p+ 중본체 형성 및 n+ 소스 접합 형성은 모두 레지스트 마스크 단계(resist-mask step)이며, 그 둘 사이에 확산 단계가 수행되지 않기 때문에, 어느 것을 먼저 수행하여도 좋다. 이것은 상당한 프로세스의 유연성을 기할 수 있는 이점을 준다. p+ 중본체 형성 단계는 이하에서 소스 형성 이전에 수행되는 것으로 기술되지만, 이하에 기술된 단계의 순서를 단순히 변경함으로써 n+ 소스 형성이 먼저 수행될 수 있음을 이해하여야 한다.
먼저, 도 4i에 도시된 바와 같이, p+ 로 도핑되지 않은 영역 상에 마스크를 형성한다. ( p+ 중본체가 나중에 형성되는 경우에는, 유전체층이 적용되어 콘택 홀(contact hole)을 형성하기 위하여 패터닝된 후에 유전체 자체가 마스크로서 제공되므로(도 4l을 참조), 이 마스크 단계는 필요하지 않음을 주의하여야 한다.) 상기한 바와 같이, p- 웰과 p+ 중본체 사이의 인터페이스에서의 접합은 단층지는 것이 바람직하다. 이것을 달성하기 위하여, 도펀트(예컨대, 보론)의 이중 주입을 수행한다. 예를 들어, 바람직한 이중 주입은 150 내지 200 keV의 에너지와 1× 1015 내지 5× 1015의 투여량에서의 제1 보론 주입 및 20 내지 40 keV의 에너지와 1× 1014 내지 1× 1015의 투여량에서의 제2 보론 주입을 포함한다. 고에너지의 제1 주입에 의하여 p+ 중본체는 기판 내로 가능한 한 깊이 형성되며, 그리하여 이후에 도입되는 n+ 소스 접합에 의하여 상쇄되지 않는다. 보다 낮은 에너지와 보다 낮은 투여량의 제2 주입에 의하여, p+ 중본체는 p+ 콘택(18)을 형성하기 위하여 제1 주입 중에 형성된 깊은 영역으로부터 기판 표면까지 연장된다. 최종의 p+ 중본체 접합은 이 프로세스 단계에서 약 0.4 내지 1 ㎛의 깊이인 것이 바람직하며(유입 이후의 접합의 최종 깊이는 약 0.5 내지 1.5 ㎛인 것이 바람직하다), p- 웰과의 인터페이스 근처의 높은 도펀트 농도(concentration)를 갖는 영역과 p+ 중본체의 콘택 표면에서의 상대적으로 낮은 도펀트 농도를 갖는 영역을 포함한다. 도 5a에 바람직한 농도 분포를 도시하였다.
본 발명의 기술 분야에서 통상의 지식을 가진 자라면 계단 접합은, 도펀트의 확산, 표면에서의 지속적인 도펀트 공급원의 사용 또는 느리게 확산되는 원자의 사용 등 다른 많은 방법에 의하여 형성될 수 있다는 것을 이해할 수 있을 것이다.
P+ 중본체를 형성한 후에, 마스크를 제거하기 위하여 통상적인 레지스트 스트립(resist strip) 프로세스를 수행하고, 기판에 n+ 소스 접합을 형성하기 위한 준비를 위하여 새로운 마스크를 패터닝한다. 이 마스크는 n+ 차단 마스크(blocking mask)이며, 도 4j에 도시된 바와 같이, p+ 콘택(18)(도 1a 및 도 1b 참조)을 제공하기 위한 기판 표면의 영역이 덮이도록 패터닝된다. 이렇게 함으로써, n형으로 도핑된 후에 상기한 바와 같은 p+ 및 n+ 콘택이 교대로 형성된다(도 1a 및 도 1b에 해당하는 도 4j의 A-A 방향 및 B-B 방향 단면도를 참조).
그 다음에, 이중 주입 방법을 사용하여 n+ 소스 영역 및 n+ 콘택을 형성한다. 예를 들어, 바람직한 이중 주입 프로세스는, 80 내지 120 keV의 에너지와 5× 1015 내지 1× 1016의 투여량으로 비소(arsenic)를 주입하는 제1 주입 및 40 내지 70 keV의 에너지와 1× 1015 내지 5× 1015의 투여량으로 인(phosphorus)을 주입하는 제2 주입을 포함한다. 인 주입은 상대적으로 깊은 n+ 소스 접합을 형성하며, 그것에 의하여 상기한 바와 같이 폴리실리콘 리세스의 깊이에 보다 많은 프로세스의 유연성을 확보할 수 있다. 인 이온(ion)들은 주입하는 동안과 이후의 확산 단계 중에 기판에 보다 깊이 침투한다. n+ 소스 영역은 확산 이후에 약 0.4 내지 0.8 ㎛의 깊이를 갖는 것이 바람직하다. 비소 주입에 의하여 n+ 소스는 기판의 표면까지 연장되고, 원하는 콘택 영역에서 p+ 중본체의 p형 표면을 n형으로 보상(변환)함으로써 n+ 콘택(16)(도 1a 및 도 1b 참조)을 형성한다. 트랜치의 가장자리를 따라서 본 n+ 소스의 바람직한 시트 저항 프로파일(sheet resistance profile)과 n+ 콘택에 대한 그것이 도 5b 및 도 5c에 각각 도시되었다.
그리하여, 상기한 바와 같이, 적절한 마스크로 기판을 패터닝하고, 제1 p+ 주입 및 제2 n+ 주입으로 도펀트를 첨가시킴으로써, 도 1a에 도시된 p+ 및 n+ 콘택을 교대하여 각각 형성한다. 이렇게 콘택을 교대로 형성하는 방식에 의하여, 개방 셀 어레이가 전형적으로 가질 수 있는 것 보다 더 작은 셀 피치(cell pitch)를 확보할 수 있으며, 따라서 보다 높은 셀 밀도와 보다 낮은 Rdson을 달성할 수 있다.
다음으로, 도펀트를 활성화하기 위하여 통상적인 n+ 유입을 수행한다. 바람직하게는 약 900 ℃에서 약 10 분 동안의 짧은 사이클(cycle)을 사용하여 과도한 확산없이 활성화할 수 있도록 한다.
그 다음에, 전체 기판 표면에, 예컨대 BPSG(borophosphate silicate glass)와 같은 유전체 물질을 가하고, 통상적인 방법으로 유동(도 4k)시킨 다음, n+ 및 p+ 콘택(16 및 18)으로의 전기적 콘택을 형성하기 위하여 유전체를 패터닝하고 에칭한다(도 4l).
상기한 바와 같이, 원한다면 (n+ 소스를 형성하기 전에) p+ 중본체 주입 단계는 이 시점에서 수행될 수 있는데, 이렇게 되면 마스크를 사용할 필요가 없어지고 따라서 비용과 프로세스 시간이 감소된다.
다음으로, 예컨대 질소 정화(nitrogen purge)와 같은 불활성 기체(inert gas) 분위기에서 유전체를 리플로우(reflow) 한다. 만약 p+ 본체로의 도펀트 주입이 바로 직전에 수행되었다면, 이 단계는 p+ 도펀트를 활성화하기 위하여 필요하다. 만약 n+ 유입 이전에 먼저 p+ 본체에 도펀트 주입이 수행되었다면, 유전체의 표면이 콘택 개구 둘레에 충분히 평탄한 가장자리를 갖고 있는 경우에는 이 단계를 생략할 수 있다.
그 다음에, 반도체 산업 분야에서 이미 잘 알려진 바와 같은 통상적인 금속화 단계, 보호막 증착 단계 및 합금화 단계 등에 의하여 셀 어레이가 완성된다.
다른 실시예는 특허청구범위에 의하여 포함된다. 예를 들어, 상기한 실시예는 n 채널 트랜지스터에 관하여 기술되었지만, 본 발명에 의한 프로세스는 p 채널 트랜지스터를 형성하는 데에도 사용될 수 있다. 상기의 상세한 설명에서 단지 "p"와 "n"을 서로 변경함으로써 이를 달성할 수 있는데, 즉 설명에서"p" 도핑 영역은 "n" 도핑 영역으로 될 것이며, 그 반대의 경우도 마찬가지이다.
본 발명에 의하면, 양호한 균일성과 높은 셀 밀도(cell density)를 구비하며, 용이하게 확대·축소할 수 있는 개방 셀 레이아웃(layout)을 갖는 전계 효과 트랜지스터를 제공할 수 있다. 본 발명에 의한 트랜치 DMOS 트랜지스터는, 낮은 Rdson, 낮은 기생 캐패시턴스, 높은 신뢰성, 아발란치 브레이크다운 열화(avalanche breakdown degradation)에 대한 내성 및 견고성 등을 보인다. 본 발명의 트랜치 DMOS 트랜지스터는 전계 종단부를 포함함으로써, 아발란치 브레이크다운에 대한 내성을 향상시킨다.
특허 청구의 범위에 의하여 정의되는 발명의 사상과 범위로부터 벗어나지 않은 다양한 변경, 대체 및 수정을 가할 수 있음을 이해하여야 한다.
도 1a는 본 발명의 한 실시예에 의한 다수의 DMOS 트랜지스터를 포함하는 셀 어레이의 일부분을 확대한 개념적 사시단면도.
도 1b는 도 1a의 A-A 부분의 단면도.
도 1c는 도 1a의 B-B 부분의 단면도.
도 2는 셀 어레이 및 전계 종단의 일부를 도시한 반도체 다이의 단면도.
도 3은 도 1의 DMOS 트랜지스터를 형성하기 위한 포토마스크 프로세스의 바람직한 한 실시예를 도시한 흐름도.
도 4a 내지 도 4l은 도 3의 프로세스 흐름도의 각 단계를 도시한 단면도.
도 5a 내지 도 5c는 트랜지스터의 서로 다른 영역에서의 도펀트의 농도 분포를 반영한 확산된 저항 프로파일 그래프.
* 도면의 주요 부분의 부호의 설명
10 : 셀 어레이 14 : 트랜치
16 : n+ 콘택 18 : p+ 콘택
22 : n+ 드레인 24 : n- 에피택시 층
26 : 게이트 옥사이드 28 : 게이트 전극
35 : 유전체층 38 : 금속층

Claims (33)

  1. 제1 전도성 타입의 도펀트를 갖는 반도체 기판;
    상기 기판의 표면으로부터 상기 반도체 기판 내로 소정 깊이로 연장되는 트렌치;
    상기 제1 전도성 타입과 상반되는 제2 전도성 타입의 도펀트를 갖고, 상기 트렌치의 소정 깊이 보다 얕은 제1 깊이로 웰 접합(well junction)을 형성하도록 상기 기판의 표면으로부터 상기 반도체 기판 내로 연장되는 도핑된 웰(doped well);
    상기 제1 전도성 타입의 도펀트를 갖고, 제2 깊이로 소스 접합을 형성하도록 상기 기판의 표면으로부터 상기 반도체 기판 내로 연장되는 도핑된 소스 영역; 및
    상기 도핑된 웰의 내측에 형성되고, 제2 전도성 타입의 도펀트를 갖는 도핑된 중본체 영역(doped heavy body region)
    을 포함하고,
    상기 도핑된 중본체 영역은 상기 소스 접합 보다 깊고 상기 도핑된 웰 보다 얕은 깊이로 중본체 접합을 형성하고, 상기 기판의 표면 아래 깊이에서 발생되는 피크 농도(peak concentration)의 영역을 포함하는
    을 포함하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 깊이에서의 상기 웰 접합에 관한 상기 중본체 접합의 위치는, 상기 트랜지스터로 전압이 인가될 때, 피크 전계(peak electric field)가 상기 반도체 내의 트렌치로부터 떨어지도록 조정되는
    전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 도핑된 웰은 실질적으로 평탄한 저면(flat bottom)을 갖는
    전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 트렌치는 라운드된 상단(top)과 저면 모서리(bottem conner)를 갖는
    전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 도핑된 중본체 영역의 피크 농도 영역은 대략 상기 도핑된 웰과의 접합의 위치에 상기 제2 전도성 타입의 도펀트를 주입(implanting)함으로써 형성되는
    전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 트렌치는 유전 물질(dielectric material)로 충전되고, 실질적으로 전도성 물질로 충전되며, 여기서 상기 전도성 물질은 상기 기판의 표면에 대해 리세스된 상기 트렌치를 실질적으로 충전하는
    전계 효과 트랜지스터.
  7. 제1항에 있어서,
    상기 트랜지스터를 둘러싸는 종단 구조(termination structure)를
    더 포함하는 전계 효과 트랜지스터.
  8. 제7항에 있어서,
    상기 종단 구조는 종단 도핑 영역(termination doped region)과 상기 기판의 제2 도핑된 영역 사이에 PN 접합을 형성하도록 기판의 상기 제2 도핑된 영역 내로 연장되는, 제2 전도성 타입의 도펀트를 갖는 도핑 영역을 포함하는
    전계 효과 트랜지스터.
  9. 제7항에 있어서,
    상기 종단 구조는 트렌치를 포함하는
    전계 효과 트랜지스터.
  10. 제7항에 있어서,
    상기 종단 구조는 상기 트렌지스터를 둘러싸는 복수의 동심 트렌치(concentric trench)를 포함하는
    전계 효과 트랜지스터.
  11. 제9항에 있어서,
    상기 종단 트렌치는 트랜지스터 트렌치로서 실질적으로 동일한 깊이까지 연장되는
    전계 효과 트랜지스터.
  12. 제1항에 있어서,
    상기 중본체 영역과 상기 도핑된 웰 사이에 형성된 접합은 계단 접합(abrupt junction)이며, 따라서 전압이 상기 트랜지스터로 인가될 때, 피크 전계의 위치는 상기 계단 접합을 향해 상기 트렌치로부터 멀어져 이동하는
    전계 효과 트랜지스터.
  13. 제12항에 있어서,
    상기 계단 접합은 이중-주입(double-implant) 프로세스에 의해 형성되는
    전계 효과 트랜지스터.
  14. 제1항에 있어서,
    제2 전도성 타입의 도펀트를 갖는 깊게 도핑된 영역(deep doped region)을 더 포함하고,
    상기 깊게 도핑된 영역은 상기 트렌치의 깊이 보다 깊게 상기 기판 내로 연장되는
    전계 효과 트랜지스터.
  15. 제14항에 있어서,
    상기 깊게 도핑된 영역은 상기 기판과 함께 PN 접합을 형성하는
    전계 효과 트랜지스터.
  16. 제1 전도성 타입의 도펀트를 갖는 반도체 기판을 제공하는 단계;
    상기 기판의 제1 표면으로부터 제1 깊이까지 상기 반도체 기판 내로 연장되는 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치 각각을 게이트 유전 물질로 충전하는 단계;
    상기 각각의 유전-충전 트랜치를 실질적으로 전도성 물질로 충전하는 단계;
    상기 복수의 트렌치의 상기 제1 깊이 보다 작은 제2 깊이까지 상기 기판 내에 도핑된 웰을 형성하는 단계 - 상기 도핑된 웰은 상기 제1 전도성 타입에 상반되는 제2 전도성 타입의 도펀트를 갖음 - ;
    상기 도핑된 웰 내측에 상기 제2 깊이 보다 작은 제3 깊이까지 연장되는 소스 영역을 형성하는 단계 - 상기 소스 영역은 제1 전도성 타입의 도펀트를 갖음 - ;
    상기 도핑된 웰 내측에 중본체를 형성하는 단계 - 상기 중본체는 제2 전도성 타입의 도펀트를 갖고, 상기 소스 영역의 제3 깊이 보다 작고 상기 도핑된 웰의 제1 및 제2 깊이 보다 큰 제4 깊이로 상기 도핑된 웰과 함께 접합을 형성함 - ;
    트랜지스터로 전압이 인가될 때, 피크 전계가 트렌치 근방으로부터 중본체를 향해 이동하도록 상기 중본체의 도펀트 프로파일을 조정하는 단계
    를 포함하는 트렌치 트랜지스터의 제조 방법.
  17. 제16항에 있어서,
    상기 중본체의 도펀트 프로파일의 조정 단계는 실질적으로 제4 깊이의 위치에서 상기 중본체 내의 도펀트의 피크 농도를 형성하는
    트렌치 트랜지스터 제조 방법.
  18. 제16항에 있어서,
    제2 전도성 타입의 도펀트를 갖는 깊게 도핑된 영역을 형성하는 단계
    를 더 포함하고,
    상기 깊게 도핑된 영역은 상기 트렌치의 제1 깊이 보다 깊은 제4 깊이까지 상기 기판 내로 연장되는
    트렌치 트랜지스터 제조 방법.
  19. 제18항에 있어서,
    상기 깊게 도핑된 영역의 형성 단계는 상기 트랜지스터의 브레이크다운(breakdown) 전압의 향상에 기여하는 PN 접합 다이오드를 상기 기판과 함께 형성하는
    트렌치 트랜지스터 제조 방법.
  20. 제16항에 있어서,
    상기 중본체의 형성 단계는 이중-주입 프로세스를 포함하는
    트렌치 트랜지스터 제조 방법.
  21. 제20항에 있어서,
    상기 이중-주입 프로세스는,
    상기 중본체의 제1 도핑부를 형성하기 위해, 제1 에너지 레벨 및 제1 투여량(dosage)으로 제1 전도성 타입의 도펀트를 주입하는 제1 주입; 및
    상기 중본체의 제2 도핑부를 형성하기 위해, 제2 에너지 레벨 및 제2 투여량으로 제1 전도성 타입의 도펀트를 주입하는 제2 주입을 포함하는
    트렌치 트랜지스터 제조 방법.
  22. 제21항에 있어서,
    상기 제1 주입은 대략 제4 깊이에서 일어나는
    트렌치 트랜지스터 제조 방법.
  23. 제21항에 있어서,
    상기 제1 에너지 레벨은 상기 제2 에너지 레벨 보다 높은
    트렌치 트랜지스터 제조 방법.
  24. 제23항에 있어서,
    상기 제1 투여량은 상기 제2 투여량 보다 높은
    트렌치 트랜지스터 제조 방법.
  25. 제16항에 있어서,
    상기 중본체의 형성 단계는 상기 반도체 기판의 표면에서 연속적인 도펀트 소스를 이용하는 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
  26. 제16항에 있어서,
    상기 복수의 트렌치의 형성 단계는 종축(longitudinal axis)을 따라 평행하게 연장되는 복수의 트렌치의 패터닝 및 에칭 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
  27. 제26항에 있어서,
    인접한 트렌치 사이의 상기 기판의 표면 상에 콘택 영역(contact area)을 형성하는 단계
    를 더 포함하는 트렌치 트랜지스터 제조 방법.
  28. 제27항에 있어서,
    상기 콘택 영역의 형성 단계는 소스 콘택 영역과 중본체 콘택 영역을 교대로 형성하는 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
  29. 제27항에 있어서,
    상기 콘택 영역의 형성 단계는 상기 중본체 콘택 영역을 둘러싸는 사디리-형상(ladder-shaped) 소스 콘택 영역을 형성하는 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
  30. 제29항에 있어서,
    상기 중본체 콘택 영역을 둘러싸는 상기 사다리-형상 소스 콘택 영역의 형성 단계는,
    상기 중본체 콘택 영역을 커버하기 위해 패터닝된 반도체 기판의 표면 상에 소스 블록킹 마스크를 형성하는 단계; 및
    사다리-형상 소스 콘택 영역을 형성하기 위해 제1 전도성 타입의 도펀트를 주입하는 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
  31. 제29항에 있어서,
    상기 중본체 콘택 영역을 둘러싸는 상기 사다리-형상 소스 콘택 영역의 형성 단계는 상기 중본체 콘택 영역을 노출하기 위해 패터닝된 반도체 기판의 표면 상에 유전층을 형성하는 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
  32. 제16항에 있어서,
    상기 소스 영역은 상기 중본체 이전에 형성되는
    트렌치 트랜지스터 제조 방법.
  33. 제16항에 있어서,
    상기 반도체 기판의 제공 단계는,
    상기 기판의 제1 표면의 반대측인 제2 표면에 드레인 콘택 영역을 형성하는 단계; 및
    상기 드레인 콘택 영역의 상부(atop)에 실질적으로 불균일하게 도핑된 에피택셜 층(epitaxial layer)을 형성하는 단계를 포함하는
    트렌치 트랜지스터 제조 방법.
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