JP4623656B2 - 縦型ゲート半導体装置およびその製造方法 - Google Patents

縦型ゲート半導体装置およびその製造方法 Download PDF

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本発明は、縦型ゲート電極を有する半導体装置およびその製造方法に関するものである。

近年、エレクトロニクス機器における低消費電力化、高機能化および高速化に伴って、該機器に付随する半導体装置にも低消費電力化又は高速化等が要求されてきている。これらの要求に対応するために、エレクトロニクス機器のDC−DCコンバータに一般的に用いられている半導体装置にも、トランジスタのオン抵抗が小さいという特性が要求されている。トランジスタのオン抵抗を小さくするための方法の1つとして、単位面積当たりに配置するトランジスタの密度を大きくするという方法がある。

具体的には、半導体装置のゲート電極を縦方向(基板主面に対して垂直な方向)に配置する方法がある。この方法を適用した半導体装置として、縦型ゲート半導体装置がある。縦型ゲート半導体装置においては、ゲート電極が縦方向に配置されていると共に、該ゲート電極の上部と対向するようにソース領域が形成されている。また、ゲート電極の底部と対向するようにドレイン領域が形成されている。

ところで、縦型ゲート半導体装置においては、ゲート電極が縦方向に配置されるため、該縦型ゲート電極の最上面と、ソース領域が存在するシリコン領域表面とがほぼ同一平面上に存在する。このため、ソース領域及びボディーコンタクト領域に共通電極を接続する際に、縦型ゲート電極の上部を例えば凸形状の絶縁膜により被覆し、それによってソース領域又はボディーコンタクト領域と縦型ゲート電極との導通を防止しなければならないという課題がある。

このような課題を解決する先行技術として、例えば特許文献1に記載された技術がある。これは、互いに並行して配置された複数の縦型ゲート半導体装置において、各縦型ゲート電極の最上面を、ソース領域が存在するシリコン領域表面よりも後退させると共に縦型ゲート電極上の凹部に絶縁膜を充填することによって、前記課題を解決するものである。

以下、特許文献1および特許文献2に記載された従来の縦型ゲート半導体装置について、図面を参照しながら説明する。

図1(a)は、従来の縦型ゲート半導体装置、具体的にはNチャンネル縦型ゲートDMOS(Double Diffused Metal Oxide Semiconductor )トランジスタの断面構成を示す図である。

図1(a)に示すように、N型(第1導電型)の不純物がドープされたN+ 型半導体基板であるシリコン基板1800の上に、エピタキシャル成長法によってエピタキシャル層1810が形成されている。エピタキシャル層1810は、N型ドレイン領域1811と、ドレイン領域1811上に形成されたP型ボディー領域1812と、ボディー領域1812上に形成されたN+ 型ソース領域1813と、ソース領域1813と隣接するように形成され且つボディー領域1812よりも不純物濃度が高いP+ 型ボディーコンタクト領域1814とから構成されている。エピタキシャル層1810には、ソース領域1813及びボディー領域1812を貫通し且つドレイン領域1811の上部に達するトレンチが設けられていると共に、該トレンチの内部には縦型ゲート電極1820が埋め込まれている。縦型ゲート電極1820の最上面は、ソース領域1813の存在するエピタキシャル層1810の表面よりも下にある。また、前記トレンチの内部における縦型ゲート電極1820の上側には絶縁膜1830が充填されている。また、ドレイン領域1811及びボディー領域1812のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型ゲート電極1820との間には、ゲート絶縁膜となる絶縁物質1840が介在している。また、エピタキシャル層1810の上には、ソース領域1813及びボディーコンタクト領域1814に共通接続される共通電極1850が設けられている。

図1(b)は、図1(a)に示すMOSFETを1つのセル(1単位)として該MOSFETがアレイ状に配置されてなるMOSFETsアレイの平面構成を示す図である。尚、図1(a)は、図1(b)のA−A’線の断面図である。また、図1(b)においては、縦型ゲート電極1820、ソース領域1813及びボディーコンタクト領域1814以外の部材の図示を省略している。

以上のように、図1(a)及び(b)に示す従来の縦型ゲート半導体装置のエピタキシャル層(半導体層)1810は、N型ドレイン領域1811と、ドレイン領域1811上に形成されたP型ボディー領域1812と、ボディー領域1812上に互いに隣接するように形成されたN+ 型ソース領域1813及びP+ 型ボディーコンタクト領域1814とを有する。また、ソース領域1813及びボディーコンタクト領域1814のそれぞれの表面は半導体層1810の表面となっている。また、縦型ゲート電極1820の上部はソース領域1813と対向していると共に、縦型ゲート電極1820の底部はドレイン領域1811と対向している。

以上のような構成を有する縦型ゲート半導体装置においては、絶縁膜1830が、ソース領域1813又はボディーコンタクト領域1814と縦型ゲート電極1820との導通を防止するので、ソース領域1813とボディーコンタクト領域1814とに共通電極を接続する際に行なわれていた、絶縁膜による縦型ゲート電極1820の上面の被覆工程を省略することができる。

また、絶縁膜1830の最上面と、ソース領域1813の存在するシリコン領域(半導体層1810)表面とは実質的に同一平面上に存在するため、後のマスク工程を平坦な表面上で実施することができるので、縦型ゲート半導体装置の製造を容易化することができる。

図2(a)及び(b)は、特許文献1に記載された、他の従来の縦型ゲート半導体装置、具体的にはNチャンネル縦型ゲートDMOSトランジスタの断面構成を示す図である。尚、図2(a)は、MOSトランジスタとして機能する第1領域を示す断面図であり、図2(b)は、該トランジスタのボディー領域との電気的コンタクトを取るための第2領域を示す断面図である。

図2(a)に示すように、第1領域においては、N型(第1導電型)の不純物がドープされたN+ 型半導体基板であるシリコン基板2800の上に、N型ドレイン領域2811が形成されている。ドレイン領域2811の上にはP型ボディー領域2812が形成されていると共に、ボディー領域2812上にはN+ 型ソース領域2813が形成されている。ソース領域2813及びボディー領域2812にはドレイン領域2811の上部に達するトレンチが設けられていると共に、該トレンチの内部には縦型ゲート電極2820が埋め込まれている。縦型ゲート電極2820の最上面は、ソース領域2813の存在する半導体層の表面よりも下に位置する。また、前記トレンチの内部における縦型ゲート電極2820の上側には絶縁膜2830が充填されている。また、ドレイン領域2811及びボディー領域2812のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型ゲート電極2820との間には、ゲート絶縁膜となる絶縁物質2840が介在している。また、ソース領域2813の上には、ソース領域2813に接続される共通電極2850が設けられている。

一方、図2(b)に示すように、第2領域は、図2(a)に示すソース領域2813に代えてP+ 型ボディーコンタクト領域2814が設けられていることを除けば、第1領域と同様の断面構成を有する。

図2(c)は、図2(a)に示す第1領域と、図2(b)に示す第2領域とが、縦型ゲート電極2820つまりゲートトレンチが延びる方向に沿ってストライプ状に交互に配列されてなるMOSFETsアレイの平面構成を示す図である。尚、図2(c)においては、縦型ゲート電極2820、ソース領域2813及びボディーコンタクト領域2814以外の部材の図示を省略している。

図2(c)に示すように、各ゲート電極2820(つまり各ゲートトレンチ)に沿って、ソース領域2813及びボディーコンタクト領域2814を交互に配置することによって、ストライプ状の複数のアレイが構成されている。また、各アレイはゲートトレンチに隣接して配置されていると共に、ゲートトレンチによって他のアレイから分離されている。また、図2(c)に示すように、ゲートトレンチの横に配置されているアレイの縦寸法(ゲートトレンチの延びる方向における寸法)については、ソース領域2813が相対的に長い寸法を持ち、ボディーコンタクト領域2814が相対的に短い寸法を持つ。すなわち、トランジスタとして機能する第1領域の方が、ボディーコンタクトとして機能する第2領域よりも広い面積を持つ。

図2(a)〜(c)に示す、ストライプ状のレイアウトを持つ、他の従来の縦型ゲート半導体装置においては、図1(a)及び(b)に示す、セル状のレイアウトを持つ従来のMOSFETsアレイと比べて、ゲートトレンチのピッチをより狭くすることができる。

尚、セル状のレイアウトを持つ従来のMOSFETsアレイにおいて、ソース領域と電極(共通電極)との接触面積を確保すべく、ゲートトレンチ内においてゲート電極上に形成される絶縁膜の最上面を、ソース領域が存在する半導体層の表面よりも下にする技術が例えば特許文献3又は特許文献4に開示されている。この技術によれば、ソース領域と共通電極とを、ゲートトレンチ壁面及び前記半導体層表面のそれぞれの一部分において接触させることができる。
特開2000−252468号公報 特許第2662217号公報 特開2001−085685号公報 特開平11−103052号公報

しかしながら、前述のセル状レイアウトを持つ従来の縦型ゲート半導体装置においては、微細化に対応すべく装置の小型化を図ろうとした場合、ソース領域のコンタクト抵抗が増大するという問題が生じる。すなわち、縦型ゲート半導体装置の小型化に伴って、隣接するトレンチゲート電極間の間隔が狭くなると、それに従ってソース領域も狭くなる。例えば、幅0.25μmの縦型ゲート電極が0.25μmの間隔で並んでいる縦型ゲート半導体装置において、縦型ゲート電極間の間隔を0.1μm短くしようとした場合、ポリシリコンの抵抗を考慮に入れると縦型ゲート電極の幅を狭めることができないので、必然的に縦型ゲート電極間の間隔を0.15μmまで狭くしなければならず、この間隔に形成されるソース領域は非常に小さくなってしまう。このため、共通電極とソース領域との接触面積が小さくなるので、ソース領域のコンタクト抵抗が増大してしまう。

尚、ボディーコンタクト領域の配置面積とソース領域の配置面積とは互いにトレードオフの関係にあるため、共通電極とボディーコンタクト領域との接触面積を小さくすることによって、共通電極とソース領域との接触面積を大きくすることができる。しかし、共通電極とボディーコンタクト領域との接触面積が小さくなると、ボディー領域を十分に接地できなくなる結果、寄生バイポーラトランジスタが動作しやすくなるという新たな問題が生じる。

一方、前述のストライプ状レイアウトを持つ従来の縦型ゲート半導体装置においても、微細化に対応すべく装置の小型化を図ろうとした場合には、隣接するトレンチゲート電極間の間隔が狭くなるため、それに従ってソース領域も狭くなる。このため、共通電極とソース領域との接触面積が小さくなるので、ソース領域のコンタクト抵抗が増大してしまうという問題を回避することができない。

そこで、本発明は、かかる問題点に鑑み、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置およびその製造方法を提供することを目的とする。

前記の目的を達成するために、本発明に係る第1の縦型ゲート半導体装置は、ドレイン領域と、ドレイン領域の上側に形成された第1のボディー領域と、第1のボディ領域における一部の上側に形成された第2のボディ領域と、第1のボディ領域における他部の上側に形成された第1のソース領域と、第2のボディ領域の上側に形成され、第1のソース領域と電気的に接続される第2のソース領域と、第1のソース領域、第2のソース領域、第1のボディ領域および第2のボディ領域に形成されたトレンチと、トレンチ内に形成されたゲートとを備え、第2のソース領域は第1のソース領域の電気的コンタクトとして機能し、第2のボディ領域は、第1のボディ領域の電気的コンタクトとして機能し、トレンチの壁面のうちの上縁部は丸まった形状を有する。なお、「トレンチの壁面のうちの上縁部は丸まった形状を有する」とは、トレンチの上縁部が、深さが深くなるにしたがって幅が狭くなるテーパー形状を有しているともいえる。

第1の縦型ゲート半導体装置によると、第2のボディー領域の上側に第2のソース領域が形成されている。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

第1の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部には、第1のソース領域及び第2のソース領域が露出し、トレンチの壁面のうちの上縁部に露出する第1のソース領域及び第2のソース領域が丸まった形状を有していてもよい。この場合には、トレンチの壁面のうちの上縁部に露出する第1のソース領域および第2のソース領域と、その上に形成される導体膜等との間のコンタクト抵抗を低減することができる。

第1の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部から、第1のソース領域及び第2のソース領域の上面に亘る部分が、全体的に丸みを帯びていてもよい。つまり、トレンチ間ピッチの短い縦型ゲート半導体装置においては、トレンチの壁面のうちの上縁部が丸みを帯びると、2つのトレンチの間における半導体層の上面全体が丸みを帯びた形状となる。

第1の縦型ゲート半導体装置において、第2のソース領域の厚さは第1のソース領域の厚さよりも小さいことが好ましい。

このようにすると、トレンチの深さが均一である場合にも、トレンチ壁面においてソース領域及びボディー領域のそれぞれとの電気的コンタクトを確実に取ることができる。

第1の縦型ゲート半導体装置において、第2のソース領域は第2のボディー領域の全面を被覆していることが好ましい。

このようにすると、トレンチ上部に凹部が残るようにゲートを形成することによって、該凹部の壁面でソース領域との電気的コンタクトを取ることができる。

第1の縦型ゲート半導体装置において、第2のボディー領域の上部における不純物濃度は、第2のボディー領域の下部における不純物濃度よりも高いことが好ましい。

このようにすると、第2のボディー領域との電気的コンタクトをより確実に取ることができる。

第1の縦型ゲート半導体装置において、ゲート領域が、トレンチの上部に凹部が残るように形成されており、第2のボディー領域は凹部の壁面に露出していることが好ましい。

このようにすると、第1のソース領域及び第2のソース領域との電気的コンタクトを取ることができることに加えて、第2のボディー領域との電気的コンタクトを第1のソース領域及び第2のソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

第1の縦型ゲート半導体装置において、ゲート領域が、トレンチの上部に凹部が残るように形成されており、第1のソース領域及び第2のソース領域のそれぞれは凹部の壁面に露出し、且つ該各露出部分及び各ソース領域の上面において電気的コンタクトが取られることが好ましい。

このようにすると、共通電極とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。

第2のボディー領域がゲートトレンチ上の凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られる場合、第2のボディー領域は、その上部に相対的に不純物濃度が高い高濃度領域を有し、高濃度領域は凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られていてもよい。或いは、第2のソース領域及び第2のボディー領域のそれぞれは凹部の壁面に露出し、且つ該各露出部分において電気的コンタクトが取られていてもよい。或いは、第2のソース領域の上側における領域から、絶縁膜を介してゲート領域の上側における領域にまで亘って設けられた他の電極をさらに備え、他の電極は、凹部の壁面において第2のソース領域及び2のボディー領域と接していてもよい。

本発明に係る第2の縦型ゲート半導体装置は、ドレイン領域と、ドレイン領域の上側に形成された第1のボディー領域と、第1のボディ領域における一部の上側に形成された第2のボディ領域と、第1のボディ領域における他部の上側に形成された第1のソース領域と、第2のボディ領域の上側に形成され、第1のソース領域と電気的に接続される第2のソース領域と、第1のソース領域および第1のボディ領域に形成されたトレンチと、トレンチ内に形成されたゲートとを備え、第2のソース領域は第1のソース領域の電気的コンタクトとして機能し、第2のボディ領域は、第1のボディ領域の電気的コンタクトとして機能し、トレンチの壁面のうちの上縁部は丸まった形状を有し、ゲート領域が、トレンチの上部に凹部が残るように形成されており、第2のボディー領域は凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られる。

第2の縦型ゲート半導体装置によると、第2のボディー領域との電気的コンタクトを、トレンチ内におけるゲート上の凹部の壁面で取ることができるため、共通電極とボディー領域との接触面積を確保することができる。このため、トランジスタ動作時にボディー領域内に電圧差が発生することを抑えることができるので、寄生バイポーラトランジスタが動作することを防止することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

第2の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部には、第1のソース領域及び第2のソース領域が露出し、トレンチの壁面のうちの上縁部に露出する第1のソース領域及び第2のソース領域が丸まった形状を有していてもよい。この場合には、トレンチの壁面のうちの上縁部に露出する第1のソース領域および第2のソース領域と、その上に形成される導体膜等との間のコンタクト抵抗を低減することができる。

第2の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部から、第1のソース領域及び第2のソース領域の上面に亘る部分が、全体的に丸みを帯びていてもよい。つまり、トレンチ間ピッチの短い縦型ゲート半導体装置においては、トレンチの壁面のうちの上縁部が丸みを帯びると、2つのトレンチの間における半導体層の上面全体が丸みを帯びた形状となる。

第2の縦型ゲート半導体装置において、第1のソース領域および第2のソース領域の上側の領域から、絶縁膜を介してゲート領域の上側の領域にまで亘って設けられた他の電極とをさらに備え、他の電極は、凹部の壁面において第2のソース領域及び第2のボディー領域と接していることが好ましい。

このようにすると、第2のソース領域および第2のボディ領域のそれぞれを確実に電極に共通接続することができる。すなわち、第1のソース領域及び第2のソース領域の両方でソース領域との電気的コンタクトを取ることができることに加えて、第2のボディー領域との電気的コンタクトをソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

また、この場合、他の電極は、第1のソース領域及び第2のソース領域のそれぞれと電気的に接続されていることが好ましい。この場合には、第1のソース領域及び第2のソース領域の両方においてソース領域との電気的コンタクトを取ることができる。

第2の縦型ゲート半導体装置において、第2のソース領域は、第1のソース領域よりも薄いことが好ましい。

このようにすると、ゲートトレンチの深さが均一である場合にも、ソース領域及びボディー領域のそれぞれとの電気的コンタクトを確実に取ることができる。

第2の縦型ゲート半導体装置において、第2のボディー領域は、下部と、下部よりも不純物濃度の高い上部とを有し、上部は凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることが好ましい。

このようにすると、ボディー領域との電気的コンタクトをより確実に取ることができる。また、この場合、凹部には、ゲートとの間に絶縁層を挟んで他の電極が形成されており、他の電極は、凹部の壁面において高濃度領域と接していてもよい。

本発明に係る第1の縦型ゲート半導体装置の製造方法は、トランジスタとして機能する第1領域と、トランジスタのボディー領域との電気的コンタクトとして機能し、第1領域と隣接して配置される第2領域とを有する縦型トレンチゲート半導体装置の製造方法であって、第1領域に第1のドレイン領域を、第2領域に第2のドレイン領域を、第1のドレイン領域の上側に第1のボディ領域を、第2のドレイン領域の上側に第2のボディ領域を形成する第1の工程と、第1のボディー領域および第2のボディ領域にトレンチを形成する第2の工程と、第1のボディ領域の上側に、第1のソース領域を形成する第3の工程と、第2のボディ領域の上側に、第2のソース領域を形成する第4の工程と、第2の工程の後に、トレンチの上部に凹部が残るようにトレンチ内にゲートを形成する第5の工程と、第5の工程の後に、凹部を埋める絶縁膜を形成する第6の工程と、第6の工程の後に、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸める第7の工程とを備え、第1のソース領域と第2のソース領域とは互いに電気的に接続するように形成される。

第1の縦型ゲート半導体装置の製造方法によると、ボディー領域との電気的コンタクトを取るための第2領域において、第2のボディー領域の上側に第2のソース領域を形成する。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、第1の縦型ゲート半導体装置の製造方法によると、トレンチ形成(第2の工程)よりも後に各ソース領域の形成(第3及び第4の工程)を行なうことによって、ソース領域形成後の熱処理を低減できる。このため、ソース領域における不純物拡散の制御が可能となり、その結果、デバイス寸法の制御を確実に行なうことができる。

また、第7の工程において、凹部の壁面のうちの上縁部を丸めることにより、後の工程で、凹部の壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗およびオン抵抗の低い縦型ゲート半導体装置を形成することができる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流の発生しにくい縦型ゲート半導体装置を形成することができる。

第1の縦型ゲート半導体装置の製造方法において、第7の工程では、ドライエッチングを行うことにより、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸めてもよい。

第1の縦型ゲート半導体装置の製造方法において、第7の工程では、凹部の壁面に露出する物質に対する絶縁膜の選択比が2以上5以下となる条件でドライエッチングを行ってもよい。この場合には、凹部の壁面のうちの上縁部をより確実に丸めることができる。

第1の縦型ゲート半導体装置の製造方法において、第4の工程は、半導体領域における第1のソース領域及び第2のソース領域のそれぞれとなる部分に不純物を同時に導入する工程を含むことが好ましい。

このようにすると、第2のソース領域の形成時に、半導体領域への不純物の導入を、例えば半導体領域の全面に対するイオン注入によって実施できるので、新たなリソグラフィ工程を追加することなく、第2のソース領域を形成することができる。

第1の縦型ゲート半導体装置の製造方法において、第2のソース領域は、第2のボディー領域の全面を被覆するように形成されることが好ましい。

このようにすると、トレンチ上部に凹部が残るようにゲートを形成することによって、第1領域及び第2領域の両方において該凹部の壁面でソース領域との電気的コンタクトを取ることができる。

第1の縦型ゲート半導体装置の製造方法において、第2のボディー領域の上部に、高濃度領域を形成する第8の工程をさらに備え、第8の工程では、第2のボディ領域の上部の不純物濃度を、第2のボディ領域の下部の不純物濃度よりも高くすることが好ましい。

このようにすると、ボディー領域との電気的コンタクトをより確実に取ることができる。

第1の縦型ゲート半導体装置の製造方法において、第7の工程よりも後に、絶縁膜の上に、第2のボディー領域と電気的に接続する他の電極を形成する工程を備えていることが好ましい。

このようにすると、第1領域及び第2領域の両方でソース領域との電気的コンタクトを取ることができることに加えて、第2領域でボディー領域との電気的コンタクトをソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

第1の縦型ゲート半導体装置の製造方法において、第7の工程よりも後に、絶縁膜の上に、第2のソース領域と電気的に接続する他の電極を形成する工程とを備えていることが好ましい。

このようにすると、共通電極(他の電極)とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。

第1の縦型ゲート半導体装置の製造方法において、第5の工程では、凹部の壁面に第2のボディ領域及び第2のソース領域が露出させて、第7の工程の後に、絶縁膜の上に、第2のボディー領域及び第2のソース領域のそれぞれと電気的に接続する他の電極を形成する工程を備えていることが好ましい。

このようにすると、第1領域及び第2領域の両方でソース領域との電気的コンタクトを取ることができることに加えて、第2領域でボディー領域との電気的コンタクトをソース領域と共通に取ることができるので、ゲートのピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。また、共通電極(他の電極)とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。

本発明に係る第2の縦型ゲート半導体装置の製造方法は、トランジスタとして機能する第1領域と、トランジスタのボディー領域との電気的コンタクトとして機能し、第1領域と隣接して配置される第2領域とを有する縦型トレンチゲート半導体装置の製造方法であって、第1領域に第1のドレイン領域を、第2領域に第2のドレイン領域を、第1のドレイン領域の上側に第1のボディ領域を、第2のドレイン領域の上側に第2のボディ領域を形成する第1の工程と、第1のボディ領域及び第2のボディ領域にトレンチを形成する第2の工程と、トレンチの上部に凹部が残ると共に該凹部の壁面に第2のボディー領域が露出するようにトレンチ内にゲートを形成する第3の工程と、凹部に、第2のボディー領域と電気的に接続する他の電極を形成する第4の工程と、第2の工程の後に、トレンチの上部に凹部が残るようにトレンチ内にゲートを形成する第5の工程と、第5の工程の後に、凹部を埋める絶縁膜を形成する第6の工程と、第6の工程の後に、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸める第7の工程とを備えている。

第2の縦型ゲート半導体装置の製造方法によると、第2領域のボディー領域との電気的コンタクトを、トレンチ内におけるゲート上の凹部の壁面で取ることができるため、共通電極(他の電極)とボディー領域との接触面積を確保することができる。このため、トランジスタ動作時にボディー領域内に電圧差が発生することを抑えることができるので、寄生バイポーラトランジスタが動作することを防止することができる。

第2の縦型ゲート半導体装置の製造方法において、第7の工程では、ドライエッチングを行うことにより、絶縁膜のうちの上部を除去すると共に、凹部の壁面のうちの上縁部を丸めてもよい。

第2の縦型ゲート半導体装置の製造方法において、第7の工程では、凹部の壁面に露出する物質に対する絶縁膜の選択比が2以上5以下となる条件でドライエッチングを行うことが好ましい。

第2の縦型ゲート半導体装置の製造方法において、第2のボディー領域の上部に、高濃度領域を形成する第8の工程をさらに備え、第8の工程では、第2のボディ領域の上部の不純物濃度を、第2のボディ領域の下部の不純物濃度よりも高くすることが好ましい。

このようにすると、ボディー領域との電気的コンタクトをより確実に取ることができる。尚、この場合、上部は凹部の壁面に露出する。

トレンチの幅は0.3μm以下であり、トレンチのアスペクト比は3以上であることが好ましい。

また、トレンチの数は400以上であってもよい。

本発明の第3の縦型ゲート半導体装置は、ドレイン領域となる第1導電型の第1の半導体層と、第1の半導体層の上に形成され、ボディー領域となる第2導電型の第2の半導体層と、第2の半導体層の上に形成され、ソース領域となる第1導電型の第3の半導体層と、第2の半導体層及び第3の半導体層に形成されたトレンチと、トレンチ内に形成されたゲートと、第3の半導体層の上に形成された電極とを備え、ゲートが延びる方向に沿って設けられている第3の半導体層の一部分には、第3の半導体層の表面までは達しておらず且つトレンチの壁面に露出する第2導電型の第4の半導体層が形成されており、第4の半導体層は、ゲートとは電気的に分離されていると共にトレンチの上部で電極と電気的に接続され、トレンチの壁面のうちの上縁部は丸まった形状を有する。

第3の縦型ゲート半導体装置によると、第1導電型の第3の半導体層の一部に第2導電型の第4の半導体層(第2のボディ領域)が形成されている。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、第3の領域とのコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部に接する導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

本発明の第4の縦型ゲート半導体装置は、ドレイン領域となる第1導電型の第1の半導体層と、第1の半導体層の上に形成されたボディー領域である第2導電型の第2の半導体層と、第2の半導体層の上に形成されたソース領域である第1導電型の第3の半導体層と、第2の半導体層及び第3の半導体層に形成されたトレンチと、トレンチに形成されたゲートと、トレンチ内におけるゲート上に形成された絶縁膜と、第3の半導体層の上及び絶縁膜の上に形成された電極とを備え、ゲートが延びる方向に沿って設けられている第3の半導体層の一部分には、第3の半導体層の表面までは達しておらず且つトレンチの壁面に露出する第2導電型の第4の半導体層が形成されており、第4の半導体層は、トレンチの上部で電極と電気的に接続され、トレンチの壁面のうちの上縁部は丸まった形状を有する。

第4の縦型ゲート半導体装置によると、第1導電型の第3の半導体層の一部に第2導電型の第4の半導体層(第2のボディ領域)が形成されている。このため、装置の小型化に伴ってゲート間の距離が短くなった場合においても、ボディーコンタクト領域の配置面積を小さくすることなく、共通電極とソース領域との接触面積を十分に確保することができる。従って、第3の領域とのコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、トレンチの壁面のうちの上縁部を丸まった形状とすることにより、トレンチの壁面のうちの上縁部の上に導体膜等を形成するときに、ボイドが発生するのを防止することができる。また、トレンチの壁面のうちの上縁部と、その上に形成される導体膜等のステップカバレッジを向上させることができるため、コンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの壁面のうちの上縁部が角張った形状を有する場合と比較して、上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

第3および第4の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部には第3の半導体層が露出し、トレンチの上縁部に露出する3の半導体層が丸まった形状を有していてもよい。この場合には、トレンチの壁面のうちの上縁部に露出する第3の半導体層と、その上に形成される導体膜等との間のコンタクト抵抗を低減することができる。

第3および第4の縦型ゲート半導体装置において、トレンチの壁面のうちの上縁部から、第3の半導体層の上面に亘る部分が、全体的に丸みを帯びていてもよい。つまり、トレンチ間ピッチの短い縦型ゲート半導体装置においては、トレンチの壁面のうちの上縁部が丸みを帯びると、2つのトレンチの間における半導体層の上面全体が丸みを帯びた形状となる。

第3および第4の縦型ゲート半導体装置において、第3の半導体層には、トレンチが延在する方向に沿って第4の半導体層が周期的に形成されていてもよい。

第3および第4の縦型ゲート半導体装置において、トレンチは複数個形成されており、各トレンチの幅は0.3μm以下であり、各トレンチ間のピッチは0.3μm以下であってもよい。

第3および第4の縦型ゲート半導体装置において、各トレンチのアスペクト比は3以上であってもよい。

以上のように、本発明によると、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することが可能となる。

(第1の実施形態)
以下、本発明の第1の実施形態に係る縦型ゲート半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態の縦型ゲート半導体装置は、ソース領域のコンタクト抵抗を増大させることなく、装置の小型化を図ることができるようにすることを目的とするものである。

図3は、本実施形態の縦型ゲート半導体装置の鳥瞰図(3-dimensional view)である。図3に示すように、本実施形態の縦型ゲート半導体装置においては、第1導電型の半導体基板である例えばN+ 型シリコン基板100の上に、例えばエピタキシャル成長法によって半導体層110が形成されている。半導体層110には、ストライプ状に延びる複数のトレンチが設けられており、該各トレンチの内部にはそれぞれ縦型ゲート電極120が埋め込まれている。また、各トレンチ内における縦型ゲート電極120の上には埋め込み絶縁膜130が形成されている。ここで、埋め込み絶縁膜130の最上面は半導体層110の表面よりも下側に位置する。また、縦型ゲート電極120(具体的にはその側面及び下面)と半導体層110との間には、ゲート絶縁膜となる絶縁物質140が介在している。尚、本実施形態では、縦型ゲート電極120が埋め込まれる各トレンチの幅は全て同じ0.25μm程度であり、各トレンチ間のピッチも0.25μm程度である。また、各トレンチの深さは全て同じ1.25μm程度である。すなわち、各トレンチのアスペクト比は5程度である。ここで、トレンチの深さとは、後述するソース領域113の表面からトレンチの底部までの深さである。また、本実施形態では、トレンチの数は1500個程度である。すなわち、1500個程度のトレンチが互いに平行に並んでいると共に、後述する第1領域11及び第2領域12(図4(c)参照)を連続的に横断して延びている。また、図示は省略しているが、各トレンチにおける埋め込み絶縁膜130上の凹部を含む、半導体層110の上には、バリアメタル膜160及びアルミニウム膜150の積層構造を持つ共通電極(金属配線)170が形成されている(図4(a)及び(b)参照)。

図3に示すように、半導体層110は、ストライプ状のゲートトレンチの幅方向(図3ではx方向)と直交するトレンチの長さ方向(図3ではy方向)において周期的に変化する構造を有している。具体的には、トレンチの長さ方向つまりy方向において、半導体層110は、トランジスタとして機能する第1領域11と、該トランジスタのボディー領域との電気的コンタクトを取るための第2領域12とが交互に並んだ構造を有している(図4(c)参照)。言い換えると、半導体層110においては、y方向の所定の位置を境にして第1領域11から第2領域12に変化する。

図4(a)は、図3のa−a’線における第1領域11の断面図であり、図4(b)は、図3のb−b’線における第2領域12の断面図である。また、図4(c)は、本実施形態の縦型ゲート半導体装置の平面構成を示す模式図であり、図5は、図4(c)のc−c’線の断面図である。尚、図4(a)は図4(c)のa−a’線の断面図でもあり、図4(b)は図4(c)のb−b’線の断面図でもある。

図4(a)及び(b)に示すように、第1領域11及び第2領域12のいずれにおいても、半導体層110は、第1導電型(例えばN型)の半導体層であるドレイン領域111と、ドレイン領域111上に形成され且つゲートトレンチが貫通した第2導電型(第1導電型の反対極性:例えばP型)の半導体層であるボディー領域112とを有している。すなわち、ドレイン領域111及びボディー領域112は、第1領域11及び第2領域12を含む半導体層110の全体に延在している。

尚、本実施形態の縦型ゲート半導体装置において、第1領域11及び第2領域12のそれぞれの配置面積の割合は、該縦型ゲート半導体装置のトランジスタに流すことができる許容電流値により決定される。具体的には、図5に示すように、第1領域11及び第2領域12のそれぞれの配置面積の割合(本実施形態ではy方向の長さの比)l:mは、低電流動作のトランジスタから構成されるデバイスの場合には5:1程度に設定され、高電流動作のトランジスタから構成されるデバイスの場合には3:1程度に設定される。従って、ゲートトレンチの長さがy方向に6μm程度であって、低電流動作のトランジスタからデバイスが構成される場合には、y方向にl=5μm程度の長さを持つ第1領域11と、y方向にm=1μm程度の長さを持つ第2領域12とが形成される。

ここで、図4(a)に示すように、第1領域11の半導体層110は、ボディー領域112上に、第1導電型(例えばN+ 型)の半導体層であるソース領域113Aを有している。

それに対して、本実施形態の特徴として、図4(b)に示すように、第2領域12の半導体層110は、ボディー領域112上に、第2導電型(例えばP+ 型)のボディーコンタクト領域114及び第1導電型(例えばN+ 型)のソース領域113Bを有している。ソース領域113Bは、ボディーコンタクト領域114の上面全体を覆うように形成されていると共に、第1領域11のソース領域113Aと電気的に接続する。また、ソース領域113Bの厚さはソース領域113Aの厚さよりも小さい。尚、ボディーコンタクト領域114の不純物濃度は、ボディー領域112の不純物濃度よりも高い。

すなわち、第1領域11の半導体層110は、ボディー領域112上にソース領域113Aが形成され且つソース領域113Aの表面が半導体層110の主面となる構造を有する。一方、第2領域12の半導体層110は、ボディー領域112上にボディーコンタクト領域114が形成され、ボディーコンタクト領域114上にソース領域113Bが形成され、且つソース領域113Bの表面が半導体層110の主面となる構造を有する。

図6(a)は、本実施形態の縦型ゲート半導体装置における、トランジスタとして機能する第1領域11の断面構成を模式的に示す図であり、図6(b)は、本実施形態の縦型ゲート半導体装置における、ボディー領域との電気的コンタクトを取るための第2領域12の断面構成を模式的に示す図である。尚、図6(a)及び(b)において、図4(a)及び(b)等と同一の構成要素には同一の符号を付すことにより詳しい説明を省略する。

本実施形態の縦型ゲート半導体装置を、Nチャンネル縦型ゲートDMOSトランジスタの場合を例として説明すると、図6(a)及び(b)に示すように、本実施形態の縦型ゲート半導体装置は、N型(第1導電型)の不純物がドープされたN+ 型半導体基板であるシリコン基板100と、シリコン基板100上に形成されたN型ドレイン領域111及びP型(第2導電型)ボディー領域112を有する半導体層110と、半導体層110に設けられたトレンチ(ゲートトレンチ)に絶縁物質140を介して埋め込まれた縦型ゲート電極120と、縦型ゲート電極120の上面を覆う埋め込み絶縁膜130と、配線材料となるアルミニウム膜150及びバリアメタル膜160の積層構造を持つ共通電極170とから構成される。

ここで、本実施形態の特徴として、第1領域11においても第2領域12においても、縦型ゲート電極120は、それを囲む埋め込み絶縁膜130及び絶縁物質140を含めて、ゲートトレンチの上部に凹部(ゲート上凹部)が残るように埋め込まれていると共に、ゲート上凹部を含む半導体層110の上には共通電極170が形成されている。尚、縦型ゲート電極120と共通電極170とは埋め込み絶縁膜130によって絶縁されている。

また、図6(a)に示すように、トランジスタとして機能する第1領域11は、縦型ゲート電極120の上部と対向するようにボディー領域112の上に形成されたソース領域113Aを有する。ソース領域113Aは半導体層110の上部に設けられており、ソース領域113Aの表面が半導体層110の表面となる。また、ソース領域113Aの一部分はゲート上凹部の壁面に露出し、該露出部分13とソース領域113Aの上面14とが共通電極170と接する。このような構造を持つ本実施形態のNチャンネル縦型ゲートDMOSトランジスタにおいては、トランジスタとしての機能を実現するために、ソース領域113Aとゲート電極120とが埋め込み絶縁膜130及び絶縁物質140によって電気的に絶縁されている。ここで、ソース電極(つまり共通電極170)とドレイン電極(図示省略)との間に高電圧を印加すると共に、ゲート電極120とソース領域113Aとの間に閾値電圧以上の電圧を印加すると、図6(a)に示すように、ゲート絶縁膜となる絶縁物質140とP型ボディ−領域112との間の界面(ゲート電極120の両側の2つの界面)にn型の反転層(つまりチャネル層)が形成され、該反転層を通ってドレイン領域111からソース領域113Aに電流17が流れる。また、ゲート電極120に印加する電圧を閾値電圧よりも小さくすることによって、ボディ−領域112におけるn型の反転層がなくなって、縦型ゲートDMOSトランジスタのソース・ドレイン間がオフ状態となる。

また、図6(b)に示すように、ボディー領域112との電気的コンタクトを取るための第2領域12は、ボディー領域112の上に形成されたボディーコンタクト領域114と、ボディーコンタクト領域114の上に形成されたソース領域113Bを有する。すなわち、ソース領域113Bは半導体層110の最上部に設けられており、ソース領域113Bの表面が半導体層110の表面となると共に、このソース領域113Bによってボディーコンタクト領域114の上面が覆われている。尚、ボディー領域112とボディーコンタクト領域114とは接していると共に、ボディーコンタクト領域114とソース領域113Bとは接している。また、ソース領域113B及びボディーコンタクト領域114のそれぞれの一部分はゲート上凹部の壁面に露出し、該各露出部分15及び16とソース領域113Bの上面14とが共通電極170と接する。すなわち、ボディーコンタクト領域114はゲート上凹部の壁面で共通電極170と接し、ソース領域113Bは、ゲート上凹部の壁面及び半導体層110の表面で共通電極170と接する。このように、共通電極170をソース領域113Bとボディーコンタクト領域114とに共通接続することによって、寄生バイポーラトランジスタがオン状態になることを防止することができる。具体的には、低電流動作のトランジスタから構成されるデバイスの場合において第1領域11と第2領域12との間の面積割合(l:m)が5:1の場合には、ゲート上凹部の壁面において例えば100nm以上の高さに亘ってボディーコンタクト領域114が共通電極170と接するように設定する。

ここで、図3に示すように、トレンチの上縁部(上端部)を構成する半導体層110は丸みを帯びた形状を有している。より具体的には、図6(a)に示すように、第1の領域11におけるトレンチの上縁部を構成するソース領域113Aは丸みを帯びており、図6(b)に示すように、第2の領域12におけるトレンチの上縁部を構成するソース領域113Bも丸みを帯びている。

以下、以上に説明した本実施形態の縦型ゲート半導体装置(図3等参照)の製造方法について、Nチャンネル縦型ゲートDMOSトランジスタの製造方法を例として、図面を参照しながら説明する。

図7(a)〜(f)、図8(a)〜(f)、図9(a)〜(f)、図10(a)〜(f)及び図11(a)〜(f)は、本実施形態の縦型ゲート半導体装置の製造方法の各工程を示す断面図である。尚、図7(a)、(c)、(e)、図8(a)、(c)、(e)、図9(a)、(c)、(e)、図10(a)、(c)、(e)及び図11(a)、(c)、(e)は、トランジスタとして機能する第1領域11が形成される様子を示しており、図7(b)、(d)、(f)、図8(b)、(d)、(f)、図9(b)、(d)、(f)、図10(b)、(d)、(f)及び図11(b)、(d)、(f)は、トランジスタのボディー領域との電気的コンタクトを取るための第2領域12が形成される様子を示している。前述のように、第1領域11及び第2領域12はトレンチゲートが延びる方向に沿って交互に且つ互いに隣接するように配列されている。また、図7(a)〜(f)、図8(a)〜(f)、図9(a)〜(f)、図10(a)〜(f)及び図11(a)〜(f)において、図3、図4(a)及び図4(b)等と同一の構成要素には同一の符号を付すことにより詳しい説明を省略する。

まず、図7(a)及び(b)に示すように、高不純物濃度の第1導電型(例えばN+ 型)の半導体基板であるシリコン基板100の上に、例えばエピタキシャル成長法によって低不純物濃度の第1導電型(例えばN型)の半導体層(エピタキシャル層)110を形成した後、半導体層110の上部に第2導電型(例えばP型)の不純物を注入する。これによって、第1領域11及び第2領域12のいずれにおいても、第1導電型(例えばN型)のドレイン領域111と、その上に形成された第2導電型(例えばP型)のボディー領域112とからなる半導体層110が形成される。続いて、半導体層110の表面上に例えば熱酸化により50〜500nm程度のシリコン酸化膜300を形成する。尚、ボディー領域112の形成にはイオン注入を用いてもよいし、又はエピタキシャル成長を用いてもよい。但し、チャネル層が形成される領域であるボディー領域112の不純物濃度を安定化するためにはボディー領域112の形成にエピタキシャル成長を用いることが最適である。

次に、図7(c)及び(d)に示すように、ゲートトレンチ形成領域に開口部を有するレジストパターン400をシリコン酸化膜300上に形成する。続いて、レジストパターン400をマスクとして用いてシリコン酸化膜300に対してドライエッチングを行なう。その後、レジストパターン400を除去した後、図7(e)及び(f)に示すように、パターニングされたシリコン酸化膜300をマスクとして、半導体層110に対してドライエッチングを行ない、それによって、ボディー領域112を貫通してドレイン領域111の上部に達する複数のトレンチ500を形成する。尚、各トレンチ500の深さは例えば0.8〜3.0μm程度であり、3つ以上のトレンチ500が並ぶ場合、各トレンチ500の間隔は等しい。また、トレンチ500は、第1領域11及び第2領域12のそれぞれのボディー領域112を連続的に横断するように延びている。

次に、図8(a)及び(b)に示すように、トレンチ500の壁部及び底部のダメージ層を除去するために、例えば熱酸化によりトレンチ500の壁部及び底部に厚さ20〜100nmのシリコン酸化膜600を形成する。

次に、図8(c)及び(d)に示すように、トレンチ500の内壁に形成されたシリコン酸化膜600を例えばウェットエッチングにより除去する。このとき、半導体層110上のシリコン酸化膜300も若干エッチングされるが、シリコン酸化膜600の除去後においてもシリコン酸化膜300は十分な厚さを持って半導体層110上に存在する。

次に、図8(e)及び(f)に示すように、トレンチ500の壁面及び底面のそれぞれの上に、例えば厚さ8〜100nm程度の酸化膜等である絶縁物質140を形成する。絶縁物質140はSiO2 であってゲート絶縁膜として機能する。

次に、図9(a)及び(b)に示すように、トレンチ500の内部を含むシリコン酸化膜300の表面上に、ゲート電極材料となる導電膜、例えばポリシリコン膜900を堆積した後、該ポリシリコン膜900にゲート電極用不純物を注入し、その後、熱処理を実施する。このとき、シリコン酸化膜300の表面上においては、例えば厚さ300〜800nmのポリシリコン膜900が堆積される。尚、ポリシリコン膜900を堆積した後に不純物注入を別途実施する代わりに、予めゲート電極用不純物(例えばリン)がドープされたポリシリコン膜を例えばCVD(chemical vapor deposition )法を用いてシリコン酸化膜300の上に直接堆積してもよい。

次に、図9(c)及び(d)に示すように、ポリシリコン膜900の全面に対してエッチングを行なうことにより、ポリシリコン膜900におけるシリコン酸化膜300の表面よりも上側に位置する部分及びトレンチ500の上部に位置する部分を除去し、それによってトレンチ500の内部に縦型ゲート電極120を形成する。ここで、トレンチ500内におけるポリシリコン膜900のドライエッチングは、シリコン酸化膜300の表面から例えば200〜800nm程度下側まで行なわれる。すなわち、トレンチ500内における縦型ゲート電極120の上側には凹部500aが残る。

次に、図9(e)及び(f)に示すように、凹部500aを含むシリコン酸化膜300の表面上に、例えば厚さ400〜800nm程度のシリコン酸化膜1100を、凹部500aが埋め込まれるように堆積する。

次に、図10(a)及び(b)に示すように、レジストを用いた平坦化エッチバックをシリコン酸化膜1100及びシリコン酸化膜300に対して順次行ない、凹部500aにおける縦型ゲート電極120上のシリコン酸化膜1100の最上面と、半導体層110の表面とが一致するように、シリコン酸化膜300及びシリコン酸化膜1100を除去する。これによって、トレンチ500の内部はシリコン酸化膜1100と縦型ゲート電極120とによって充填される。

次に、図10(c)及び(d)に示すように、第1領域11の半導体層110を覆うレジストパターン1300をマスクとして、第2領域12の半導体層110の表面部に第2導電型の不純物(例えばP型のボロン)1350をイオン注入する。これにより、第2領域12の半導体層110の表面部に、言い換えると、第2領域12のボディー領域112の上側に、ボディー領域112よりも不純物濃度が高い第2導電型(例えばP+ 型)のボディーコンタクト領域114が形成される。

次に、レジストパターン1300を除去した後、図10(e)及び(f)に示すように、第2領域12の半導体層110を覆うレジストパターン1400をマスクとして、第1領域11の半導体層110の表面部に第1導電型の不純物(例えばN型のリン)1450をイオン注入する。これにより、第1領域11の半導体層110の表面部に、言い換えると、第1領域11のボディー領域112の上側に、第1導電型(例えばN+ 型)のソース領域113Aが形成される。

次に、レジストパターン1400を除去した後、図11(a)及び(b)に示すように、半導体層110の全表面部に第1導電型の不純物(例えばN型のリン)1500をイオン注入する。これにより、第2領域12の半導体層110の表面部に第1導電型(例えばN+ 型)のソース領域113Bが形成される。尚、第2領域12の半導体層110において、ソース領域113Bの深さはボディーコンタクト領域114の深さよりも浅い。すなわち、N+ 型のソース領域113BがP+ 型のボディーコンタクト領域114の上部に形成されるようにイオン注入を行なう。また、第2領域12のソース領域113Bの厚さは第1領域11のソース領域113Aの厚さよりも小さい。すなわち、ボディーコンタクト領域114のP型と反対導電型であるN型の不純物(リン)を注入しているからである。また、本実施形態においては、ソース領域113Bは、第2領域12のボディーコンタクト領域114の全面を被覆するように形成される。尚、ソース領域113Aの不純物濃度は、イオン注入された不純物1450と不純物1500とを足し合わせたものとなる。

次に、図11(c)及び(d)に示すように、例えばドライエッチングを用いて、トレンチ500内における縦型ゲート電極120上のシリコン酸化膜1100及び絶縁物質140のそれぞれの一部分を除去することにより、トレンチ500内における縦型ゲート電極120の上に凹部500bを形成すると共に、凹部500bの上縁部(上端部)に露出するソース領域113A, 113Bを丸める。このドライエッチングは、シリコン酸化膜1100に対するシリコンの選択比が2以上5以下になる条件に調整して行うことにより、凹部500bの上縁部に露出するソース領域113A, 113bを効率良く丸めることができる。

尚、図11(c)及び(d)に示す、縦型ゲート電極120上のシリコン酸化膜1100及び絶縁物質140に対するエッチングは、第1領域11の凹部500bの壁面にソース領域113Aが露出し且つ第2領域12の凹部500bの壁面にボディーコンタクト領域114及びソース領域113Bが露出する深さまで行なわれる。具体的には、トレンチ500内におけるシリコン酸化膜1100及び絶縁物質140のドライエッチングは、半導体層110の表面から例えば100〜300nm程度下側まで行なわれる。そして、このドライエッチングは、縦型ゲート電極120の上におけるシリコン酸化膜1100を完全に除去する前に停止することにより、縦型ゲート電極120上に埋め込み絶縁膜130を残存させる。この埋め込み絶縁膜130により、縦型ゲート電極120と共通電極170(図11(e), (f)に示す)とを電気的に絶縁することができる。

次に、図11(e)及び(f)に示すように、凹部500b内の埋め込み絶縁膜130上を含む半導体層110の表面上に、バリアメタル膜160及び配線用導電膜(例えばアルミニウム膜)150を順次堆積した後、アルミニウム膜150及びバリアメタル膜160をパターニングして共通電極170を形成する。これにより、第1領域11の凹部500bの壁面において、ソース領域113Aと共通電極170とが電気的に接続する。また、言うまでもなく、ソース領域113Aは、その上面においても共通電極170と電気的に接続する。また、第2領域12の凹部500bの壁面において、ボディーコンタクト領域114及びソース領域113Bのそれぞれと共通電極170とが電気的に接続する。すなわち、第2領域12のゲートトレンチ500の壁面において、ソース領域113B及びボディーコンタクト領域114のそれぞれを確実に電極170に共通接続することができる。また、言うまでもなく、ソース領域113Bは、その上面においても共通電極170と電気的に接続する。

以上に説明した第1の実施形態によると、ボディー領域112との電気的コンタクトを取るための第2領域12において、ボディー領域112(正確にはボディー領域112上部のボディーコンタクト領域114)の上側に、トランジスタとして機能する第1領域11のソース領域113Aと電気的に接続するソース領域113Bが形成されている。すなわち、トレンチ500の近傍においても、ボディーコンタクト領域114の表面が半導体層110の表面となるのではなく、ソース領域113Bの表面が半導体層110の表面となる。このため、装置の小型化に伴ってゲート電極120同士の間の距離が短くなった場合においても、ボディーコンタクト領域114の配置面積を小さくすることなく、共通電極170とソース領域との接触面積を十分に確保することができる。従って、ソース領域のコンタクト抵抗を増大させることなく、小型化を図ることができる縦型ゲート半導体装置を実現することができる。

また、第1の実施形態によると、第2領域12のボディー領域112(正確にはボディー領域112上部のボディーコンタクト領域114)との電気的コンタクトを、トレンチ500内におけるゲート電極120上の凹部500b(図11(d)及び(f)参照)の壁面で取ることができるため、共通電極170とボディーコンタクト領域114との接触面積を十分に確保することができる。このため、トランジスタ動作時にボディー領域112内に電位差が発生することを抑えることができるので、寄生バイポーラトランジスタが動作することを防止することができる。

また、第1の実施形態によると、ソース領域113A及び113Bは半導体層110の全表面部及び各トレンチ500の壁部に形成される。言い換えると、ソース領域113A及び113Bのそれぞれの表面は、図5に示すように、半導体層110の表面となると共に、ソース領域113A及び113Bのそれぞれはゲート電極120上の凹部500bの壁面に露出する。従って、該各露出部分並びにソース領域113A及び113Bのそれぞれの表面(上面)が共通電極170と接することになり、これによって共通電極170とソース領域との接触面積をより増大させることができるので、ソース領域のコンタクト抵抗をより低減することができる。具体的には、従来技術のように、ソース領域が半導体層110の全表面部に形成されない場合と比べて、つまり、第2領域12のボディーコンタクト領域114の上側にソース領域が形成されない場合と比べて、トランジスタのオン抵抗を低減することができる。

また、第1の実施形態によると、第1領域11及び第2領域12の両方でソース領域113A及び113Bとの電気的コンタクトを取ることができることに加えて、第2領域12でボディー領域112(ボディーコンタクト領域114)との電気的コンタクトをソース領域113Bと共通に取ることができるので、ゲート電極120のピッチを狭くすることができ、それによって装置のさらなる小型化を図ることができる。

また、第1の実施形態によると、第2領域12のソース領域113Bの厚さが第1領域11のソース領域113Aの厚さよりも小さいため、第2領域12におけるゲートトレンチ500の深さが、第1領域11におけるゲートトレンチ500の深さと同じである場合にも、第2領域12のトレンチ500(正確には凹部500b)の壁面においてソース領域113B及びボディーコンタクト領域114のそれぞれとの電気的コンタクトを確実に取ることができる。

また、第1の実施形態によると、ソース領域113Bが第2領域のボディーコンタクト領域114の全面を被覆しているため、トレンチ500上部に凹部500bが残るようにゲート電極120を形成することによって、第1領域11及び第2領域12の両方の凹部500bの壁面においてソース領域113A及び113Bとの電気的コンタクトを取ることができる。

また、第1の実施形態によると、第2領域12のボディー領域112の上部に、ボディー領域112の他の部分よりも不純物濃度が高いボディーコンタクト領域114を形成するため、ボディー領域112との電気的コンタクトをより確実に取ることができる。

また、第1の実施形態によると、トレンチ500を形成した後にソース領域113A及び113Bを形成するため、ソース領域形成後の熱処理工程を低減できる。このため、ソース領域113A及び113Bにおける不純物拡散の制御が可能となり、その結果、デバイス寸法の制御を確実に行なうことができるので、設計通りのトランジスタ特性を得ることが容易になる。

また、第1の実施形態によると、第2領域12のソース領域113Bの形成時に、半導体層110におけるソース領域113A及び113Bとなる部分に、イオン注入を用いて不純物を同時に導入する。すなわち、半導体層110の全面に対してイオン注入を行なうため、新たなリソグラフィ工程を追加することなく、ソース領域113Bを形成することができる。

また、第1の実施形態によると、トレンチの上縁部を構成するソース領域113A, 113Bが丸みを帯びた形状とすることにより、ソース領域113A, 113Bの上にバリアメタル160及び配線用導電膜15を形成する工程において、バリアメタル160及び配線用導電膜15内にボイドが発生するのを防止することができる。また、ソース領域113A, 113Bとバリアメタル160及び配線用導電膜15とのステップカバレッジを向上させることができるため、ソース領域113A, 113Bのコンタクト抵抗の低減及びオン抵抗の低減が可能となる。さらに、トレンチの上縁部が角張った形状を有する場合と比較して、バリアメタル160及び配線用導電膜15からトレンチの上縁部に応力が集中するのを緩和することができるため、リーク電流が発生するのも抑制することができる。

尚、第1の実施形態において、図10(c)及び(d)に示すボディーコンタクト領域114の形成工程の後に、図10(e)及び(f)に示す第1領域11のソース領域113Aの形成工程を実施した。しかし、これに代えて、第1領域11のソース領域113Aの形成工程の後に、ボディーコンタクト領域114の形成工程を実施してもよいことは言うまでもない。

(第2の実施形態)
以下、本発明の第2の実施形態に係る縦型ゲート半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態の縦型ゲート半導体装置は、第1の実施形態と同様に、ソース領域のコンタクト抵抗を増大させることなく、装置の小型化を図ることができるようにすることを目的とするものである。

本実施形態が第1の実施形態と異なっている点は、第2領域12において、相対的に低い不純物濃度(例えば1017個/cm3 のオーダー)を持つボディー領域112の上部に、相対的に高い不純物濃度(例えば5×1019〜1×1020個/cm3 程度)を持つ領域(第1の実施形態のボディーコンタクト領域114)を形成しない点である(図11(b)及び図13(b)参照)。但し、本実施形態における第2領域12のボディー領域112は共通電極170と十分にオーミック接触できる不純物濃度(例えば1018個/cm3 のオーダー)を有するものとする。

本実施形態の縦型ゲート半導体装置の製造方法は、図10(a)及び(b)に示す工程までは第1の実施形態と同様である。すなわち、本実施形態においては、まず、図7(a)〜(f)、図8(a)〜(f)、図9(a)〜(f)並びに図10(a)及び(b)のそれぞれに示す第1の実施形態と同様の各工程を実施する。また、以下に説明する図12(a)〜(f)及び図13(a)、(b)は、本実施形態の縦型ゲート半導体装置の製造方法における図10(a)及び(b)に示す工程よりも後の各工程を示す断面図である。尚、図12(a)、(c)、(e)及び図13(a)は、トランジスタとして機能する第1領域11が形成される様子を示しており、図12(b)、(d)、(f)及び図13(b)は、トランジスタのボディー領域との電気的コンタクトを取るための第2領域12が形成される様子を示している。前述のように、第1領域11及び第2領域12はトレンチゲートが延びる方向に沿って交互に且つ互いに隣接するように配列されている。また、図12(a)〜(f)及び図13(a)、(b)において、図3、図4(a)及び図4(b)等と同一の構成要素には同一の符号を付すことにより詳しい説明を省略する。

具体的には、本実施形態においては、図10(a)及び(b)に示す工程を実施した後、ボディーコンタクト領域形成用の不純物注入(第1の実施形態の図10(c)及び(d)に示す工程)を行なうことなく、第2領域12の半導体層110を覆うレジストパターン1400をマスクとして、第1領域11の半導体層110の表面部に第1導電型の不純物(例えばN型のリン)1450をイオン注入する。これにより、第1領域11の半導体層110の表面部に、言い換えると、第1領域11のボディー領域112の上側に、第1導電型(例えばN+ 型)のソース領域113Aが形成される。

次に、レジストパターン1400を除去した後、図12(c)及び(d)に示すように、半導体層110の全表面部に第1導電型の不純物(例えばN型のリン)1500をイオン注入する。これにより、第2領域12の半導体層110の表面部に、言い換えると、第2領域12のボディー領域112の上側に、第1導電型(例えばN+ 型)のソース領域113Bが形成される。尚、第2領域12のソース領域113Bの厚さは第1領域11のソース領域113Aの厚さよりも小さい。また、本実施形態においては、ソース領域113Bは、第2領域12のボディー領域112の全面を被覆するように形成される。

次に、図12(e)及び(f)に示すように、例えばドライエッチングを用いて、トレンチ500内における縦型ゲート電極120上のシリコン酸化膜1100及び絶縁物質140のそれぞれの一部分を除去することにより、トレンチ500内における縦型ゲート電極120の上に凹部500bを形成すると共に、凹部500bの上縁部(上端部)に露出するソース領域113A, 113Bを丸める。このドライエッチングは、シリコン酸化膜1100に対するシリコンの選択比が2以上5以下になる条件に調整して行うことにより、凹部500bの上縁部に露出するソース領域113A, 113bを効率良く丸めることができる。

尚、図12(e)及び(f)に示す、縦型ゲート電極120上のシリコン酸化膜1100及び絶縁物質140に対するエッチングは、第1領域11の凹部500bの壁面にソース領域113Aが露出し且つ第2領域12の凹部500bの壁面にボディー領域112及びソース領域113Bが露出する深さまで行なわれる。具体的には、トレンチ500内におけるシリコン酸化膜1100及び絶縁物質140のドライエッチングは、半導体層110の表面から例えば100〜300nm程度下側まで行なわれる。そして、このドライエッチングは、縦型ゲート電極120の上におけるシリコン酸化膜1100を完全に除去する前に停止することにより、縦型ゲート電極120上に埋め込み絶縁膜130を残存させる。この埋め込み絶縁膜130により、縦型ゲート電極120と共通電極170(図13(a), (b)に示す)とを電気的に絶縁することができる。

次に、図13(a)及び(b)に示すように、凹部500b内の埋め込み絶縁膜130上を含む半導体層110の表面上に、バリアメタル膜160及び配線用導電膜(例えばアルミニウム膜)150を順次堆積した後、アルミニウム膜150及びバリアメタル膜160をパターニングして共通電極170を形成する。これにより、第1領域11の凹部500bの壁面において、ソース領域113Aと共通電極170とが電気的に接続する。また、第2領域12の凹部500bの壁面において、ボディー領域112及びソース領域113Bのそれぞれと共通電極170とが電気的に接続する。すなわち、第2領域12のゲートトレンチ500の壁面において、ソース領域113B及びボディー領域112のそれぞれを確実に電極170に共通接続することができる。

以上に説明した第2の実施形態によると、第1の実施形態と同様の効果が得られるのみならず、ボディーコンタクト領域形成工程が不要になるので、工程を簡略化できる。

尚、第1又は第2の実施形態において、縦型ゲート半導体装置がNチャンネル縦型ゲートDMOSトランジスタである場合を例として説明してきたが、縦型ゲート半導体装置がPチャンネル縦型ゲートDMOSトランジスタであってもよいことは言うまでもない。Pチャンネル縦型ゲートDMOSトランジスタを対象とする場合、以上の説明における第1導電型及び第2導電型がそれぞれP型及びN型になるので、ソース領域、ドレイン領域及び半導体基板がP型となり、ボディー領域及びボディーコンタクト領域がN型となることは言うまでもない。

また、第1又は第2の実施形態において、第2領域12のソース領域113Bの厚さを第1領域11のソース領域113Aの厚さよりも小さく設定した。しかし、これに代えて、例えば第1領域11のトレンチ500の深さと第2領域12のトレンチ500の深さとを異なる深さに設定することによって(但し第2領域12のトレンチ500の壁面にボディー領域112又はボディーコンタクト領域114が露出しているものとする)、ソース領域113Aの厚さとソース領域113Bの厚さとを同じ厚さに設定してもよい。

また、第1又は第2の実施形態において、第2領域12のボディー領域112又はボディーコンタクト領域114の上に全面に亘ってソース領域113Bを形成したが、これに代えて、ボディー領域112又はボディーコンタクト領域114の表面(上面)を部分的に覆うようにソース領域113Bを形成してもよい。この場合、ボディー領域112又はボディーコンタクト領域114と共通電極170との電気的コンタクトを第2領域12のトレンチ500(正確には凹部500b)の壁面で取るだけではなく、ボディー領域112又はボディーコンタクト領域114におけるソース領域113Bが形成されていない部分の表面(第2領域12の半導体層110の表面となる)と共通電極170とを電気的にコンタクトさせてもよい。

また、第1及び第2の実施形態のいずれにおいても、ゲート電極120が埋め込まれるトレンチの幅及び該トレンチ間ピッチの両方を0.25μmに設定すると共に該トレンチの深さを1.25μmに設定した。しかし、各実施形態のトレンチMOSは微細構造に適したものであり、トレンチ幅及びトレンチ間ピッチの両方を0.3μm以下に設定すると共にトレンチの深さを0.9μm以上にすることにより、トレンチのアスペクト比を3以上に設定してもよい。このようにトレンチ幅等を微細化することにより、トレンチ数を400個以上に設定することが好ましい。図14(a), (b)は、トレンチ間ピッチを短くした縦型ゲート半導体装置の構造を示す断面図である。図14(a)は、トレンチ間ピッチの短い縦型ゲート半導体装置において、図3のa−a’線に対応する線に沿った第1領域11の断面を示しており、図14(b)は、図3のb−b’線に対応する線に沿った第2領域12の断面を示している。図14(a), (b)に示す構造では、例えば、トレンチ間ピッチが0.2μmまで微細化されている。この構造では、トレンチ間ピッチが狭いため、2つのトレンチに挟まれる半導体層(ソース領域113A, 113B)の上部が全体的に丸みを帯びた形状となる。

また、第1又は第2の実施形態において、図15(a)に示すように、各実施形態のNチャンネル縦型ゲートDMOSトランジスタのトレンチ溝が複数本形成されることによって構成されたトランジスタ部の周辺に、Siエピ基板100の上側においてSi酸化膜210によって絶縁分離して形成された、例えばポリシリコンからなるN/P/N構造のツェナーダイオード200を設けてもよい。ここで、図15(a)は縦型ゲート半導体装置の断面図であって、例えば図3に示すトランジスタ部分に加えて、その横方向(ゲートが延びる方向に対して直交する方向)の部分を合わせて示している。また、ツェナーダイオード200は、図15(b)に示すように、Nチャンネル縦型ゲートDMOSトランジスタのゲート電極・ソース電極間に保護用ダイオードとして接続されている。これにより、トランジスタの静電破壊強度を向上させることができる。

尚、ゲート電極120が埋め込まれるトレンチは実際には1500個程度設けられている。また、図15(a)に示すように、トランジスタ部分の上には共通電極170としてAl膜(正確にはバリアメタル膜160及びアルミニウム膜150の積層膜)が形成されている。共通電極170は、N型半導体層であるソース領域113に接続されている。また、ソース領域113は、P型半導体層であるボディー領域112につながっている。また、ボディー領域112は、N型半導体層であるドレイン領域111につながっている。さらに、ドレイン領域111はドレイン電極に電気的に接続されている。一方、ツェナーダイオード200の一方のN型半導体領域は、ツェナーダイオード200上の層間絶縁膜に設けられたコンタクトホールを介して共通電極170と電気的に接続されている。

また、ポリシリコンからなるツェナーダイオード200は、ゲート電極120の形成と同時にノンドープポリシリコンを形成し、該ポリシリコンの所定の領域に不純物を注入することによって作成することができる。

本発明は、縦型ゲート半導体装置に関し、特にDC−DCコンバータ等のエレクトロニクス機器等に適用した場合に、ソース領域のコンタクト抵抗を増大させることなく装置の小型化を図ることができるという効果が得られ、実用的価値が極めて高い。

(a)及び(b)は従来の縦型ゲート半導体装置の断面図及び平面図である。 (a)及び(b)は他の従来の縦型ゲート半導体装置の断面図であり、(c)は他の従来の縦型ゲート半導体装置の平面図である。 本発明の第1の実施形態に係る縦型ゲート半導体装置の鳥瞰図である。 (a)は図3のa−a’線における第1領域の断面図であり、(b)は図3のb−b’線における第2領域の断面図であり、(c)は本発明の第1の実施形態に係る縦型ゲート半導体装置の平面図である。 図4(c)のc−c’線における断面図である。 (a)は本発明の第1の実施形態に係る縦型ゲート半導体装置における、トランジスタとして機能する第1領域の断面構成を模式的に示す図であり、(b)は本発明の第1の実施形態に係る縦型ゲート半導体装置における、トランジスタのボディー領域との電気的コンタクトを取るための第2領域の断面構成を模式的に示す図である。 (a)〜(f)は本発明の第1の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、(a)、(c)、(e)はトランジスタとして機能する第1領域が形成される様子を示しており、(b)、(d)、(f)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a)〜(f)は本発明の第1の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図8(a)、(c)、(e)はトランジスタとして機能する第1領域が形成される様子を示しており、図8(b)、(d)、(f)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a)〜(f)は本発明の第1の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図9(a)、(c)、(e)はトランジスタとして機能する第1領域が形成される様子を示しており、図9(b)、(d)、(f)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a)〜(f)は本発明の第1の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図10(a)、(c)、(e)はトランジスタとして機能する第1領域が形成される様子を示しており、図10(b)、(d)、(f)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a)〜(f)は本発明の第1の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図11(a)、(c)、(e)はトランジスタとして機能する第1領域が形成される様子を示しており、図11(b)、(d)、(f)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a)〜(f)は本発明の第2の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図12(a)、(c)、(e)はトランジスタとして機能する第1領域が形成される様子を示しており、図12(b)、(d)、(f)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a)及び(b)は本発明の第2の実施形態に係る縦型ゲート半導体装置の製造方法の各工程を示す断面図であり、図13(a)はトランジスタとして機能する第1領域が形成される様子を示しており、図13(b)はトランジスタのボディー領域との電気的コンタクトを取るための第2領域が形成される様子を示している。 (a), (b)は、トレンチ間ピッチを短くした縦型ゲート半導体装置の構造を示す断面図である。 (a)は、本発明の第1又は第2の実施形態に係る縦型ゲート半導体装置におけるトランジスタ部の周辺にツェナーダイオードが設けられている様子を示す断面図であり、図14(b)は、図14(a)に示す装置の回路構成を模式的に示す図である。

符号の説明

11 第1の領域
12 第2の領域
13 露出部分
14 上面
15 配線用導電膜
16 露出部分
17 電流
100 Siエピ基板
100 シリコン基板
100 型シリコン基板
110 半導体層
111 N型ドレイン領域
111 ドレイン領域
112 P型ボディ−領域
112 ボディー領域
112 ボディ−領域
113 ソース領域
113A ソース領域
113B ソース領域
114 ボディーコンタクト領域
120 ゲート電極
120 縦型ゲート電極
130 絶縁膜
140 絶縁物質
150 アルミニウム膜
160 バリアメタル
160 バリアメタル膜
170 共通電極
170 電極
200 ツェナーダイオード
210 Si酸化膜
300 シリコン酸化膜
400 レジストパターン
500 ゲートトレンチ
500 トレンチ
500a 凹部
500b 凹部
600 シリコン酸化膜
900 ポリシリコン膜
1100 シリコン酸化膜
1300 レジストパターン
1400 レジストパターン
1450 不純物
1500 不純物
1800 シリコン基板
1810 半導体層
1811 N型ドレイン領域
1812 P型ボディー領域
1812 ボディー領域
1813 ソース領域
1813 型ソース領域
1814 ボディーコンタクト領域
1820 縦型ゲート電極
1830 絶縁膜
1840 絶縁物質
1850 共通電極
2800 シリコン基板
2811 N型ドレイン領域
2812 P型ボディー領域
2813 ソース領域
2814 ボディーコンタクト領域
2820 縦型ゲート電極
2830 絶縁膜
2840 絶縁物質
2850 共通電極

Claims (44)

  1. ドレイン領域と、
    前記ドレイン領域の上側に形成された第1のボディー領域と、
    前記第1のボディー領域における一部の上側に形成された第2のボディー領域と、
    前記第1のボディー領域における他部の上側に形成された第1のソース領域と、
    前記第2のボディー領域の上側に形成され、前記第1のソース領域と電気的に接続される第2のソース領域と、
    前記第1のソース領域、前記第2のソース領域、前記第1のボディー領域および前記第2のボディー領域に形成され、前記ドレイン領域に達するように形成されているとともに前記第1のソース領域から前記第2のボディー領域まで延びるように形成されたトレンチと、
    前記トレンチ内に形成されたゲートとを備え、
    前記第2のソース領域は前記第1のソース領域の電気的コンタクトとして機能し、前記第2のボディー領域は、前記第1のボディー領域の電気的コンタクトとして機能し、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有することを特徴とする縦型ゲート半導体装置。
  2. 請求項1において、
    前記トレンチの壁面のうちの上縁部には、前記第1のソース領域及び前記第2のソース領域が露出し、前記トレンチの壁面のうちの上縁部に露出する前記第1のソース領域及び前記第2のソース領域が丸まった形状を有することを特徴とする縦型ゲート半導体装置。
  3. 請求項1において、
    前記トレンチの壁面のうちの上縁部から、前記第1のソース領域及び前記第2のソース領域の上面に亘る部分が、全体的に丸みを帯びていることを特徴とする縦型ゲート半導体装置。
  4. 請求項1において、
    前記第2のソース領域の厚さは前記第1のソース領域の厚さよりも小さいことを特徴とする縦型ゲート半導体装置。
  5. 請求項1において、
    前記第2のソース領域は前記第2のボディー領域の全面を被覆していることを特徴とする縦型ゲート半導体装置。
  6. 請求項1において、
    前記第2のボディー領域の不純物濃度は、前記第1のボディー領域の不純物濃度よりも高いことを特徴とする縦型ゲート半導体装置。
  7. 請求項1において、
    ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
    前記第2のボディー領域は前記凹部の壁面に露出していることを特徴とする縦型ゲート半導体装置。
  8. 請求項1において、
    ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
    前記第1のソース領域及び前記第2のソース領域のそれぞれは前記凹部の壁面に露出し、且つ該各露出部分及び前記各ソース領域の上面において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
  9. 請求項7において、
    前記第2のボディー領域は、前記第1のボディー領域よりも不純物濃度が高く、
    前記第2のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
  10. 請求項7において、
    前記第2のソース領域及び前記第2のボディー領域のそれぞれは前記凹部の壁面に露出し、且つ該各露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
  11. 請求項7において、
    前記第2のソース領域の上側における領域から、絶縁膜を介して前記ゲート領域の上側における領域にまで亘って設けられた他の電極をさらに備え、
    前記他の電極は、前記凹部の壁面において前記第2のソース領域及び前記2のボディー領域と接していることを特徴とする縦型ゲート半導体装置。
  12. ドレイン領域と、
    前記ドレイン領域の上側に形成された第1のボディー領域と、
    前記第1のボディー領域における一部の上側に形成された第2のボディー領域と、
    前記第1のボディー領域における他部の上側に形成された第1のソース領域と、
    前記第2のボディー領域の上側に形成され、前記第1のソース領域と電気的に接続される第2のソース領域と、
    前記第1のソース領域、前記第2のソース領域、前記第1のボディー領域及び前記第2のボディー領域に形成され、前記ドレイン領域に達するように形成されているとともに前記第1のソース領域から前記第2のボディー領域まで延びるように形成されたトレンチと、
    前記トレンチ内に形成されたゲートとを備え、
    前記第2のソース領域は前記第1のソース領域の電気的コンタクトとして機能し、前記第2のボディー領域は、前記第1のボディー領域の電気的コンタクトとして機能し、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有し、
    ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
    前記第2のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
  13. 請求項12において、
    前記トレンチの壁面のうちの上縁部には、前記第1のソース領域及び前記第2のソース領域が露出し、前記トレンチの壁面のうちの上縁部に露出する前記第1のソース領域及び前記第2のソース領域が丸まった形状を有することを特徴とする縦型ゲート半導体装置。
  14. 請求項12において、
    前記トレンチの壁面のうちの上縁部から、前記第1のソース領域及び前記第2のソース領域の上面に亘る部分が、全体的に丸みを帯びていることを特徴とする縦型ゲート半導体装置。
  15. 請求項14において、
    前記第1のソース領域および前記第2のソース領域の上側の領域から、絶縁膜を介して前記ゲート領域の上側の領域にまで亘って設けられた他の電極とをさらに備え、
    前記他の電極は、前記凹部の壁面において前記第2のソース領域及び前記第2のボディー領域と接していることを特徴とする縦型ゲート半導体装置。
  16. 請求項15において、
    前記他の電極は、前記第1のソース領域及び前記第2のソース領域のそれぞれと電気的に接続されていることを特徴とする縦型ゲート半導体装置。
  17. 請求項12において、
    前記第2のソース領域は、前記第1のソース領域よりも薄いことを特徴とする縦型ゲート半導体装置。
  18. 請求項12において、
    前記第2のボディー領域は、前記第1のボディー領域よりも不純物濃度が高く、
    前記第2のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
  19. 請求項18において、
    前記凹部には、前記ゲートとの間に絶縁層を挟んで他の電極が形成されており、
    前記他の電極は、前記凹部の壁面において前記上部と接していることを特徴とする縦型ゲート半導体装置。
  20. トランジスタとして機能する第1領域と、前記トランジスタのボディー領域との電気的コンタクトとして機能し、前記第1領域と隣接して配置される第2領域とを有する縦型トレンチゲート半導体装置の製造方法であって、
    前記第1領域に第1のドレイン領域を、前記第2領域に第2のドレイン領域を、前記第1のドレイン領域の上側に第1のボディー領域を、前記第2のドレイン領域の上側に第2のボディー領域を形成する第1の工程と、
    前記第1のボディー領域および前記第2のボディー領域にトレンチを形成する第2の工程と、
    前記第1のボディー領域の上側に、第1のソース領域を形成する第3の工程と、
    前記第2のボディー領域の上側に、第2のソース領域を形成する第4の工程と、
    前記第2の工程の後に、前記トレンチの上部に凹部が残るように前記トレンチ内にゲートを形成する第5の工程と、
    前記第5の工程の後に、前記凹部を埋める絶縁膜を形成する第6の工程と、
    前記第6の工程の後に、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸める第7の工程とを備え、
    前記第1のソース領域と前記第2のソース領域とは互いに電気的に接続するように形成されることを特徴とする縦型ゲート半導体装置の製造方法。
  21. 請求項20において、
    前記第7の工程では、ドライエッチングを行うことにより、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸めることを特徴とする縦型ゲート半導体装置の製造方法。
  22. 請求項21において、
    前記第7の工程では、前記凹部の壁面に露出する物質に対する前記絶縁膜の選択比が2以上5以下となる条件で前記ドライエッチングを行うことを特徴とする縦型ゲート半導体装置の製造方法。
  23. 請求項20において、
    前記第4の工程は、前記第1の領域における前記第1のソース領域及び前記第2のソース領域のそれぞれとなる部分に不純物を同時に導入する工程を含むことを特徴とする縦型ゲート半導体装置の製造方法。
  24. 請求項20において、
    前記第2のソース領域は、前記第2のボディー領域の全面を被覆するように形成されることを特徴とする縦型ゲート半導体装置の製造方法。
  25. 請求項20において、
    前記第2のボディー領域の上部に、高濃度領域を形成する第8の工程をさらに備え、
    前記第8の工程では、前記第2のボディー領域の上部の不純物濃度を、前記第2のボディー領域の下部の不純物濃度よりも高くし、
    前記第2のボディー領域の前記上部は、前記第2のボディー領域のうち前記第1のボディー領域と前記第1のソース領域とが接する面よりも上部であり、
    前記第2のボディー領域の前記下部は、前記第2のボディー領域のうち前記第1のボディー領域と前記第1のソース領域とが接する面よりも下部であることを特徴とする縦型ゲート半導体装置の製造方法。
  26. 請求項20において、
    前記第7の工程よりも後に、
    前記絶縁膜の上に、前記第2のボディー領域と電気的に接続する他の電極を形成する工程を備えていることを特徴とする縦型ゲート半導体装置の製造方法。
  27. 請求項20において、
    前記第7の工程よりも後に、
    前記絶縁膜の上に、前記第2のソース領域と電気的に接続する他の電極を形成する工程とを備えていることを特徴とする縦型ゲート半導体装置の製造方法。
  28. 請求項20において、
    前記第5の工程では、前記凹部の壁面に前記第2のボディー領域及び前記第2のソース領域が露出させて、
    前記第7の工程の後に、前記絶縁膜の上に、前記第2のボディー領域及び前記第2のソース領域のそれぞれと電気的に接続する他の電極を形成する工程を備えていることを特徴
    とする縦型ゲート半導体装置の製造方法。
  29. トランジスタとして機能する第1領域と、前記トランジスタのボディー領域との電気的コンタクトとして機能し、前記第1領域と隣接して配置される第2領域とを有する縦型トレンチゲート半導体装置の製造方法であって、
    前記第1領域に第1のドレイン領域を、前記第2領域に第2のドレイン領域を、前記第1のドレイン領域の上側に第1のボディー領域を、前記第2のドレイン領域の上側に第2のボディー領域を形成する第1の工程と、
    前記第1のボディー領域及び前記第2のボディー領域にトレンチを形成する第2の工程と、
    前記トレンチの上部に凹部が残ると共に該凹部の壁面に前記第2のボディー領域が露出するように前記トレンチ内にゲートを形成する第3の工程と、
    前記凹部に、前記第2のボディー領域と電気的に接続する他の電極を形成する第4の工程と、
    前記第2の工程の後に、前記トレンチの上部に凹部が残るように前記トレンチ内にゲートを形成する第5の工程と、
    前記第5の工程の後に、前記凹部を埋める絶縁膜を形成する第6の工程と、
    前記第6の工程の後に、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸める第7の工程と
    を備えていることを特徴とする縦型ゲート半導体装置の製造方法。
  30. 請求項29において、
    前記第7の工程では、ドライエッチングを行うことにより、前記絶縁膜のうちの上部を除去すると共に、前記凹部の壁面のうちの上縁部を丸めることを特徴とする縦型ゲート半導体装置の製造方法。
  31. 請求項30において、
    前記第7の工程では、前記凹部の壁面に露出する物質に対する前記絶縁膜の選択比が2以上5以下となる条件で前記ドライエッチングを行うことを特徴とする縦型ゲート半導体装置の製造方法。
  32. 請求項29において、
    前記第2のボディー領域の上部に、高濃度領域を形成する第8の工程をさらに備え、
    前記第8の工程では、前記第2のボディー領域の上部の不純物濃度を、前記第2のボディー領域の下部の不純物濃度よりも高くし、
    前記第2のボディー領域の前記上部は、前記第2のボディー領域のうち前記第1のボディー領域と前記第1のソース領域とが接する面よりも上部であり、
    前記第2のボディー領域の前記下部は、前記第2のボディー領域のうち前記第1のボディー領域と前記第1のソース領域とが接する面よりも下部であることを特徴とする縦型ゲート半導体装置の製造方法。
  33. 請求項32において、
    前記上部は前記凹部の壁面に露出することを特徴とする縦型ゲート半導体装置の製造方法。
  34. 請求項1又は12において、
    前記トレンチの幅は0.3μm以下であり、
    前記トレンチのアスペクト比は3以上であることを特徴とする縦型ゲート半導体装置。
  35. 請求項34において、
    前記トレンチの数は400以上であることを特徴とする縦型ゲート半導体装置。
  36. ドレイン領域となる第1導電型の第1の半導体層と、
    前記第1の半導体層の上に形成され、ボディー領域となる第2導電型の第2の半導体層と、
    前記第2の半導体層の上に形成され、ソース領域となる第1導電型の第3の半導体層と、
    前記第2の半導体層及び前記第3の半導体層に形成され、前記第1の半導体層に達するように形成されたトレンチと、
    前記トレンチ内に形成されたゲートと、
    前記第3の半導体層の上に形成された電極とを備え、
    前記ゲートが延びる方向に沿って設けられている前記第3の半導体層の一部分には、前記第3の半導体層の表面までは達しておらず且つ前記トレンチの壁面に露出する第2導電型の第4の半導体層が形成されており、
    前記第4の半導体層は、前記ゲートとは電気的に分離されていると共に前記トレンチの上部で前記電極と電気的に接続され、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有することを特徴とする縦型ゲート半導体装置。
  37. ドレイン領域となる第1導電型の第1の半導体層と、
    前記第1の半導体層の上に形成されたボディー領域である第2導電型の第2の半導体層と、
    前記第2の半導体層の上に形成されたソース領域である第1導電型の第3の半導体層と、
    前記第2の半導体層及び前記第3の半導体層に形成され、前記第1の半導体層に達するように形成されたトレンチと、
    前記トレンチ内に形成されたゲートと、
    前記トレンチ内における前記ゲート上に形成された絶縁膜と、
    前記第3の半導体層の上及び前記絶縁膜の上に形成された電極とを備え、
    前記ゲートが延びる方向に沿って設けられている前記第3の半導体層の一部分には、前記第3の半導体層の表面までは達しておらず且つ前記トレンチの壁面に露出する第2導電型の第4の半導体層が形成されており、
    前記第4の半導体層は、前記トレンチの上部で前記電極と電気的に接続され、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有することを特徴とする縦型ゲート半導体装置。
  38. 請求項36又は37において、
    前記トレンチの壁面のうちの上縁部には前記第3の半導体層が露出し、前記トレンチの上縁部に露出する前記3の半導体層が丸まった形状を有することを特徴とする縦型ゲート半導体装置。
  39. 請求項36又は37において、
    前記トレンチの壁面のうちの上縁部から、前記第3の半導体層の上面に亘る部分が、全体的に丸みを帯びていることを特徴とする縦型ゲート半導体装置。
  40. 請求項36又は37において、
    前記第3の半導体層には、前記トレンチが延在する方向に沿って前記第4の半導体層が周期的に形成されていることを特徴とする縦型ゲート半導体装置。
  41. 請求項36又は37において、
    前記トレンチは複数個形成されており、
    前記各トレンチの幅は0.3μm以下であり、
    前記各トレンチ間のピッチは0.3μm以下であることを特徴とする縦型ゲート半導体装置。
  42. 請求項41において、
    前記各トレンチのアスペクト比は3以上であることを特徴とする縦型ゲート半導体装置。
  43. ドレイン領域と、
    前記ドレイン領域の上側に形成された第1のボディー領域と、
    前記第1のボディー領域における一部の上側に形成された第2のボディー領域と、
    前記第1のボディー領域における他部の上側に形成されたソース領域と、
    前記ソース領域、前記第1のボディー領域および前記第2のボディー領域に形成され、前記ドレイン領域に達するように形成されているとともに前記ソース領域から前記第2のボディー領域まで延びるように形成されたトレンチと、
    前記トレンチ内に形成されたゲートとを備え、
    前記第2のボディー領域は、前記第1のボディー領域の電気的コンタクトとして機能し、
    前記トレンチの壁面のうちの上縁部は丸まった形状を有し、
    ゲート領域が、前記トレンチの上部に凹部が残るように形成されており、
    前記第2のボディー領域は前記凹部の壁面に露出していることを特徴とする縦型ゲート半導体装置。
  44. 請求項43において、
    前記第2のボディー領域は、前記第1のボディー領域よりも不純物濃度が高く、
    前記第2のボディー領域は前記凹部の壁面に露出し、且つ該露出部分において電気的コンタクトが取られることを特徴とする縦型ゲート半導体装置。
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