JP4928753B2 - トレンチゲート型半導体装置 - Google Patents

トレンチゲート型半導体装置 Download PDF

Info

Publication number
JP4928753B2
JP4928753B2 JP2005206039A JP2005206039A JP4928753B2 JP 4928753 B2 JP4928753 B2 JP 4928753B2 JP 2005206039 A JP2005206039 A JP 2005206039A JP 2005206039 A JP2005206039 A JP 2005206039A JP 4928753 B2 JP4928753 B2 JP 4928753B2
Authority
JP
Japan
Prior art keywords
type
layer
gate electrode
gate
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005206039A
Other languages
English (en)
Other versions
JP2007027327A (ja
Inventor
好広 山口
雄介 川口
昇太郎 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005206039A priority Critical patent/JP4928753B2/ja
Priority to US11/484,664 priority patent/US7566933B2/en
Publication of JP2007027327A publication Critical patent/JP2007027327A/ja
Application granted granted Critical
Publication of JP4928753B2 publication Critical patent/JP4928753B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、トレンチ内にゲート電極が埋め込み形成された半導体装置（トレンチゲート型半導体装置）に係り、特に、アバランシェ耐量の確保とオン抵抗の低減の両立に好適なトレンチゲート型半導体装置に関する。
トレンチゲート型半導体装置は、特に電力用では一般に、損失低減などのためオン状態における発生電圧（オン電圧）が十分に小さいことが求められる。このためには、例えば、複数設けられるゲート電極のピッチを狭小化し発生させるチャネル領域の密度を増加させることが効果的である。また、ゲート電極に対向位置する領域ができるだけチャネル領域になるような構造を採用することも効果的である。
しかしながら、このような微細化や構造採用を行うと、チャネル領域となるベース層を低電位側電極電圧に保つためのコンタクト層の形成が、その場所の確保上難しくなる。さらに、コンタクト層自体の面積を小さくせざるを得ないので深い領域形成も難しく、下側のベース層との接触の確実性が損なわれる可能性がある。ベース層との接触が確実でないと、ベース層が低電位側電極電位から浮くことから寄生トランジスタがオンし、アバランシェ耐量が減少する。
なお、本願で開示するトレンチゲート型半導体装置とは構造が異なるが、課題を外形的にほぼ同一とするものに下記特許文献１に開示のものがある。
特開２００５−７９４４８号公報
本発明は、トレンチ内にゲート電極が埋め込み形成された半導体装置（トレンチゲート型半導体装置）において、アバランシェ耐量の確保とオン抵抗の低減とを両立することが可能なトレンチゲート型半導体装置を提供することを目的とする。
本発明の一態様に係るトレンチゲート型半導体装置は、トレンチ内に埋め込み形成されたゲート電極と、前記ゲート電極を取り囲むゲート絶縁膜と、前記ゲート絶縁膜の一部を介して前記ゲート電極に対向位置し、かつ上面を有するｎ型ソース層と、前記ｎ型ソース層に隣接しかつ前記ゲート絶縁膜の別の一部を介して前記ゲート電極に対向位置するｐ型ベース層と、前記ｐ型ベース層に隣接しかつ前記ｎ型ソース層に接することなく、前記ゲート絶縁膜のさらに別の一部を介して前記ゲート電極に対向位置するｎ型半導体層と、前記ｎ型ソース層および前記ｐ型ベース層に接し、かつ該ｎ型ソース層の前記上面と同一平面を構成する上面を有し、かつ該上面からの深さ方向にみた不純物濃度値のプロファイルが少なくとも２つのピークを有し、該少なくとも２つのピークが前記ｎ型ソース層の前記上面からの形成深さより浅い位置にあるｐ型コンタクト層とを具備する。
また、本発明の別の態様に係るトレンチゲート型半導体装置は、トレンチ内に埋め込み形成されたゲート電極と、前記ゲート電極を取り囲むゲート絶縁膜と、前記ゲート絶縁膜の一部を介して前記ゲート電極に対向位置し、かつ上面を有するｎ型ソース層と、前記ｎ型ソース層に隣接しかつ前記ゲート絶縁膜の別の一部を介して前記ゲート電極に対向位置するｐ型ベース層と、前記ｐ型ベース層に隣接しかつ前記ｎ型ソース層に接することなく、前記ゲート絶縁膜のさらに別の一部を介して前記ゲート電極に対向位置するｎ型半導体層と、前記ｎ型ソース層および前記ｐ型ベース層に接し、かつ該ｎ型ソース層の前記上面と同一平面を構成する上面を有し、かつ該上面からの深さ方向にみた横断面の大きさの分布が少なくとも２つのピークを有し、かつ該少なくとも２つのピークが前記ｎ型ソース層の前記上面からの形成深さより浅い位置にあるｐ型コンタクト層とを具備する。
本発明によれば、トレンチ内にゲート電極が埋め込み形成された半導体装置（トレンチゲート型半導体装置）において、アバランシェ耐量の確保とオン抵抗の低減とを両立することが可能なトレンチゲート型半導体装置を提供することができる。
本発明の一態様に係るトレンチゲート型半導体装置では、ｐ型コンタクト層が、ｎ型ソース層およびｐ型ベース層に接し、かつ該ｎ型ソース層の上面と同一平面を構成する上面を有し、かつ該上面からの深さ方向にみた不純物濃度値のプロファイルが少なくとも２つのピークを有している。また、本発明の別の態様に係るトレンチゲート型半導体装置では、ｐ型コンタクト層が、ｎ型ソース層およびｐ型ベース層に接し、かつ該ｎ型ソース層の上面と同一平面を構成する上面を有し、かつ該上面からの深さ方向にみた横断面の大きさの分布が少なくとも２つのピークを有している。
これらは、ｐ型コンタクト層が、例えば、上面側からのイオン注入でその形成が可能なところ、例えば、イオン注入の加速エネルギが少なくとも２段階に変えられてイオン注入がされたものである。このようなｐ型コンタクト層であれば、確実に表層からｐ型ベース層まで達するｐ型コンタクト層領域が確保される。また、ゲート電極を複数設けてこれらのピッチを狭小化することが可能であり、これによりチャネル領域の密度を増加できる。よって、アバランシェ耐量の確保とオン抵抗の低減とを両立することが可能になる。
本発明の実施態様として、前記ゲート電極が、互いに平行に位置する複数のトレンチ内に埋め込み形成され、前記ｐ型コンタクト層が、前記複数のトレンチの延長する方向に直交する方向のストライプ状であって前記ゲート電極の横切りで不連続にされた形状に形成されている、とすることができる。トレンチの延長する方向と直交する方向にｐ型コンタクト層を形成すると、典型的には、トレンチとの位置合わせが不要になるなどプロセス的な利点がある。
ここで、前記ｐ型コンタクト層の前記ストライプそれぞれの幅が、前記ゲート絶縁膜を介して前記ゲート電極に対向位置する前記ｐ型ベース層の、前記ｎ型ソース層に接する高さ位置から前記ｎ型半導体層に接する高さ位置までの距離の２倍以下である、とすることができる。このような条件であれば、下限値近くに飽和した十分小さなオン抵抗が得られる。２倍より小さくなっても実効的なチャネルの形成密度が増加しないため、下限飽和するものと考えられる。
また、実施態様として、前記ｐ型コンタクト層が、前記ゲート絶縁膜のみを介して前記ゲート電極に対向位置している、とすることができる。例えば、ｐ型コンタクト層をトレンチ形成前にストライプ状に形成することでこのような態様が得られる。
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るトレンチゲート型半導体装置（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）の構造を模式的に示す、ソース電極の部分を除いた仮想上面図である。ソース電極は、この示された上面上全面に形成される。図１において、不図示の図示左右方向には同一パターンが繰り返し形成され、不図示の図示上下には同一パターンが延長している。
図１に示すように、このＭＯＳＦＥＴは、ゲート電極８が、複数の平行するトレンチ内それぞれに埋め込み形成されており、ゲート電極８それぞれの上部は絶縁膜９（ドットパターンで図示）で覆われている。このようなゲート電極８の構造を、以下、トレンチゲート構造という場合がある。ゲート電極８それぞれは、延長する方向の端部で電気的に導通されひとつのゲート端子を構成する。
トレンチゲート構造同士の間には、基本的に、ｎ型ソース層６（格子パターンで図示）が形成されており、さらにこのｎ型ソース層６を分断するように所々ｐ型コンタクト層７（クロスハッチパターンで図示）が形成されている。ｐ型コンタクト層７は、ｎ型ソース層６および絶縁膜９とほぼ同一の上面を有しており、また全体としては、トレンチゲート構造が延長する方向に直交する方向のストライプ状であってゲート電極８の横切りで不連続にされた形状にされている。
図２は、図１中に示したＡ−Ａａ位置における矢視方向の模式的断面図である。図２において、図１中に示したものと同一の部位には同一符号を付してある。図２に示すように、ｎ型ソース層６およびｐ型コンタクト層７の下側にはこれらに接してｐ型ベース層が位置しており、さらにこのｐ型ベース層の下側には、積層状に、ｎ型半導体層２、半導体基板１、ドレイン電極１１がそれぞれ位置する。半導体基板１はｎ型であり、ｎ型半導体層２より不純物濃度が高い。ｐ型コンタクト層７の不純物濃度は、ｐ型ベース層３のそれより高い。ドレイン電極１０との接触抵抗を小さくするためである。
図２におけるｐ型コンタクト層７の形成ピッチは例えば１μｍ、ｐ型コンタクト層７の幅Ｗｐは例えば０．２μｍ、ｎ型ソース層６の形成厚さは例えば０．５μｍ、ｐ型ベース層の形成厚さＴｐは例えば０．４μｍである。ｐ型コンタクト層７の幅Ｗｐとｐ型ベース層３の形成厚さＴｐとの比については好ましい関係を後述する。
ｐ型コンタクト層７は、その製造プロセス（後述する）に特徴点があることから、図示するように、上面から深さ方向にみた横断面の大きさの分布が少なくとも２つのピークを有している。また、別の見方をすると、ｐ型コンタクト層７は、上面から深さ方向にみた不純物濃度値のプロファイルが少なくとも２つのピークを有している。これらの「ピーク」には、深さ方向の中間位置に形成される極大値の場合のみならず増加しつつ終端する端部における場合も含む。
図３は、図１中に示したＢ−Ｂａ位置における矢視方向の模式的断面図である。図３において、すでに説明した図で説明した部位には同一符号を付してある。図３に示すように、ゲート電極８は、その側面および下側がゲート絶縁膜５に覆われている。ゲート電極８およびゲート絶縁膜５（すなわちトレンチゲート構造の部分）は、ｎ型ソース層６およびｐ型ベース層３を貫通してｎ型半導体層２中に及んで形成されている。
この構造により、ゲート電極８は、その上部の側でゲート絶縁膜５を介してｎ型ソース層６に対向し、それより下の部位でゲート絶縁膜５を介してｐ型ベース層３に対向し、さらにそれより下の部位でゲート絶縁膜５を介してｎ型半導体層２に対向している。ゲート絶縁膜５を介してゲート電極８に対向位置するｐ型ベース層３の領域にはチャネル（ｎチャネル）が形成される。すなわち、図３においては、チャネルは紙面奥行き方向にカーテン状に形成される。このようなカーテン状のチャネル形成はｐ型コンタクト層７の幅の部分を除いてなされるので、ｐ型コンタクト層７の幅を狭くするほどチャネル密度を向上しオン抵抗を十分に低減することができる。
図３におけるゲート電極８の形成ピッチは例えば０．７μｍ、トレンチゲート構造の部分の幅は例えば０．３μｍである。このときトレンチゲート構造の部分に挟まれるｎ型ソース層６およびｐ型ベース層３の幅は０．４μｍになる。また、トレンチゲート構造の部分の形成深さは例えば１．１μｍであり、さらに、ゲート絶縁膜５の厚さは例えば６０ｎｍ、ゲート電極８上面の絶縁膜９の厚さは例えば０．３μｍである。
図４は、図１中に示したＣ−Ｃａ位置における矢視方向の模式的断面図である。図４において、すでに説明した図で説明した部位には同一符号を付してある。図４（または図２でもわかる）に示すように、ｐ型コンタクト層７は、ｐ型ベース層３に接触して重層的な配置になってｐ型半導体領域同士の導通を担っている。これにより、ｐ型ベース層３の電位はソース電極１０電位に確実に固定される。
以上、本発明の一実施形態に係るＭＯＳＦＥＴの構造を一通り説明したが、構造・形状的な特徴は、図２におけるｐ型コンタクト層７の幅Ｗｐ（例えば０．２μｍ）がこのｐ型コンタクト層７の形成ピッチ（例えば１μｍ）に対して十分に狭いにもかかわらず、ｐ型コンタクト層７が確実にｎ型ソース層６を貫通してｐ型ベース層３に接触するように形成されていることである。ｐ型コンタクト層７の幅Ｗｐを狭くすることでチャネル密度を向上してオン抵抗を低減し（ＭＯＳＦＥＴとしてオン抵抗＝例えば数ｍΩ）、かつｐ型コンタクト層７とｐ型ベース層３とを確実に接するようにして十分なアバランシェ耐量（耐圧＝例えば４０Ｖ）を確保している。
すでに説明したが、ｐ型コンタクト層７の幅Ｗｐを狭くすれば、図２におけるｎ型ソース層６の下側のｐ型ベース層３がそれだけ広くチャネルとして機能するのでオン抵抗が減少する。一方、ｐ型コンタクト層７とｐ型ベース層３との接続が確実でないと、ｐ型ベース層３の電位がソース電極１０の電位から上昇しやすくなり、アバランシェ状態では、ｐ型ベース層３で発生したホールがｎ型ソース層６に注入されてしまう。これにより、ｎ型半導体層２、ｐ型ベース層３、ｎ型ソース層６からなる寄生ｎｐｎトランジスタがオン状態になりＭＯＳＦＥＴとしてアバランシェ耐量が減少する。本実施形態ではこのようなアバランシェ耐量の減少はない。
なお、ｐ型コンタクト層７とｐ型べース層３との確実な接続は、ｎ型ソース層６の形成厚さが薄いほど容易である。しかしｎ型ソース層６の形成厚さは、ｎ型ソース層６がゲート絶縁膜５を介してゲート電極８に対向位置することでソース領域として機能するように決められるべきものであり（図３参照）、これにより本実施形態では、０．５μｍという形成厚さにしている。
以上説明のＭＯＳＦＥＴについて、その製造プロセスの主要部を以下説明する。適宜、図２ないし図３を参照されたい。まず、半導体基板１上全面に例えばエピタキシャル成長でｎ型半導体層２を形成する。そのあと形成されたｎ型半導体層２の上層側部分の全面に例えばボロンのイオン注入を行いさらにこれを拡散させてｐ型ベース層３を形成する。
次に、形成されるべきｐ型コンタクト層７の部分に相当する領域がストライプ状に残るマスクを上面上に形成し、このマスクを介して選択的に例えばリンのイオン注入を行いさらにこれを拡散させてｎ型ソース層６を形成する。そのあと、マスクを、形成されるべきｐ型コンタクト層７の部分に相当する領域が抜けたマスクに取り替え、このマスクを介して選択的に例えばボロンのイオン注入を行いさらにこれを拡散させてｐ型コンタクト層７を形成する。
このｐ型コンタクト層７の形成のためのイオン注入は、１回目として、例えば、１００ｅＶないし２００ｅＶの加速エネルギで１×１０１４ｃｍ−２ないし１×１０１５ｃｍ−２のドーズ量でこれを行う。そしてそのあと、２回目として、例えば、３０ｅＶないし６０ｅＶの加速エネルギで１×１０１４ｃｍ−２ないし１×１０１５ｃｍ−２のドーズ量でこれを行う。このようにイオン注入を行うことで、１回目のイオン注入による不純物濃度のピークは深さ方向で０．３μｍないし０．５μｍの位置に生じ、ｐ型ベース層３に達するような十分に深い位置でのｐ型コンタクト層７となることができる。さらに、２回目のイオン注入によりそれより浅い位置でのｐ型コンタクト層７が形成できる。
このようにしてｐ型コンタクト層７を形成することにより、ｐ型コンタクト層７はすでに述べたような形態的な特徴（不純物濃度の深さ方向プロファイルが２つのピークを有する、または横断面の大きさの深さ方向の分布が２つのピークを有する）を有するものとなる。なお、上記の例では加速エネルギを変えて２回に分けてイオン注入を行ったが、同様の目的で３回以上に分けてそれぞれ加速エネルギを変えてイオン注入を行うようにしてもよい。
ｐ型コンタクト層７が形成されたら、ゲート電極８を埋め込むためのトレンチを例えばＲＩＥ（reactive ion etching）法で形成する。ｐ型コンタクト層７の形成後にこれに直交する方向にトレンチを形成することで、ｐ型コンタクト層７とトレンチとの位置合わせ精度が不要になる。この結果、ｐ型コンタクト層７はゲート絶縁膜５のみを介してゲート電極８に対向する形態となり、間にｎ型ソース層６は位置しない。
トレンチを形成したら、その側壁および底面にゲート絶縁膜５を形成し、さらにそのゲート絶縁膜５の形成されたトレンチ内を埋め込むように全面に例えば多結晶シリコンを例えばＣＶＤ（chemical vapor deposition）法で堆積する。その後、多結晶シリコンをトレンチ内に窪ませるようにエッチバックしてゲート電極８とする。さらに、ゲート電極８の上面を覆うように絶縁膜９を例えばＣＶＤ法で形成する。以上が製造プロセスの主要部である。この後、ソース電極１０、ドレイン電極１１を形成する。
図７は、図２に示した断面の構造に対比されるべき比較参照例（一例）としての構造を示す模式的断面図である。図７においてすでに説明した部位と同一相当のものには同一の符号を付している。この比較例は、図２におけるｐ型コンタクト層７の幅Ｗｐがこのｐ型コンタクト層７の形成ピッチに対して十分に狭いとは言えない場合を示している。このような場合は、上記の製造プロセスによれば、ｎ型ソース層６Ａのイオン注入・拡散による形成において、図示するようにｎ型ソース層６Ａ同士の間に十分なイオンの非拡散領域が残る。したがって、図示するようにｐ型コンタクト層７Ａをｐ型ベース層３に確実に接触するように形成するのは容易である。しかし、この比較参照例は当然ながらチャネル形成密度が劣りオン抵抗が大きい。
図８は、図２に示した断面の構造に対比されるべき比較参照例（別の例）としての構造を示す模式的断面図である。この比較例は、図２におけるｐ型コンタクト層７の幅Ｗｐをこのｐ型コンタクト層７の形成ピッチに対して単純に十分に狭くした場合を示している。このような場合は、上記の製造プロセスによれば、ｎ型ソース層６Ｂのイオン注入・拡散による形成において、図示するように、ｎ型ソース層６Ｂ同士の間は、イオンの拡散により非拡散領域がほぼ残らなくなる。したがって、図７に示すのと同程度の加速エネルギでｐ型コンタクト層７Ｂを形成すると、ｐ型コンタクト層７Ｂはｐ型ベース層３に達するまでに深く形成されない可能性が生じる。これにより、ｐ型ベース層３の電位がソース電極１０の電位より上昇しやすくなりアバランシェ耐量が劣化する。
図７、図８との比較により本実施形態の利点は一層明確である。
図５は、図２中に示した位置Ｔにおける深さ方向の不純物濃度の分布例を示す図（計算値）である。ｐ型コンタクト層７を形成するために互いに加速エネルギを変えて２段階に分けてイオン注入を行ったため、深さ方向にみた不純物濃度のピークが２つある。この２つのピークは、横断面の大きさの深さ方向分布にも対応していると考えられる。また、図示のｐ型コンタクト層の占める深さはほぼｎ型ソース層６の深さに対応しており、すなわち、上記２つのピークはｎ型ソース層６の形成深さ内に収まっている。なお、図５は、計算値を示しているが、実際に製造されたＭＯＳＦＥＴでは例えば走査型キャパシタンス顕微鏡（ＳＣＭ）や走査型拡がり抵抗顕微鏡（ＳＳＲＭ）を用いて測定することができる。
図６は、図１に示したトレンチゲート型半導体装置（ＭＯＳＦＥＴ）のオン抵抗を、ｐ型コンタクト層７の幅Ｗｐとｐ型ベース層３の形成厚さＴｐとの関係に基づき描いたグラフ（計算値）である。図６に示すように、ｐ型コンタクト層７の幅Ｗｐを大きい方から狭くしていくと、当初はオン抵抗が下がっていく。これは、ｐ型コンタクト層７の幅Ｗｐが狭くなることでｎ型ソース層６下のｐ型ベース層３に形成されるチャネルの幅が広くなるからである。
ｐ型コンタクト層７の幅Ｗｐをさらに狭くしていくと、オン抵抗は下限で飽和する特性を呈する。これは、図２を参照して、ｐ型コンタクト層７の下にも実際にはｎ型ソース層６から電子がチャネルにしみ出すように斜め方向にも流れるので、ｐ型コンタクト層７の幅Ｗｐがある程度より狭くなると実効的な意味でチャネルの幅がそれより増加しないからと考えられる。オン抵抗が減じる傾向から下限で飽和する傾向に転じるのは、図示するように、ｐ型コンタクト層７の幅Ｗｐが、ｐ型ベース層３の形成厚さＴｐの２倍程度のときである。したがって、ｐ型コンタクト層７の幅Ｗｐは、ｐ型ベース層３の形成厚さＴｐの２倍程度（以下）とするのがオン抵抗の低減上好ましく、これよりさらに狭くしても一層のオン抵抗減の効果は得られない。
なお、製造方法として説明した手順は、ｐ型ベース層３、ｎ型ソース層６、ｐ型コンタクト層７を形成したあとでトレンチを形成してゲート電極８を形成するものであったが、トレンチを形成してゲート電極８を形成したあとでｐ型ベース層３、ｎ型ソース層６、ｐ型コンタクト層７を形成することも可能である。
本発明の一実施形態に係るトレンチゲート型半導体装置（ＭＯＳＦＥＴ）の構造を模式的に示す、ソース電極の部分を除いた仮想上面図。 図１中に示したＡ−Ａａ位置における矢視方向の模式的断面図。 図１中に示したＢ−Ｂａ位置における矢視方向の模式的断面図。 図１中に示したＣ−Ｃａ位置における矢視方向の模式的断面図。 図２中に示した位置Ｔにおける深さ方向の不純物濃度の分布例を示す図（計算値）。 図１に示したトレンチゲート型半導体装置（ＭＯＳＦＥＴ）のオン抵抗を、ｐ型コンタクト層の幅Ｗｐとｐ型ベース層の形成厚さＴｐとの関係に基づき描いたグラフ（計算値）。 図２に示した断面の構造に対比されるべき比較参照例（一例）としての構造を示す模式的断面図。 図２に示した断面の構造に対比されるべき比較参照例（別の例）としての構造を示す模式的断面図。
符号の説明
１…半導体基板、２…ｎ型半導体層（ｎ型半導体領域）、３…ｐ型ベース層、５…ゲート絶縁膜、６…ｎ型ソース層、７…ｐ型コンタクト層、８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。

Claims (4)

  1. トレンチ内に埋め込み形成されたゲート電極と、
    前記ゲート電極を取り囲むゲート絶縁膜と、
    前記ゲート絶縁膜の一部を介して前記ゲート電極に対向位置し、かつ上面を有するｎ型ソース層と、
    前記ｎ型ソース層に隣接しかつ前記ゲート絶縁膜の別の一部を介して前記ゲート電極に対向位置するｐ型ベース層と、
    前記ｐ型ベース層に隣接しかつ前記ｎ型ソース層に接することなく、前記ゲート絶縁膜のさらに別の一部を介して前記ゲート電極に対向位置するｎ型半導体層と、
    前記ｎ型ソース層および前記ｐ型ベース層に接し、かつ該ｎ型ソース層の前記上面と同一平面を構成する上面を有し、かつ該上面からの深さ方向にみた不純物濃度値のプロファイルが少なくとも２つのピークを有し、かつ該少なくとも２つのピークが前記ｎ型ソース層の前記上面からの形成深さより浅い位置にあるｐ型コンタクト層と
    を具備することを特徴とするトレンチゲート型半導体装置。
  2. トレンチ内に埋め込み形成されたゲート電極と、
    前記ゲート電極を取り囲むゲート絶縁膜と、
    前記ゲート絶縁膜の一部を介して前記ゲート電極に対向位置し、かつ上面を有するｎ型ソース層と、
    前記ｎ型ソース層に隣接しかつ前記ゲート絶縁膜の別の一部を介して前記ゲート電極に対向位置するｐ型ベース層と、
    前記ｐ型ベース層に隣接しかつ前記ｎ型ソース層に接することなく、前記ゲート絶縁膜のさらに別の一部を介して前記ゲート電極に対向位置するｎ型半導体層と、
    前記ｎ型ソース層および前記ｐ型ベース層に接し、かつ該ｎ型ソース層の前記上面と同一平面を構成する上面を有し、かつ該上面からの深さ方向にみた横断面の大きさの分布が少なくとも２つのピークを有し、かつ該少なくとも２つのピークが前記ｎ型ソース層の前記上面からの形成深さより浅い位置にあるｐ型コンタクト層と
    を具備することを特徴とするトレンチゲート型半導体装置。
  3. 前記ゲート電極が、互いに平行に位置する複数のトレンチ内に埋め込み形成され、
    前記ｐ型コンタクト層が、前記複数のトレンチの延長する方向に直交する方向のストライプ状であって前記ゲート電極の横切りで不連続にされた形状に形成されていること
    を特徴とする請求項１または２記載のトレンチゲート型半導体装置。
  4. 前記ｐ型コンタクト層の前記ストライプそれぞれの幅が、前記ゲート絶縁膜を介して前記ゲート電極に対向位置する前記ｐ型ベース層の、前記ｎ型ソース層に接する高さ位置から前記ｎ型半導体層に接する高さ位置までの距離の２倍以下であることを特徴とする請求項３記載のトレンチゲート型半導体装置。
JP2005206039A 2005-07-14 2005-07-14 トレンチゲート型半導体装置 Active JP4928753B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005206039A JP4928753B2 (ja) 2005-07-14 2005-07-14 トレンチゲート型半導体装置
US11/484,664 US7566933B2 (en) 2005-07-14 2006-07-12 Trench-gate semiconductor device and manufacturing method of trench-gate semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005206039A JP4928753B2 (ja) 2005-07-14 2005-07-14 トレンチゲート型半導体装置

Publications (2)

Publication Number Publication Date
JP2007027327A JP2007027327A (ja) 2007-02-01
JP4928753B2 true JP4928753B2 (ja) 2012-05-09

Family

ID=37693359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005206039A Active JP4928753B2 (ja) 2005-07-14 2005-07-14 トレンチゲート型半導体装置

Country Status (2)

Country Link
US (1) US7566933B2 (ja)
JP (1) JP4928753B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042166A (ja) * 2006-07-12 2008-02-21 Matsushita Electric Ind Co Ltd 縦型ゲート半導体装置及びその製造方法
JP5317560B2 (ja) * 2008-07-16 2013-10-16 株式会社東芝 電力用半導体装置
JP5586887B2 (ja) * 2009-07-21 2014-09-10 株式会社日立製作所 半導体装置及びその製造方法
CA2925797A1 (en) * 2013-09-30 2015-04-02 University Of Manitoba Non-adherent hydrogel coating for wound dressings and methods for making the same
JP2020009790A (ja) * 2016-11-09 2020-01-16 シャープ株式会社 アバランシェフォトダイオード
IT201600130185A1 (it) * 2016-12-22 2018-06-22 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo a semiconduttore integrante un transistore a conduzione verticale, e dispositivo a semiconduttore
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
JP7325931B2 (ja) * 2017-05-16 2023-08-15 富士電機株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
JP3204792B2 (ja) * 1993-04-27 2001-09-04 株式会社東芝 半導体装置
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5930630A (en) * 1997-07-23 1999-07-27 Megamos Corporation Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US7084456B2 (en) 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
EP1835542A3 (en) 1999-09-30 2007-10-03 Kabushiki Kaisha Toshiba Semiconductor device with trench gate
JP3358611B2 (ja) * 2000-01-19 2002-12-24 日本電気株式会社 半導体装置の製造方法
JP4004843B2 (ja) 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP4892172B2 (ja) * 2003-08-04 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2005079448A (ja) 2003-09-02 2005-03-24 Toyota Industries Corp 半導体装置

Also Published As

Publication number Publication date
US7566933B2 (en) 2009-07-28
US20070023793A1 (en) 2007-02-01
JP2007027327A (ja) 2007-02-01

Similar Documents

Publication Publication Date Title
JP5767430B2 (ja) 半導体装置および半導体装置の製造方法
JP6406361B2 (ja) 半導体装置及びその製造方法
JP4928753B2 (ja) トレンチゲート型半導体装置
JP4456013B2 (ja) 半導体装置
JP5721308B2 (ja) 半導体装置
JP5791821B2 (ja) 炭化珪素半導体装置およびその製造方法
JP4735224B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4813762B2 (ja) 半導体装置及びその製造方法
JP2008251620A (ja) 半導体装置とその製造方法
JP2009158681A (ja) 炭化珪素半導体装置およびその製造方法
KR101832334B1 (ko) 반도체소자 및 그 제조방법
JP5807597B2 (ja) 半導体装置及び半導体装置の製造方法
JP6903222B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2010219361A (ja) 半導体装置及びその製造方法
JP2006059940A (ja) 半導体装置
JP4760023B2 (ja) 半導体装置
JP2009246225A (ja) 半導体装置
JP2003086800A (ja) 半導体装置及びその製造方法
US8357952B2 (en) Power semiconductor structure with field effect rectifier and fabrication method thereof
JP4997715B2 (ja) 半導体装置およびその製造方法
JP2018166169A (ja) 半導体装置
JP2009016480A (ja) 半導体装置、及び半導体装置の製造方法
JP4491307B2 (ja) 半導体装置およびその製造方法
JP6976286B2 (ja) 半導体装置
JP7439746B2 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111213

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120213

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150217

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4928753

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150217

Year of fee payment: 3