JP6976286B2 - 半導体装置 - Google Patents

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Description

本発明は、トレンチゲート型ＭＯＳＦＥＴを備える半導体装置に関する。
トレンチゲート型ＭＯＳＦＥＴの一例として、たとえば、特許文献１の半導体装置は、ゲートトレンチが形成されたｎ−型第１ベース層と、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に充填されたゲート電極と、ゲート電極を被覆するように形成された層間絶縁膜と、ｎ−型第１ベース層の表面に形成され、ゲートトレンチの底面よりも浅く形成されたｐ型第２ベース層と、ｐ型第２ベース層の表面に形成されたｎ＋型ソース層と、ｎ＋型ソース層を貫通し、ｐ型第２ベース層内まで形成されたセルフアラインコンタクト溝と、セルフアラインコンタクト溝の底面においてｐ型第２ベース層に接続され、セルフアラインコンタクト溝の側面において、ｎ＋型ソース層に接続されたソース電極と、ｎ−型第１ベース層の裏面に形成されたｎ＋型ドレイン層と、ｎ＋型ドレン層上に形成されたドレイン電極とを備えている。
特開２０１０−６２４７７号公報 特開２０１０−０２１１７６号公報
本発明の半導体装置は、第１面および第２面を有する半導体層と、前記半導体層の前記第１面に形成された第１トレンチと、前記半導体層の前記第１面に形成された第２トレンチと、前記半導体層の前記第１面側に露出するように形成され、前記第１トレンチの側面の一部を形成する第１導電型の第１領域と、前記第１領域に対して前記半導体層の前記第２面側に前記第１領域に接するように形成され、前記第１トレンチの前記側面の一部を形成する第２導電型の第２領域と、前記第２領域に対して前記半導体層の前記第２面側に前記第２領域に接するように形成され、前記第１トレンチの底面を形成する第１導電型の第３領域と、前記第１トレンチの内面に形成された絶縁膜と、前記第１トレンチにおいて前記絶縁膜の内側に埋め込まれた第１電極とを含み、前記第２領域は、相対的に前記半導体層の前記第１面側に形成された第１部分と、前記第１部分の下側に形成され、前記第１トレンチの前記底面に対して前記半導体層の前記第２面側に位置する深さまで前記第１部分から突出する第２部分とを一体的に含み、前記第２領域の前記第２部分は、前記第１トレンチの底部付近を端部として突出する凸部であり、前記第３領域との間に湾曲面を形成しており、前記第２領域の前記第２部分の頂部は、前記第１トレンチと前記第２トレンチとの間に位置しており、前記第２部分の前記頂部から前記第１トレンチまでの距離と、前記第２部分の前記頂部から前記第２トレンチまでの距離とが、ほぼ同じである。
図１は、本発明の一実施形態に係るトレンチゲート型ＭＯＳトランジスタの模式的な平面図である。 図２は、図１のトレンチゲート型ＭＯＳトランジスタの鳥瞰断面図であって、図１の切断線II−IIでの切断面を示す。 図３Ａは、図２のトレンチゲート型ＭＯＳトランジスタの製造工程の一部を示す図である。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図３Ｆは、図３Ｅの次の工程を示す図である。 図３Ｇは、図３Ｆの次の工程を示す図である。 図３Ｈは、図３Ｇの次の工程を示す図である。 図３Ｉは、図３Ｈの次の工程を示す図である。 図３Ｊは、図３Ｉの次の工程を示す図である。 図４（ａ）〜（ｄ）は、図３Ｇのイオン注入方式の変形例を示す図であって、図４（ａ）は１段注入、図４（ｂ）〜（ｄ）は多段注入の例をそれぞれ示す。 図５は、Ｂ１１イオンのドーズ量とブレークダウン電圧との関係を示すグラフである。 図６は、図１のトレンチゲート型ＭＯＳトランジスタの凸部の変形例を示す図である。 図７は、図６の凸部を形成するときのイオン注入方法を説明するための図である。 図８は、図１のトレンチゲート型ＭＯＳトランジスタの単位セルの配置形態の第１変形例を示す図である。 図９は、図１のトレンチゲート型ＭＯＳトランジスタの単位セルの配置形態の第２変形例を示す図である。 図１０は、参考例の一実施形態に係るＭＯＳトランジスタの模式的な平面図である。 図１１は、図１０のＭＯＳトランジスタの鳥瞰断面図であって、図１０の切断線XI−XIでの切断面を示す。 図１２Ａは、図１１のＭＯＳトランジスタの製造工程の一部を示す図である。 図１２Ｂは、図１２Ａの次の工程を示す図である。 図１２Ｃは、図１２Ｂの次の工程を示す図である。 図１２Ｄは、図１２Ｃの次の工程を示す図である。 図１２Ｅは、図１２Ｄの次の工程を示す図である。 図１２Ｆは、図１２Ｅの次の工程を示す図である。 図１２Ｇは、図１２Ｆの次の工程を示す図である。 図１２Ｈは、図１２Ｇの次の工程を示す図である。 図１３（ａ）（ｂ）は、図１１のＭＯＳトランジスタのオン時およびオフ時の状態を示す図であって、図１３（ａ）はオン時、図１３（ｂ）はオフ時をそれぞれ示す。 図１４は、図１０のＭＯＳトランジスタの単位セルの配置形態の第１変形例を示す図である。 図１５は、図１０のＭＯＳトランジスタの単位セルの配置形態の第２変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るトレンチゲート型ＭＯＳトランジスタの模式的な平面図である。図２は、図１のトレンチゲート型ＭＯＳトランジスタの鳥瞰断面図であって、図１の切断線II−IIでの切断面を示す。
図１を参照して、半導体装置としてのＭＯＳトランジスタ１は、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、互いに平行に配列されたストライプ状の単位セル２を複数備えている。各単位セル２は、ストライプ状のゲートトレンチ３により区画されており、隣り合うゲートトレンチ３の間隔（トレンチのピッチＰ）は、たとえば、０．９μｍ〜１．５μｍである。また、単位セル２には、その長手方向一端から他端向かって延びる長尺（平面視長方形）なコンタクトトレンチ４が、各単位セル２に１つずつ形成されている。
次に、図２を参照して、ＭＯＳトランジスタ１は、ｎ＋型（たとえば、濃度が１×１０１９〜５×１０１９ｃｍ−３）のＳｉ基板５を備えている。Ｓｉ基板５は、ＭＯＳトランジスタ１のドレインとして機能する。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。以下同じ。
Ｓｉ基板５の表面６（上面）には、Ｓｉ基板５よりも低濃度のｎ−型（たとえば、濃度が１×１０１６〜１×１０１５ｃｍ−３）のＳｉエピタキシャル層８が積層されている。半導体層としてのＳｉエピタキシャル層８の厚さは、たとえば、３μｍ〜１０μｍである。
Ｓｉエピタキシャル層８には、その表面９からＳｉ基板５へ向かって掘り下がった、側面１１および底面１２を有するゲートトレンチ３がストライプ状に形成されている。これにより、Ｓｉエピタキシャル層８には、ストライプ状のゲートトレンチ３の側面１１により区画されたストライプ状の単位セル２が複数本形成されている。
Ｓｉエピタキシャル層８の表面９から測定されるゲートトレンチ３の深さＤ１は、たとえば、１．０μｍ〜１．５μｍであり、具体的には、１．０μｍである。
Ｓｉエピタキシャル層８においてゲートトレンチ３の周囲には、ｎ＋型のソース領域１３およびｐ−型（たとえば、濃度が１×１０１７〜５×１０１７ｃｍ−３）のチャネル領域１４が、Ｓｉエピタキシャル層８の表面９に近い側からこの順に形成されている。チャネル領域１４には、ｐ型不純物として、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下同じ。
ソース領域１３は、Ｓｉエピタキシャル層８の表面９に露出するとともに、ゲートトレンチ３の側面１１の上部（一部）を形成するように、各単位セル２の表層部に形成されている。表面９からＳｉ基板５へ向かう方向に沿うソース領域１３の厚さＴ１は、たとえば、０．２μｍ〜０．４μｍである。なお、以下の説明で厚さを定義する場合には、特に断りのない限り、Ｓｉエピタキシャル層８の表面９からＳｉ基板５へ向かう方向に沿った厚さのことをいう。
チャネル領域１４は、ソース領域１３に対してＳｉ基板５側（Ｓｉエピタキシャル層８の裏面１０側）にソース領域１３に接するように、かつ、ゲートトレンチ３の側面１１の下部（一部）を形成するように形成されている。
一方、Ｓｉエピタキシャル層８における、チャネル領域１４に対してＳｉ基板５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域１５となっている。ドレイン領域１５は、チャネル領域１４に対してＳｉ基板５側にチャネル領域１４に接しており、ゲートトレンチ３の底面１２を形成している。
ゲートトレンチ３の内面には、その全域を覆うように、ゲート絶縁膜１６が形成されている。そして、ゲートトレンチ３において、ｎ型不純物が高濃度にドーピングされたポリシリコンをゲート絶縁膜１６の内側に埋め込むことにより、ゲートトレンチ３内にゲート電極１７が埋設されている。こうして、ソース領域１３とドレイン領域１５とが、Ｓｉエピタキシャル層８の表面９に垂直な縦方向にチャネル領域１４を介して離間して配置された、縦型ＭＯＳトランジスタ１構造が構成されている。
各単位セル２には、Ｓｉエピタキシャル層８の表面９からソース領域１３を貫通し、最深部がチャネル領域１４に達するコンタクトトレンチ４が形成されている。コンタクトトレンチ４の開口幅Ｗは、その深さ方向において一定であり、たとえば、０．２μｍ〜０．５μｍである。コンタクトトレンチ４の側面１８にはソース領域１３が露出し、コンタクトトレンチ４の底面１９にはチャネル領域１４が露出している。
そして、コンタクトトレンチ４の底面１９に露出したチャネル領域１４には、ｐ＋型（たとえば、濃度が１×１０１９〜１×１０２０ｃｍ−３）のチャネルコンタクト領域２０が形成されている。チャネルコンタクト領域２０は、コンタクトトレンチ４の長手方向に沿って、コンタクトトレンチ４の底面１９全面に直線状に形成されている。
Ｓｉエピタキシャル層８上には、層間絶縁膜２１が形成されている。層間絶縁膜２１には、コンタクトトレンチ４を露出させるコンタクトホール２２が形成されている。
なお、図示は省略するが、層間絶縁膜２１上には、ソース電極が形成されており、このソース電極は、各コンタクトトレンチ４を介して、すべての単位セル２（ソース領域１３およびチャネルコンタクト領域２０）に一括して接している。すなわち、ソース電極は、すべての単位セル２に対して共通の配線となっている。また、Ｓｉ基板５の裏面７には、その全域を覆うようにドレイン電極が形成されている。このドレイン電極は、すべての単位セル２に対して共通の電極となっている。
そして、この実施形態では、各単位セル２において、チャネル領域１４のコンタクトトレンチ４の直下の部分が、チャネルコンタクト領域２０から離れる方向に断面視山状に突出（隆起）している。
具体的には、チャネル領域１４は、ＭＯＳトランジスタ１の動作時にチャネルが形成されるチャネル領域１４のチャネル部２３付近を両端とし、当該両端からコンタクトトレンチ４の底面１９の幅方向中央部の下方位置に１つのピーク（頂部２５）がくるように描かれる放物線状に突出している。これにより、チャネル領域１４は、当該放物線で区画される部分として、Ｓｉエピタキシャル層８の裏面１０側のチャネル部２３の端部に対して当該裏面１０側に突出した凸部２４を有している。
凸部２４の頂部２５（放物線のピーク）は、Ｓｉ基板５に接触しない範囲内で、ゲートトレンチ３の底面１２に対してＳｉエピタキシャル層８の裏面１０側に位置しており（つまり、ゲートトレンチ３の底面１２よりも深く）、コンタクトトレンチ４に沿って直線状に形成されている。また、凸部２４の導電型は、チャネル領域１４と同じｐ−型（たとえば、濃度が１×１０１７〜５×１０１７ｃｍ−３）であり、その不純物濃度は、ｐ＋型（たとえば、濃度が１×１０１９〜１×１０２０ｃｍ−３）のチャネルコンタクト領域２０の１／１００以下であることが好ましい。
また、チャネル領域１４において、チャネル部２３の厚さＴ２は、たとえば、０．５μｍ〜０．９μｍであり、具体的には、０．８μｍである。また、凸部２４の頂部２５までの厚さＴ３は、たとえば、１．０μｍ〜１．６μｍであり、具体的には、１．４μｍである。
図３Ａ〜図３Ｊは、図２のトレンチゲート型ＭＯＳトランジスタの製造工程の一部を示す図であって、図２と同じ位置での切断面を示す。
ＭＯＳトランジスタ１を製造するには、図３Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、Ｓｉ基板５の表面６上に、ｎ型不純物をドーピングしながらＳｉ結晶を成長させる。これにより、Ｓｉ基板５上に、ｎ−型のＳｉエピタキシャル層８（ドレイン領域１５）が形成される。次に、Ｓｉエピタキシャル層８の表面９へ向け、ｐ型不純物およびｎ型不純物を順に注入する。注入後、アニール処理（たとえば、９００℃〜１０００℃で、１０分〜３０分）することによって、注入された各不純物が活性化されて、チャネル領域１４およびソース領域１３が同時に形成される。次に、たとえば、ＣＶＤ法により、Ｓｉエピタキシャル層８の表面９にＳｉＯ２膜２６を形成し、当該ＳｉＯ２膜２６上にＳｉＮ膜２７を形成することにより、ＳｉＯ２膜２６およびＳｉＮ膜２７の２層膜からなるハードマスク２８を形成する。ＳｉＯ２膜２６の厚さは、たとえば、５０Å〜１００Åとし、ＳｉＮ膜２７の厚さは、たとえば、１０００Å〜１５００Åとする。
次に、図３Ｂに示すように、このハードマスク２８を利用して、Ｓｉエピタキシャル層８をエッチングする。これにより、Ｓｉエピタキシャル層８が表面９からドライエッチングされてゲートトレンチ３が形成される。それとともに、Ｓｉエピタキシャル層８に複数の単位セル２が形成される。
次に、図３Ｃに示すように、たとえば、熱酸化法（たとえば、８５０℃〜９５０℃で、１０分〜３０分）により、ゲートトレンチ３の内面（側面１１および底面１２）にゲート絶縁膜１６を形成する。
次に、図３Ｄに示すように、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン（電極材料）を、Ｓｉエピタキシャル層８の上方から堆積する。ポリシリコンの堆積は、少なくともＳｉエピタキシャル層８の表面９が隠れるまで続ける。その後、堆積したポリシリコンを、エッチバック面がＳｉエピタキシャル層８の表面９に対して面一になるまでエッチバックする。これにより、ゲートトレンチ３内に残存するポリシリコンからなるゲート電極１７が形成される。
次に、図３Ｅに示すように、たとえば、ＣＶＤ法により、ＳｉＯ２（絶縁材料）を、Ｓｉエピタキシャル層８の上方から堆積して、層間絶縁膜２１を形成する。
次に、図３Ｆに示すように、たとえば、ドライエッチングにより、層間絶縁膜２１にコンタクトホール２２を形成する。コンタクトホール２２の形成後、層間絶縁膜２１をマスクとして利用して、露出したＳｉエピタキシャル層８をエッチングする。これにより、Ｓｉエピタキシャル層８が表面９からドライエッチングされて、層間絶縁膜２１に対して自己整合的にコンタクトトレンチ４が形成される。
次に、図３Ｇに示すように、コンタクトトレンチ４の底面１２に対して垂直な方向に、不純物（Ｂ１１イオン）を入射させることにより、チャネル領域１４とドレイン領域１５との界面２９に対してＳｉエピタキシャル層８の表面９側（チャネル領域１４における界面２９の近傍）の深さ位置に不純物を１段注入する。不純物イオンの注入エネルギは、たとえば、１００ｋｅＶ〜１４０ｋｅＶであり、好ましくは、１４０ｋｅＶ程度である。また、不純物イオンのドーズ量は、たとえば、４×１０１２ｃｍ−２〜１×１０１３ｃｍ−２であり、好ましくは、６×１０１２ｃｍ−２〜８×１０１２ｃｍ−２である。
注入後、アニール処理（たとえば、９００℃〜９５０℃で、０．５分〜１分）することによって、図３Ｈに示すように、注入されたｐ型不純物が拡散・活性化されて、チャネル領域１４の凸部２４が形成される。
次に、図３Ｉに示すように、コンタクトトレンチ４の底面１２に対して垂直な方向に、４０ｋｅＶ程度の注入エネルギおよび１×１０１５ｃｍ−２程度のドーズ量で不純物（ＢＦ２イオン）を入射させることにより、チャネル領域１４における底面１２の近傍の深さ位置に不純物を１段注入する。
注入後、アニール処理（たとえば、９００℃〜９５０℃で、０．５分〜１分）することによって、図３Ｊに示すように、注入されたｐ型不純物が拡散・活性化されて、チャネルコンタクト領域２０が形成される。
その後は、ソース電極（図示せず）、ドレイン電極（図示せず）などを形成することにより、図２に示すＭＯＳトランジスタ１が得られる。
以上、この実施形態によれば、チャネル領域１４の一部が、チャネル領域１４のチャネル部２３付近を両端とし、当該両端からコンタクトトレンチ４の底面１９の幅方向中央部の下方位置に１つのピークがくるように描かれる放物線状に凸部２４として突出している。これにより、Ｓｉエピタキシャル層８の表面９からチャネル領域１４とドレイン領域１５との界面（ｐｎ接合界面）までの深さが一定である従来の構造に比べて、ｐｎ接合界面の面積を、ＭＯＳトランジスタ１のチャネル特性に影響を与えずに大きくすることができる。つまり、チャネル部２３の長さ（チャネル長）を変えずに、チャネル領域１４のコンタクトトレンチ４の直下の部分だけを突出させているため、チャネル特性への影響がほとんどない。そのため、当該ｐｎ接合から広がる空乏層の面積も大きくなるので、当該空乏層は大きな面積で電圧を受けることになる。その結果、空乏層の単位面積あたりで受ける電圧を低減することができる。
したがって、チャネル部２３とドレイン領域１５との界面に対してＳｉエピタキシャル層８の裏面１０側へのゲートトレンチ３の突出量Ｌ（この実施形態では、たとえば、０．２μｍ〜０．１μｍ）が小さく（ゲートトレンチ３が浅く）、ゲート絶縁膜１６とドレイン領域１５との小さな面積の界面から広がる空乏層だけでは耐圧を確保できない場合でも、チャネル領域１４の凸部２４付近に大きな面積の空乏層が存在するので、ＭＯＳトランジスタ１全体としての耐圧を向上させることができる。
よって、ソース−ドレイン間の耐圧を十分保持しながら、ゲートトレンチ３を浅くしてゲート電極１７とドレイン領域１５との対向面積を小さくし、ゲート−ドレイン間の容量を下げることができる。
しかも、チャネル領域１４の凸部２４は、チャネルコンタクト領域２０から離れる方向へ突出しているので、凸部２４とドレイン領域１５との界面から広がる空乏層とチャネルコンタクト領域２０との接触を防止することができる。したがって、両者の接触に起因する耐圧の低下を回避することができる。
また、このような凸部２４は、従来のイオン注入（イオンインプランテーション）技術を利用して、Ｓｉエピタキシャル層８の表面９に対して１段低くなったコンタクトトレンチ４の底面１２へ向かって不純物イオンを入射させることにより簡単に形成することができる。さらに、コンタクトトレンチ４の底面１２に対して垂直に不純物イオンを入射して凸部２４を形成できるので、不純物イオンの注入の際に精密な角度調整をせずに済み、しかも、注入角度の切換えが必要ない。
なお、凸部２４を形成するためのイオン注入の方式や注入深さは、ゲートトレンチ３の形状・深さや、ソース領域１３、チャネル領域１４などの不純物領域の形状・大きさに応じて変化させることができる。
たとえば、図４（ａ）に示すように、チャネル領域１４とドレイン領域１５との界面２９に対してＳｉエピタキシャル層８の裏面１０側（ドレイン領域１５における界面２９の近傍）の深さ位置に不純物を１段注入することができる。
また、図４（ｂ）に示すように、８０ｋｅＶ〜１８０ｋｅＶの範囲で注入エネルギを変化させることにより、不純物イオン（Ｂ１１イオン）の注入深さのいくつかがＳｉエピタキシャル層８の表面９側となり、残りが裏面１０側となるように、注入部分により画成される領域が、界面２９に対してＳｉエピタキシャル層８の表面９側および裏面１０側に跨るように不純物イオンを複数段にわたって多段注入することもできる。
さらに、多段注入を採用する場合、図４（ｃ）に示すように、全ての不純物イオンの注入深さが、界面２９に対してＳｉエピタキシャル層８の裏面１０側となるように、不純物イオンを注入してもよいし、図４（ｄ）に示すように、全ての不純物イオンの注入深さが、界面２９に対してＳｉエピタキシャル層８の表面９側となるように、不純物イオンを注入してもよい。
このように、１段および多段といったイオンの注入方式や、イオンの注入深さを選択することにより、様々な形状の凸部２４を形成することができる。したがって、ゲートトレンチ３の形状・深さや、ソース領域１３、チャネル領域１４などの不純物領域の形状・大きさに応じて適切な形状の凸部２４を形成することができる。
また、不純物（Ｂ１１イオン）のドーズ量を４×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の範囲にすることによって、ドレイン−ソース間のブレークダウン電圧を向上させることができる。具体的には、図５に示すように（注入エネルギ＝１４０ｋｅＶ）、Ｂ１１イオンのドーズ量が４×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の範囲では、ブレークダウン電圧を３６Ｖ以上にすることができた。
また、凸部２４の形状は、断面視において、１つの放物線で区画される形状である必要はなく、たとえば、２つの放物線で区画される形状であってもよい。
具体的には、図６のチャネル領域３０の凸部３１のように、チャネル部２３付近を両端とし、当該両端からコンタクトトレンチ４の底面１９の幅方向一端部および他端部の下方位置それぞれにピーク（頂部３２）が１つずつくるように描かれる２つの放物線状に突出していることが好ましい。この場合、各凸部３１の頂部３２は、コンタクトトレンチ４に沿って互いに平行に直線状に並ぶことになる。また、一方の凸部３１および他方の凸部３１は、コンタクトトレンチ４の底面１９の幅方向中央部を通る垂線を対称軸ｓとする線対称であることが好ましく、この対称軸ｓ上にある逆側の頂部３３は、ゲートトレンチ３の底面１２に対してＳｉエピタキシャル層８の裏面１０側に位置していることが好ましい（つまり、ゲートトレンチ３の底面１２よりも深い位置にある）。
そして、図６の凸部３１は、たとえば、図３Ｇの工程に代えて、コンタクトトレンチ４の底面１２に対して７°〜１４°で傾斜する注入角度θ１で、コンタクトトレンチ４の幅方向一端部へ向けて不純物イオンを注入する第１工程と、コンタクトトレンチ４の底面１２に対して７°〜１４°で傾斜する注入角度θ２で、第１工程における不純物イオンの入射方向と交差するように、コンタクトトレンチ４の幅方向他端部へ向けて不純物イオンを注入する第２工程とを実行することにより形成することができる。
この方法によれば、第１工程から第２工程への移行時に、不純物イオンの注入角度の切換え（θ１→θ２）が必要であるが、凸部３１が複数の頂部３２（ピーク）を持つので、凸部３１とドレイン領域１５との界面の面積を一層大きくすることができる。その結果、空乏層の単位面積あたりで受ける電圧を一層低減することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、単位セル２の配置形態は、ストライプ状である必要はなく、図８に示すような行列状、図９に示すような千鳥状であってもよい。
また、各単位セル２の形状は、ストライプ状（図１）、四角柱状（図８，図９）に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
また、ＭＯＳトランジスタ１において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＭＯＳトランジスタ１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、Ｓｉエピタキシャル層８に代えて、たとえば、ＳｉＣエピタキシャル層を用いることもできる。
また、チャネル領域の凸部は、凸部２４，３１のようにコンタクトトレンチ４の直下にある必要はなく、ＭＯＳトランジスタ１のチャネル特性に影響を与えない範囲で様々な場所に形成することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、この明細書および図面の記載から、抽出される特徴を以下に示す。
例えば、半導体装置は、ゲートトレンチが形成された半導体層と、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域と、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に埋め込まれたゲート電極とを含み、前記チャネル領域は、前記ゲートトレンチの前記側面に沿って形成され、動作時にチャネルが形成されるチャネル部と、前記半導体層の前記裏面側の前記チャネル部の端部に対して当該裏面側に突出した凸部とを含む。
この構成によれば、チャネル領域の一部が、動作時にチャネルが形成される部分（チャネル部）とは異なる箇所において半導体層の裏面側に凸部として突出している。これにより、半導体層の表面からチャネル領域とドレイン領域との界面（ｐｎ接合界面）までの深さが一定である従来の構造に比べて、ｐｎ接合界面の面積を、半導体装置のチャネル特性に影響を与えずに大きくすることができる。そのため、当該ｐｎ接合から広がる空乏層の面積も大きくなるので、当該空乏層は大きな面積で電圧を受けることになる。その結果、空乏層の単位面積あたりで受ける電圧を低減することができる。
したがって、チャネル領域とドレイン領域との界面に対して半導体層の裏面側へのゲートトレンチの突出量が小さく（ゲートトレンチが浅く）、ゲート絶縁膜とドレイン領域との小さな面積の界面から広がる空乏層だけでは耐圧を確保できない場合でも、チャネル領域の凸部付近に大きな面積の空乏層が存在するので、半導体装置全体としての耐圧を向上させることができる。
よって、ソース−ドレイン間の耐圧を十分保持しながら、ゲートトレンチを浅くしてゲート電極とドレイン領域との対向面積を小さくし、ゲート−ドレイン間の容量を下げることができる。
また、前記半導体装置は、前記半導体層の前記表面から前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、前記コンタクトトレンチの底面に形成された第２導電型のチャネルコンタクト領域とをさらに含み、前記凸部は、前記チャネルコンタクト領域の直下に形成されていることが好ましい。
このような構成の半導体装置は、たとえば、表面側に露出するように形成された第１導電型のソース領域、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域、および前記チャネル領域に対して前記裏面側に前記チャネル領域に接するように形成された第１導電型のドレイン領域を有する半導体層に、前記ソース領域および前記チャネル領域を貫通し、最深部が前記ドレイン領域に達するゲートトレンチを形成する工程と、前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の内側に電極材料を埋め込むことにより、ゲート電極を形成する工程と、前記半導体層に、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチを形成する工程と、前記コンタクトトレンチの底面を通って、前記チャネル領域と前記ドレイン領域との界面近傍に達するように第２導電型イオンを注入することにより、前記コンタクトトレンチの直下に、前記ゲートトレンチの前記側面に沿って形成された前記チャネル領域のチャネル部の前記半導体層の前記裏面側の端部に対して当該裏面側に突出した凸部を形成する工程と、前記半導体層の前記コンタクトトレンチの前記底面近傍に第２導電型イオンを注入することにより、前記チャネル領域にチャネルコンタクト領域を形成する工程とを含む、半導体装置の製造方法により製造することができる。
この方法によれば、従来のイオン注入（イオンインプランテーション）技術を利用して、半導体層の表面に対して１段低くなったコンタクトトレンチの底面へ向かって第２導電型イオンを入射させることにより、チャネル領域に凸部を簡単に形成することができる。なお、半導体層の材料の種類に応じて、第２導電型イオンの注入後にアニール処理を行って、第２導電型イオンを半導体層中に拡散させてもよい。このような拡散は、チャネルコンタクト領域を形成する際も、同様に行うことができる。
また、形成される凸部は、半導体層の裏面側へ向かってチャネルコンタクト領域から離れる方向へ突出しているので、凸部とドレイン領域との界面から広がる空乏層とチャネルコンタクト領域との接触を防止することができる。したがって、両者の接触に起因する耐圧の低下を回避することができる。
この場合、前記チャネルコンタクト領域の直下の前記凸部の頂部は、前記コンタクトトレンチの前記底面の幅方向中央部の下方位置に沿って形成されていてもよい。
このような構成の半導体装置は、たとえば、前記半導体装置の製造方法において、前記コンタクトトレンチの前記底面に対して垂直に前記第２導電型イオンを垂直注入する工程を実行することにより製造することができる。
この方法によれば、第２導電型イオンの注入の際に精密な角度調整をせずに済み、しかも、注入角度の切換えが必要なく、第２導電型イオンを常時垂直に注入しておけばよいので、より簡単に凸部を形成することができる。
一方、前記チャネルコンタクト領域の直下の前記凸部の頂部は、前記コンタクトトレンチの前記底面の幅方向端部の下方位置に沿って形成されていてもよい。
このような構成の半導体装置は、たとえば、前記半導体装置の製造方法において、前記コンタクトトレンチの前記底面に対して傾斜する注入角度で前記第２導電型イオンを斜め注入する工程を実行することにより製造することができる。
凸部の頂部は、コンタクトトレンチの底面の幅方向端部の下方位置に沿って形成される場合、特に、当該底面の幅方向両端部の下方位置に沿って互いに平行に形成された複数の頂部であることが好ましい。つまり、凸部が、単一の頂部（ピーク）ではなく、複数の頂部（ピーク）を持つように突出していることが好ましい。
このような構成の半導体装置は、第２導電型イオンを斜め注入する際に、前記コンタクトトレンチの前記底面の幅方向一端部へ向けて前記第２導電型イオンを注入する第１工程と、前記コンタクトトレンチの前記底面の幅方向他端部へ向けて、前記第１工程における前記第２導電型イオンの入射方向と交差する方向に第２導電型イオンを注入する第２工程とを実行することにより製造することができる。
この方法によれば、第１工程から第２工程への移行時に、第２導電型イオンの注入角度の切換えが必要であるが、凸部が複数の頂部（ピーク）を持つので、凸部とドレイン領域との界面の面積を一層大きくすることができる。その結果、空乏層の単位面積あたりで受ける電圧を一層低減することができる。
また、前記半導体装置では、前記凸部の頂部は、前記ゲートトレンチの前記底面に対して前記半導体層の前記裏面側に位置していることが好ましく、前記凸部の不純物濃度は、前記チャネルコンタクト領域の濃度の１／１００以下であることが好ましい。凸部の不純物濃度が上記条件を満たすことにより、耐圧をさらに向上させることができる。
また、前記半導体層は、Ｓｉ半導体層からなっていてもよい。
また、前記半導体装置の製造方法では、前記凸部を形成する工程は、前記コンタクトトレンチの前記底面から所定の深さの位置に前記第２導電型イオンを注入する１段注入工程を含んでいてもよいし、注入エネルギを変化させることにより、前記コンタクトトレンチの前記底面から所定の深さまで前記第２導電型イオンを複数段にわたって注入する多段注入工程を含んでいてもよい。
さらに、１段注入工程では、前記チャネル領域と前記ドレイン領域との前記界面に対して前記半導体層の前記表面側および前記裏面側のどちらの深さ位置に前記第２導電型イオンを注入してもよい。
また、多段注入工程では、第２導電型イオンの注入深さのいくつかが前記半導体層の前記表面側となり、残りが前記裏面側となるように、複数段の注入部分により画成される領域が、前記チャネル領域と前記ドレイン領域との前記界面に対して前記半導体層の前記表面側および前記裏面側に跨るように第２導電型イオンを注入してもよい。また、全ての第２導電型イオンの注入深さが、前記チャネル領域と前記ドレイン領域との界面に対して前記半導体層の前記表面側もしくは前記裏面側となるように、第２導電型イオンを注入してもよい。
このように、１段および多段といったイオンの注入方式や、イオンの注入深さを選択することにより、様々な形状の凸部を形成することができる。したがって、ゲートトレンチの形状・深さや、ソース領域、チャネル領域などの不純物領域の形状・大きさに応じて適切な形状の凸部を形成することができる。
＜参考例に係る発明＞
（参考例の背景技術）
ＭＯＳＦＥＴの一例として、たとえば、特許文献２の半導体装置が公知である。
この半導体装置は、トレンチゲートを含むｐチャネル型パワーＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）とすることができる。半導体装置は、ｐ＋型のシリコン基板と、その上に形成されたｐ型半導体層と、さらにその上に形成されたｎ型のチャネル層とから構成される半導体基板を含む。
半導体装置は、さらに、チャネル層上の半導体基板の表面に形成されたｎ＋型のボディ領域と、平面視でボディ領域の四方を囲むｐ＋型のソース領域とを含む。また、半導体装置は、チャネル層を貫通し、ｐ型半導体層にまで到達するゲートトレンチと、ゲートトレンチの側面に形成されたゲート酸化膜と、ゲートトレンチの底面に形成され、ゲート酸化膜よりも膜厚が厚い厚膜酸化膜と、ゲートトレンチ内でゲート酸化膜および厚膜酸化膜上に形成され、ゲートトレンチを埋め込むゲート電極とを含む。
また、半導体装置は、半導体基板上に形成されたソース電極と、ゲート電極上に形成され、ゲート電極とソース電極とを絶縁する層間絶縁膜と、半導体基板のソース電極が形成された面とは反対側の裏面にシリコン基板に接して設けられたドレイン電極とを含む。
（参考例が解決しようとする課題）
特許文献２では、ゲートトレンチの外部に露出したポリシリコンをエッチバックにより除去してゲート電極を形成した後、半導体基板に選択的に不純物イオンを注入し、熱処理することによりソース領域を形成している。
しかしながら、このような方法では、イオン注入によるソース領域の深さが設計値よりも深くなり、その直下のチャネル層の一部がソース領域に変質するおそれがある。この変質により、チャネル層が設計値よりも薄くなり、チャネル長が短くなるという不具合がある。
この理由は、エッチバックの加工精度が低いため、エッチバック後のゲート電極の上面（エッチバック面）が半導体基板の表面に対して窪んでいる場合が多い。そのため、半導体基板の表面に不純物イオンを注入する際に、不純物イオンの一部がゲート電極のエッチバック面付近に露出したゲートトレンチの側面からも半導体基板の内部に注入されるからである。
参考例の目的は、チャネル長を設計通りに精密に制御することができる半導体装置およびその製造方法を提供することである。
また、参考例の他の目的は、高耐圧化および低オン抵抗化を両立させることができる半導体装置およびその製造方法を提供することである。
（参考例の実施形態）
以下では、参考例の実施の形態を、添付図面を参照して詳細に説明する。
図１０は、参考例の一実施形態に係るＭＯＳトランジスタの模式的な平面図である。図１１は、図１０のＭＯＳトランジスタの鳥瞰断面図であって、図１０の切断線XI−XIでの切断面を示す。
図１０を参照して、半導体装置としてのＭＯＳトランジスタ４１は、互いに平行に配列されたストライプ状の単位セル４２を複数備えている。各単位セル４２は、ストライプ状のゲートトレンチ４３により区画されており、隣り合うゲートトレンチ４３の間隔（トレンチのピッチＰ）は、たとえば、０．９μｍ〜１．５μｍである。また、単位セル４２には、その長手方向一端から他端向かって延びる長尺（平面視長方形）なコンタクトトレンチ４４が、各単位セル４２に１つずつ形成されている。
次に、図１１を参照して、ＭＯＳトランジスタ４１は、ｎ＋型（たとえば、濃度が１×１０１９〜５×１０１９ｃｍ−３）のＳｉからなる半導体層としての基板４５を備えている。基板４５は、ＭＯＳトランジスタ４１のドレインとして機能する。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。以下同じ。
基板４５の表面４６（上面）には、基板４５よりも低濃度のｎ−型（たとえば、濃度が１×１０１６〜１×１０１５ｃｍ−３）のＳｉからなるエピタキシャル層４８が積層されている。半導体層としてのエピタキシャル層４８の厚さは、たとえば、３μｍ〜５０μｍであり、基板およびエピタキシャル層を合わせた半導体層の厚さは、たとえば、７０μｍ〜３００μｍである。
エピタキシャル層４８には、その表面４９から基板４５へ向かって掘り下がった、側面５１および底面５２を有するゲートトレンチ４３がストライプ状に形成されている。これにより、エピタキシャル層４８には、ストライプ状のゲートトレンチ４３の側面５１により区画されたストライプ状の単位セル４２が複数本形成されている。
ゲートトレンチ４３は、エピタキシャル層４８の表面４９から測定される深さＤ１が、たとえば３０μｍ〜５０μｍ（具体的には、４０μｍ）のディープトレンチであり、エピタキシャル層４８を貫通して、その最深部が基板４５の厚さ方向途中に位置している。
ゲートトレンチ４３の内面およびエピタキシャル層４８の表面４９におけるゲートトレンチ４３の周縁部には、それらを一体的に覆うゲート絶縁膜５３が形成されている。ゲート絶縁膜の厚さは、たとえば、０．０２５μｍ〜０．１５μｍである。
そして、ゲート絶縁膜５３を挟んでエピタキシャル層４８に対向するように、ゲート電極５４が形成されている。ゲート電極５４は、たとえば、不純物が高濃度にドーピングされたポリシリコンからなる。
ゲート電極５４は、ゲートトレンチ４３に充填されたトレンチ部５５と、当該トレンチ部５５の開口端側の端部から、当該端部に対してゲートトレンチ４３の幅方向（横方向）の両側にエピタキシャル層４８の表面４９に沿って引き出されたプレーナ部５６とを一体的に含み、断面視Ｔ字状に形成されている。
エピタキシャル層４８の表面４９の近傍（表面部）においてゲートトレンチ４３の周囲には、ｐ−型（たとえば、濃度が１×１０１７〜５×１０１７ｃｍ−３）のチャネル層５７が形成されている。チャネル層５７には、ｐ型不純物として、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下同じ。また、エピタキシャル層４８において、チャネル層５７に対してエピタキシャル層４８の裏面５０側の部分は、ドレイン層５８である。
チャネル層５７は、ゲートトレンチ４３の側面５１とエピタキシャル層４８の表面４９とが交わって形成されたゲートトレンチ４３の角部（トレンチ角部５９）において、ゲートトレンチ４３をその幅方向両側から挟むように形成されていて、エピタキシャル層４８の表面４９およびゲートトレンチ４３の側面５１の両方に露出している。これにより、チャネル層５７には、ゲート電極５４のトレンチ部５５に対向する側面部６０と、ゲート電極５４のプレーナ部５６に対向する表面部６１とが、トレンチ角部５９で垂直に交わるＬ字形に形成されている。また、チャネル層５７の深さ（側面部６０の深さ）Ｄ２は、ゲートトレンチ４３よりも浅く、たとえば、０．５μｍ〜３．０μｍである。
チャネル層５７におけるエピタキシャル層４８の表面部には、表面４９に露出するようにソース層６２が形成されている。ソース層６２は、その周囲および下方の全部がチャネル層５７に取り囲まれるように形成されたソースウェルであり、ソース層６２とドレイン層５８との間には、チャネル層５７が介在している。
ソース層６２は、ゲート電極５４のプレーナ部５６の端部の下方に所定量入り込んでプレーナ部５６の一部と重なり合い、チャネル層５７の表面部６１に対してゲートトレンチ４３の反対側で隣接するオーバーラップ部６３と、コンタクトトレンチ４４の側面６５（後述）で露出するコンタクト部６４とを一体的に有している。
ソース層６２は、エピタキシャル層４８の表面４９に沿う位置により深さが異なっており、たとえば、オーバーラップ部６３がコンタクト部６４よりも浅い。具体的には、オーバーラップ部６３の深さＤ３は、たとえば、０．２μｍ〜１．０μｍであり、コンタクト部６４の深さＤ４は、たとえば、０．３μｍ〜１．１μｍである。なお、ソース層６２の深さは、エピタキシャル層４８の表面４９に沿うどの位置から測定した場合でも、ゲート絶縁膜５３の厚さの３倍以下である。
各単位セル４２には、エピタキシャル層４８の表面４９からソース層６２を貫通し、最深部がチャネル層５７に達するコンタクトトレンチ４４が形成されている。コンタクトトレンチ４４の開口幅Ｗは、その深さ方向において一定であり、たとえば、０．２μｍ〜０．５μｍである。コンタクトトレンチ４４の側面６５にはソース層６２のコンタクト部６４が露出し、コンタクトトレンチ４４の底面６６にはチャネル層５７が露出している。
そして、コンタクトトレンチ４４の底面６６に露出したチャネル層５７には、ｐ＋型（たとえば、濃度が１×１０１９〜１×１０２０ｃｍ−３）のチャネルコンタクト領域６７が形成されている。チャネルコンタクト領域６７は、コンタクトトレンチ４４の長手方向に沿って、コンタクトトレンチ４４の底面６６全面に直線状に形成されている。
エピタキシャル層４８上には、ゲート電極５４（プレーナ部５６）を覆うように層間絶縁膜６８が形成されている。層間絶縁膜６８には、コンタクトトレンチ４４を露出させるコンタクトホール６９が形成されている。
なお、図示は省略するが、層間絶縁膜６８上には、ソース電極が形成されており、このソース電極は、各コンタクトトレンチ４４を介して、すべての単位セル４２（ソース層６２およびチャネルコンタクト領域６７）に一括して接している。すなわち、ソース電極は、すべての単位セル４２に対して共通の配線となっている。また、基板４５の裏面４７には、その全域を覆うようにドレイン電極が形成されている。このドレイン電極は、すべての単位セル４２に対して共通の電極となっている。
図１２Ａ〜図１２Ｈは、図１１のＭＯＳトランジスタの製造工程の一部を工程順に示す図であって、図１１と同じ位置での切断面を示す。
ＭＯＳトランジスタ４１を製造するには、図１２Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、基板４５の表面４６上に、ｎ型不純物イオンをドーピングしながらＳｉ結晶を成長させる。これにより、基板４５上に、ｎ−型のエピタキシャル層４８（ドレイン層５８）が形成される。次に、エピタキシャル層４８の表面４９へ向け、ｐ型不純物イオン（Ｂイオン）を注入する。注入後、アニール処理（たとえば、９００℃〜１０００℃で、１０分〜３０分）することによって、注入されたｐ型不純物イオンが活性化されて、チャネル層５７が形成される。
次に、図１２Ｂに示すように、たとえば、ＣＶＤ法により、エピタキシャル層４８の表面４９にＳｉＯ２膜７０を形成し、当該ＳｉＯ２膜７０上にＳｉＮ膜７１を形成することにより、ＳｉＯ２膜７０およびＳｉＮ膜７１の２層膜からなるハードマスク７２を形成する。ＳｉＯ２膜７０の厚さは、たとえば、５０Å〜１００Åとし、ＳｉＮ膜７１の厚さは、たとえば、１０００Å〜１５００Åとする。次に、このハードマスク７２を利用して、チャネル層５７およびドレイン層５８を貫通するようにエピタキシャル層４８および基板４５の一部をエッチングする。これにより、エピタキシャル層４８が表面４９からドライエッチングされてゲートトレンチ４３が形成される。それとともに、エピタキシャル層４８に複数の単位セル４２が形成される。
次に、図１２Ｃに示すように、たとえば、熱酸化法（たとえば、８５０℃〜９５０℃で、１０分〜３０分）により、ゲートトレンチ４３の内面（側面５１および底面５２）にゲート絶縁膜５３を形成する。この際、ハードマスク７２のＳｉＯ２膜７０は、トレンチ角部５９においてゲート絶縁膜５３と一体化し、エピタキシャル層４８の表面４９上のゲート絶縁膜５３となる。その後、ハードマスク７２のＳｉＮ膜７１を除去する。
次に、図１２Ｄに示すように、たとえば、ＣＶＤ法により、ドーピングされたポリシリコンを、エピタキシャル層４８の上方から堆積する。ポリシリコンの堆積は、少なくともゲートトレンチ４３が満たされ、エピタキシャル層４８の表面４９が隠れるまで続ける。これにより、電極材料層７３が形成される。次に、電極材料層７３上に所定パターンのフォトレジスト７４を形成し、このフォトレジスト７４をマスクとしたドライエッチングにより、電極材料層７３を選択的にエッチングする。
これにより、図１２Ｅに示すように、ゲートトレンチ４３に充填されたトレンチ部５５と、当該トレンチ部５５の開口端側の端部から、当該端部に対してゲートトレンチ４３の幅方向（横方向）の両側にエピタキシャル層４８の表面４９に沿って引き出されたプレーナ部５６とを一体的に含むゲート電極５４が形成される。
次に、図１２Ｅに示すように、ゲート電極５４（プレーナ部５６）をマスクとして利用して、エピタキシャル層４８の表面４９に対して３°〜１４°で傾斜する注入角度θ１で、エピタキシャル層４８の表面４９へ向けてｎ型不純物イオン（Ａｓイオン）を注入する（第１工程）。
次に、ゲートトレンチ４３に対して第１工程の注入位置の反対側から、エピタキシャル層４８の表面４９に対して３°〜１４°で傾斜する注入角度θ２で、第１工程におけるｎ型不純物イオンの入射方向と交差するように、エピタキシャル層４８の表面４９へ向けて同じｎ型不純物イオンを注入する。注入後、アニール処理（たとえば、９００℃〜１０００℃で、１０分〜３０分）することによって、注入されたｎ型不純物イオンが活性化されて、プレーナ部５６に対して自己整合的にソース層６２が形成される。
第１工程および第２工程の際、ソース層６２にはゲート電極５４のプレーナ部５６の下方に入り込んだオーバーラップ部６３が形成されるが、チャネル層５７におけるオーバーラップ部６３が形成される部分は、イオン注入時にプレーナ部５６で覆われている。そのため、ｎ型不純物イオンが直接注入される部分（コンタクト部６４）とは異なり、オーバーラップ部６３は相対的に浅く形成される（Ｄ３＜Ｄ４となる）。
次に、図１２Ｆに示すように、たとえば、ＣＶＤ法により、ＳｉＯ２（絶縁材料）を、エピタキシャル層４８の上方から堆積して、層間絶縁膜６８を形成する。
次に、図１２Ｇに示すように、たとえば、ドライエッチングにより、層間絶縁膜６８にコンタクトホール６９を形成する。コンタクトホール６９の形成後、層間絶縁膜６８をマスクとして利用して、露出したエピタキシャル層４８をエッチングする。これにより、エピタキシャル層４８が表面４９からドライエッチングされて、層間絶縁膜６８に対して自己整合的にコンタクトトレンチ４４が形成される。
次に、図１２Ｈに示すように、コンタクトトレンチ４４の底面６６に対して垂直な方向に、４０ｋｅＶ程度の注入エネルギおよび１×１０１５ｃｍ−２程度のドーズ量でｐ型不純物イオン（ＢＦ２イオン）を入射させることにより、チャネル層５７における底面６６の近傍の深さ位置に不純物を１段注入する。注入後、アニール処理（たとえば、９００℃〜９５０℃で、０．５分〜１分）することによって、注入されたｐ型不純物イオンが拡散・活性化されて、チャネルコンタクト領域６７が形成される。
その後は、ソース電極（図示せず）、ドレイン電極（図示せず）などを形成することにより、図１１に示すＭＯＳトランジスタ４１が得られる。
以上、このＭＯＳトランジスタ４１によれば、ソース層６２とドレイン層５８との間（ソース−ドレイン間）にドレイン電圧が印加された状態でゲート電極５４に閾値電圧以上の電圧を印加することにより、ゲート電極５４から電界を発生させる（ＯＮ状態）。これにより、図１３（ａ）に示すように、ゲートトレンチ４３の側面５１に沿って垂直方向に電流を流すチャネルをチャネル層５７の側面部６０に形成できると同時に、エピタキシャル層４８の表面４９に沿って横方向に電流を流すチャネルをチャネル層５７の表面部６１に形成することができる。つまり、チャネル層５７では、垂直方向チャネルおよび横方向チャネルの２方向チャネルが形成され、これらのチャネルがトレンチ角部５９で交わって、全体としてＬ字形のチャネルが形成される。
Ｌ字形チャネルのチャネル長は、垂直方向チャネルおよび横方向チャネルのそれぞれのチャネル長を足し合わせた大きさである。そして、垂直方向のチャネル長はチャネル層５７の側面部６０の深さによって決められ、横方向のチャネル長はチャネル層５７の表面部６１の幅によって決められる。
本実施形態では、図１２Ａの工程において、ｐ型不純物イオンの注入条件に基づいてチャネル層５７が設計通りの深さで形成されれば、その後、図１２Ｅに示すソース層６２を形成するためのｎ型不純物イオン注入時は、チャネル層５７の側面部６０がゲート電極５４のプレーナ部５６（マスク）に覆われている。そのため、当該ｎ型不純物イオンの影響を受けない。なお、本実施形態ではｎ型不純物イオンを斜め注入しているので、プレーナ部５６の下方にもｎ型不純物イオンが若干注入されるが、その量は微量であり、しかも注入される位置もプレーナ部５６の端部に留まるので、チャネル層５７の側面部６０がそのｎ型不純物イオンの影響を受けることはない。従って、本実施形態では、チャネル層５７の側面部６０の深さを設計通りに精密に保持することができるので、垂直方向のチャネル長を設計通りに精密に制御することができる。
一方、チャネル層５７の表面部６１の幅は、その横に形成されるソース層６２の形成精度によって左右されるが、本実施形態では、図１２Ｅに示すように、加工精度に優れるエッチング技術により形成されたゲート電極５４のプレーナ部５６（マスク）に対して、ソース層６２を自己整合的に形成する。そのため、プレーナ部５６で覆われているチャネル層５７の表面部６１へのソース層６２の過剰な進出を防止できるので、電極材料層７３を設計通りにエッチングしてプレーナ部５６を形成することにより、チャネル層５７の表面部６１の幅を設計通りに精密に制御することができる。その結果、横方向のチャネル長も、垂直方向のチャネル長と同様に、設計通りに精密に制御することができる。
また、このＭＯＳトランジスタ４１によれば、ソース層６２の一部がオーバーラップ部６３としてゲート電極５４のプレーナ部５６と重なり合うように形成されるので、このオーバーラップ部６３に隣接するチャネル層５７の表面部６１を、ゲート電極５４のプレーナ部５６に確実に対向させることができる。その結果、信頼性の高いトランジスタ動作を行なうことができる。
そして、このようなオーバーラップ部６３は、図１２Ｅに示すように、斜め注入を採用することにより、ｎ型不純物イオンを積極的にプレーナ部５６の下方に注入して簡単に形成することができる。
さらに、このＭＯＳトランジスタ４１によれば、ゲートトレンチ４３が、エピタキシャル層４８の表面４９からチャネル層５７およびドレイン層５８を貫通して基板４５に達するディープトレンチであるため、ＭＯＳトランジスタ４１をオンしたときには、ゲート電極５４からの電界により、ドレイン層５８に含まれるキャリア（電子）をゲートトレンチ４３の側面５１近傍に誘引させることができる。誘引されたキャリアは、側面５１に沿ってゲートトレンチ４３の深さ方向に一様に分布するように蓄積され、ゲートトレンチ４３の側面５１の近傍に層状のキャリア蓄積層７５を形成する。
そして、ＭＯＳトランジスタ４１のオン時には、このキャリア蓄積層７５を電流路として利用することができる。そのため、エピタキシャル層４８の固有の抵抗値に関係なく、ＭＯＳトランジスタ４１のオン抵抗を低くすることができる。従って、低オン抵抗を維持しながら、エピタキシャル層４８を厚くして高耐圧化を達成することができる。
以上、参考例の実施形態を説明したが、参考例は、他の形態で実施することもできる。
たとえば、単位セル４２の配置形態は、ストライプ状である必要はなく、図１４に示すような行列状、図１５に示すような千鳥状であってもよい。
また、各単位セル４２の形状は、ストライプ状（図１０）、四角柱状（図１４，図１５）に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
また、ＭＯＳトランジスタ４１において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＭＯＳトランジスタ４１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、ソース層６２を形成するときのイオン注入は、エピタキシャル層４８の表面４９に対して傾斜する方向にイオンを注入する斜め注入に限らず、たとえば、エピタキシャル層４８の表面４９に対して垂直な方向にイオンを注入する垂直注入を採用してもよい。
また、エピタキシャル層４８に代えて、たとえば、ＳｉＣエピタキシャル層を用いることもできる。
（参考例の実施形態の開示から把握されるべき特徴）
たとえば、参考例の実施形態の開示からは、下記（１）〜（１４）の発明を把握することができる。
（１）ゲートトレンチが形成された第１導電型の半導体層と、
ゲート絶縁膜を挟んで前記半導体層に対向する電極であって、前記ゲートトレンチに充填されたトレンチ部と、当該トレンチ部の開口端側の端部から横方向に前記半導体層の表面に沿って引き出されたプレーナ部とを一体的に含むゲート電極と、
前記半導体層の前記表面および前記ゲートトレンチの前記側面の両方に露出するように前記半導体層の表面部に形成され、前記ゲートトレンチよりも浅い深さを有する第２導電型の層であって、前記ゲート電極の前記プレーナ部に対向する表面部と、前記ゲート電極の前記トレンチ部に対向する側面部とを含むチャネル層と、
前記半導体層の前記表面に露出するように前記チャネル層に形成され、前記チャネル層の前記表面部に対して前記ゲートトレンチの反対側で隣接する第１導電型のソース層とを含む、半導体装置。
（２）前記ソース層は、前記プレーナ部の端部の下方に所定量入り込んで前記プレーナ部の一部と重なり合うオーバーラップ部を有している、（１）に記載の半導体装置。
（３）前記ソース層の前記オーバーラップ部は、前記ソース層の残りの部分よりも浅い、（２）に記載の半導体装置。
（４）前記ソース層の深さは、前記ゲート絶縁膜の厚さの３倍以下である、（１）〜（３）のいずれか一項に記載の半導体装置。
（５）前記ゲートトレンチは、前記半導体装置がオンしたときに前記ゲート電極からの電界により、前記半導体層に含まれる第１導電型キャリアの蓄積層がその側面に沿って形成され得るディープトレンチを含む、（１）〜（４）のいずれか一項に記載の半導体装置。
（６）前記半導体層は、第１導電型の基板と、前記基板上に形成され、前記基板よりも不純物濃度が低いエピタキシャル層とを含み、
前記ディープトレンチは、前記エピタキシャル層を貫通して前記基板に達するトレンチを含む、（５）に記載の半導体装置。
（７）前記半導体層の厚さは、７０μｍ〜３００μｍである、（１）〜（６）のいずれか一項に記載の半導体装置。
（８）前記ゲートトレンチの深さは、３０μｍ〜５０μｍである、（１）〜（７）のいずれか一項に記載の半導体装置。
（９）前記ゲートトレンチは、ストライプ状に配列された単位セルを区画するように形成されている、（１）〜（８）のいずれか一項に記載の半導体装置。
（１０）前記ゲートトレンチは、行列状に配列された単位セルを区画するように形成されている、（１）〜（８）のいずれか一項に記載の半導体装置。
（１１）前記ゲートトレンチは、千鳥状に配列された単位セルを区画するように形成されている、（１）〜（８）のいずれか一項に記載の半導体装置。
（１２）第１導電型の半導体層に第２導電型イオンを注入することにより、前記半導体層の表面に露出するようにチャネル層を形成する工程と、
前記チャネル層を貫通するように前記半導体層を前記表面からエッチングすることにより、前記チャネル層の深さよりも深いゲートトレンチを形成する工程と、
前記ゲートトレンチの内面および前記半導体層の前記表面にゲート絶縁膜を形成する工程と、
前記ゲートトレンチが満たされ、前記半導体層の前記表面が覆われるまで、前記ゲート絶縁膜上に電極材料を堆積させる工程と、
前記電極材料の前記ゲートトレンチ外の部分をエッチングによりパターニングすることにより、前記ゲートトレンチに充填されたトレンチ部と、当該トレンチ部の開口端側の端部から横方向に前記半導体層の表面に沿って引き出されたプレーナ部とを一体的に含むゲート電極を形成する工程と、
前記チャネル層の前記プレーナ部の下方の部分が前記プレーナ部で覆われた状態で、前記半導体層の前記表面を介して前記チャネル層に第１導電型イオンを注入することにより、前記プレーナ部に対して自己整合的にソース層を形成する工程とを含む、半導体装置の製造方法。
（１３）前記ソース層を形成する工程は、前記ソース層の一部が前記プレーナ部の端部の下方に所定量入り込んで、前記プレーナ部の一部と重なり合うオーバーラップ部が形成されるように、前記半導体層の前記表面に対して傾斜する注入角度で前記第１導電型イオンを斜め注入する工程を含む、（１２）に記載の半導体装置の製造方法。
（１４）前記ゲートトレンチを形成する工程が、前記半導体層に単位セルがストライプ状に配列されるようにストライプトレンチを形成する工程を含み、
前記第１導電型イオンを斜め注入する工程は、前記ストライプトレンチに対して幅方向一方側から前記第１導電型イオンを斜め注入する第１工程と、前記ストライプトレンチに対して前記第１工程の注入位置の反対側から、前記第１工程における前記第１導電型イオンの入射方向と交差する方向に前記第１導電型イオンを斜め注入する第２工程とを含む、（１３）に記載の半導体装置の製造方法。
（上記把握されるべき特徴の効果）
（１）の半導体装置は、たとえば、（１２）の半導体装置の製造方法により製造することができる。
（１）および（１２）の発明によれば、ゲート電極からの電界により、チャネル層の側面部に形成され、ゲートトレンチの側面に沿って垂直方向に電流を流すチャネル、およびチャネル層の表面部に形成され、半導体層の表面に沿って横方向に電流を流すチャネルの２方向チャネルを形成することができる。
垂直方向のチャネル長はチャネル層の側面部の深さによって決められ、横方向のチャネル長はチャネル層の表面部の幅によって決められる。
参考例の発明では、第２導電型イオンの注入条件に基づいてチャネル層が設計通りの深さで形成されれば、その後、ソース層を形成するための第１導電型イオン注入時は、チャネル層の側面部がゲート電極のプレーナ部（マスク）に覆われているので、当該第１導電型イオンの影響を受けない。そのため、チャネル層の側面部の深さを設計通りに精密に保持することができるので、垂直方向のチャネル長を設計通りに精密に制御することができる。
一方、チャネル層の表面部の幅は、その横に形成されるソース層の形成精度によって左右されるが、参考例の発明では、加工精度に優れるエッチング技術により形成されたゲート電極のプレーナ部（マスク）に対して、ソース層を自己整合的に形成する。プレーナ部で覆われているチャネル層の表面部へのソース層の過剰な進出を防止できるので、電極材料を設計通りにエッチングしてプレーナ部を形成することにより、チャネル層の表面部の幅を設計通りに精密に制御することができる。その結果、横方向のチャネル長も、垂直方向のチャネル長と同様に、設計通りに精密に制御することができる。
参考例の半導体装置では、（２）記載のように、前記ソース層は、前記プレーナ部の端部の下方に所定量入り込んで前記プレーナ部の一部と重なり合うオーバーラップ部を有していることが好ましい。この場合、（３）記載のように、前記ソース層の前記オーバーラップ部は、前記ソース層の残りの部分よりも浅くてもよい。
この構成によれば、チャネル層の表面部がゲート電極のプレーナ部に確実に対向することになるので、信頼性の高いトランジスタ動作を行なうことができる。
また、参考例の半導体装置では、（４）記載のように、前記ソース層の深さは、前記ゲート絶縁膜の厚さの３倍以下であってもよい。
また、参考例の半導体装置では、（５）記載のように、前記ゲートトレンチは、前記半導体装置がオンしたときに前記ゲート電極からの電界により、前記半導体層に含まれる第１導電型キャリアの蓄積層がその側面に沿って形成され得るディープトレンチを含むことが好ましい。
この構成によれば、半導体層に低抵抗なキャリア蓄積層が形成されており、このキャリア蓄積層を、半導体装置のオン時の電流路として利用することができる。そのため、半導体層の固有の抵抗値に関係なく、半導体装置のオン抵抗を低くすることができる。従って、低オン抵抗を維持しながら、半導体層を厚くして高耐圧化を達成することができる。
具体的には、（６）記載のように、前記半導体層が、第１導電型の基板と、前記基板上に形成され、前記基板よりも不純物濃度が低いエピタキシャル層とを含む場合、前記ディープトトレンチは、前記エピタキシャル層を貫通して前記基板に達するトレンチを含むことが好ましい。
これにより、不純物濃度が低く、低オン抵抗化の妨げとなるエピタキシャル層の厚さ方向全区間にキャリア蓄積層を形成することができるので、低オン抵抗化の効果が大きい。
また、参考例の半導体装置では、（７）記載のように、前記半導体層の厚さは、７０μｍ〜３００μｍであってもよく、（８）記載のように、前記ゲートトレンチの深さは、３０μｍ〜５０μｍであってもよい。
また、前記ゲートトレンチは、（９）記載のように、ストライプ状に配列された単位セル、（１０）記載のように、行列状に配列された単位セル、および（１１）記載のように、千鳥状に配列された単位セルに代表されるいずれの形態の単位セルを区画するように形成されていてもよい。
また、参考例の半導体装置の製造方法では、（１３）記載のように、前記ソース層を形成する工程は、前記ソース層の一部が前記プレーナ部の端部の下方に所定量入り込んで、前記プレーナ部の一部と重なり合うオーバーラップ部が形成されるように、前記半導体層の前記表面に対して傾斜する注入角度で前記第１導電型イオンを斜め注入する工程を含むことが好ましい。
この方法により、第１導電型イオンを積極的にプレーナ部の下方に注入することができるので、ソース層のオーバーラップ部を簡単に形成することができる。
また、（１４）記載のように、前記ゲートトレンチを形成する工程が、前記半導体層に単位セルがストライプ状に配列されるようにストライプトレンチを形成する工程を含む場合、前記第１導電型イオンを斜め注入する工程は、前記ストライプトレンチに対して幅方向一方側から前記第１導電型イオンを斜め注入する第１工程と、前記ストライプトレンチに対して前記第１工程の注入位置の反対側から、前記第１工程における前記第１導電型イオンの入射方向と交差する方向に前記第１導電型イオンを斜め注入する第２工程とを含むことが好ましい。
１ ＭＯＳトランジスタ
２ 単位セル
３ ゲートトレンチ
４ コンタクトトレンチ
５ Ｓｉ基板
６ （Ｓｉ基板の）表面
７ （Ｓｉ基板の）裏面
８ Ｓｉエピタキシャル層
９ （Ｓｉエピタキシャル層の）表面
１０ （Ｓｉエピタキシャル層の）裏面
１１ （ゲートトレンチの）側面
１２ （ゲートトレンチの）底面
１３ ソース領域
１４ チャネル領域
１５ ドレイン領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ （コンタクトトレンチの）側面
１９ （コンタクトトレンチの）底面
２０ チャネルコンタクト領域
２１ 層間絶縁膜
２２ コンタクトホール
２３ チャネル部
２４ 凸部
２５ 頂部
２６ ＳｉＯ２膜
２７ ＳｉＮ膜
２８ ハードマスク
２９ 界面
３０ チャネル領域
３１ 凸部
３２ 頂部
３３ 頂部
４１ ＭＯＳトランジスタ
４２ 単位セル
４３ ゲートトレンチ
４４ コンタクトトレンチ
４５ 基板
４６ （基板の）表面
４７ （基板の）裏面
４８ エピタキシャル層
４９ （エピタキシャル層の）表面
５０ （エピタキシャル層の）裏面
５１ （ゲートトレンチの）側面
５２ （ゲートトレンチの）底面
５３ ゲート絶縁膜
５４ ゲート電極
５５ （ゲート電極の）トレンチ部
５６ （ゲート電極の）プレーナ部
５７ チャネル層
５８ ドレイン層
５９ トレンチ角部
６０ （チャネル層の）側面部
６１ （チャネル層の）表面部
６２ ソース層
６３ オーバーラップ部
６４ コンタクト部
６５ （コンタクトトレンチの）側面
６６ （コンタクトトレンチの）底面
６７ チャネルコンタクト領域
６８ 層間絶縁膜
６９ コンタクトホール
７０ ＳｉＯ２膜
７１ ＳｉＮ膜
７２ ハードマスク
７３ 電極材料層
７４ フォトレジスト
７５ キャリア蓄積層

Claims (18)

  1. 第１面および第２面を有する半導体層と、
    前記半導体層の前記第１面に形成された第１トレンチと、
    前記半導体層の前記第１面に形成された第２トレンチと、
    前記半導体層の前記第１面側に露出するように形成され、前記第１トレンチの側面の一部を形成する第１導電型の第１領域と、
    前記第１領域に対して前記半導体層の前記第２面側に前記第１領域に接するように形成され、前記第１トレンチの前記側面の一部を形成する第２導電型の第２領域と、
    前記第２領域に対して前記半導体層の前記第２面側に前記第２領域に接するように形成され、前記第１トレンチの底面を形成する第１導電型の第３領域と、
    前記第１トレンチの内面に形成された絶縁膜と、
    前記第１トレンチにおいて前記絶縁膜の内側に埋め込まれた第１電極と、
    少なくとも部分的に前記半導体層に取り囲まれ、前記半導体層の前記第１面と前記第２面との間に底面を有する第３トレンチとを含み、
    前記第２領域は、相対的に前記半導体層の前記第１面側に形成された第１部分と、前記第１部分の下側に形成され、前記第１トレンチの前記底面に対して前記半導体層の前記第２面側に位置する深さまで前記第１部分から突出する第２部分とを一体的に含み、
    前記第２領域の前記第２部分は、前記第１トレンチの底部付近を端部として突出する凸部であり、前記第３領域との間に湾曲面を形成しており、
    前記第２領域の前記第２部分の頂部は、前記第１トレンチと前記第２トレンチとの間に位置しており、
    前記第２部分の前記頂部から前記第１トレンチまでの距離と、前記第２部分の前記頂部から前記第２トレンチまでの距離とが、ほぼ同じであり、
    前記第３トレンチは、前記第２領域の前記第２部分の直上に形成されており、
    前記第３トレンチは、不純物領域からなる第３部分を含み、
    前記第２部分の前記頂部は、前記第３部分の直下に形成され、前記第３トレンチの前記底面の幅方向端部の下方位置に沿って形成された頂部を含む、半導体装置。
  2. 第１面および第２面を有する半導体層と、
    前記半導体層の前記第１面に形成された第１トレンチと、
    前記半導体層の前記第１面に形成された第２トレンチと、
    前記半導体層の前記第１面側に露出するように形成され、前記第１トレンチの側面の一部を形成する第１導電型の第１領域と、
    前記第１領域に対して前記半導体層の前記第２面側に前記第１領域に接するように形成され、前記第１トレンチの前記側面の一部を形成する第２導電型の第２領域と、
    前記第２領域に対して前記半導体層の前記第２面側に前記第２領域に接するように形成され、前記第１トレンチの底面を形成する第１導電型の第３領域と、
    前記第１トレンチの内面に形成された絶縁膜と、
    前記第１トレンチにおいて前記絶縁膜の内側に埋め込まれた第１電極と、
    少なくとも部分的に前記半導体層に取り囲まれ、前記半導体層の前記第１面と前記第２面との間に底面を有する第３トレンチとを含み、
    前記第２領域は、相対的に前記半導体層の前記第１面側に形成された第１部分と、前記第１部分の下側に形成され、前記第１トレンチの前記底面に対して前記半導体層の前記第２面側に位置する深さまで前記第１部分から突出する第２部分とを一体的に含み、
    前記第２領域の前記第２部分は、前記第１トレンチの底部付近を端部として突出する凸部であり、前記第３領域との間に湾曲面を形成しており、
    前記第２領域の前記第２部分の頂部は、前記第１トレンチと前記第２トレンチとの間に位置しており、
    前記第２部分の前記頂部から前記第１トレンチまでの距離と、前記第２部分の前記頂部から前記第２トレンチまでの距離とが、ほぼ同じであり、
    前記第３トレンチは、前記第２領域の前記第２部分の直上に形成されており、
    前記第２部分の前記頂部は、前記第３トレンチの前記底面の幅方向両端部の下方位置に沿って互いに平行に形成された複数の頂部を含む、半導体装置。
  3. 第１面および第２面を有する半導体層と、
    前記半導体層の前記第１面に形成された第１トレンチと、
    前記半導体層の前記第１面に形成された第２トレンチと、
    前記半導体層の前記第１面側に露出するように形成され、前記第１トレンチの側面の一部を形成する第１導電型の第１領域と、
    前記第１領域に対して前記半導体層の前記第２面側に前記第１領域に接するように形成され、前記第１トレンチの前記側面の一部を形成する第２導電型の第２領域と、
    前記第２領域に対して前記半導体層の前記第２面側に前記第２領域に接するように形成され、前記第１トレンチの底面を形成する第１導電型の第３領域と、
    前記第１トレンチの内面に形成された絶縁膜と、
    前記第１トレンチにおいて前記絶縁膜の内側に埋め込まれた第１電極と、
    少なくとも部分的に前記半導体層に取り囲まれ、前記半導体層の前記第１面と前記第２面との間に底面を有する第３トレンチとを含み、
    前記第２領域は、相対的に前記半導体層の前記第１面側に形成された第１部分と、前記第１部分の下側に形成され、前記第１トレンチの前記底面に対して前記半導体層の前記第２面側に位置する深さまで前記第１部分から突出する第２部分とを一体的に含み、
    前記第２領域の前記第２部分は、前記第１トレンチの底部付近を端部として突出する凸部であり、前記第３領域との間に湾曲面を形成しており、
    前記第２領域の前記第２部分の頂部は、前記第１トレンチと前記第２トレンチとの間に位置しており、
    前記第２部分の前記頂部から前記第１トレンチまでの距離と、前記第２部分の前記頂部から前記第２トレンチまでの距離とが、ほぼ同じであり、
    前記第３トレンチは、前記第２領域の前記第２部分の直上に形成されており、
    前記第２領域の前記第２部分は、複数の放物線状に突出しており、
    前記複数の放物線状の前記第２部分の前記頂部は、前記第３トレンチの幅方向第１端部の下方に位置する第１頂部と、前記第３トレンチの幅方向第２端部の下方に位置する第２頂部とを含む、半導体装置。
  4. 第１面および第２面を有する半導体層と、
    前記半導体層の前記第１面に形成された第１トレンチと、
    前記半導体層の前記第１面に形成された第２トレンチと、
    前記半導体層の前記第１面側に露出するように形成され、前記第１トレンチの側面の一部を形成する第１導電型の第１領域と、
    前記第１領域に対して前記半導体層の前記第２面側に前記第１領域に接するように形成され、前記第１トレンチの前記側面の一部を形成する第２導電型の第２領域と、
    前記第２領域に対して前記半導体層の前記第２面側に前記第２領域に接するように形成され、前記第１トレンチの底面を形成する第１導電型の第３領域と、
    前記第１トレンチの内面に形成された絶縁膜と、
    前記第１トレンチにおいて前記絶縁膜の内側に埋め込まれた第１電極と、
    少なくとも部分的に前記半導体層に取り囲まれ、前記半導体層の前記第１面と前記第２面との間に底面を有する第３トレンチとを含み、
    前記第２領域は、相対的に前記半導体層の前記第１面側に形成された第１部分と、前記第１部分の下側に形成され、前記第１トレンチの前記底面に対して前記半導体層の前記第２面側に位置する深さまで前記第１部分から突出する第２部分とを一体的に含み、
    前記第２領域の前記第２部分は、前記第１トレンチの底部付近を端部として突出する凸部であり、前記第３領域との間に湾曲面を形成しており、
    前記第２領域の前記第２部分の頂部は、前記第１トレンチと前記第２トレンチとの間に位置しており、
    前記第２部分の前記頂部から前記第１トレンチまでの距離と、前記第２部分の前記頂部から前記第２トレンチまでの距離とが、ほぼ同じであり、
    前記第３トレンチは、前記第２領域の前記第２部分の直上に形成されており、
    前記第２部分の前記頂部は、前記第３トレンチの前記底面の幅方向中央部を通る対称軸に対して線対称である複数の頂部を含む、半導体装置。
  5. 前記第１トレンチおよび前記第２トレンチを覆うように形成された絶縁層をさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記絶縁層および前記半導体層を覆うように形成されたソース電極をさらに含む、請求項５に記載の半導体装置。
  7. 前記第３トレンチの下方に形成された高濃度不純物領域をさらに含む、請求項２〜４のいずれか一項に記載の半導体装置。
  8. 前記半導体層は、ＳｉＣ層を含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記第２領域の前記第２部分は、前記第３トレンチの幅よりも大きな幅を有している、請求項１に記載の半導体装置。
  10. 前記第２領域の前記第２部分の不純物濃度は、前記第３部分の濃度の１／１００以下である、請求項１に記載の半導体装置。
  11. 前記第１頂部および前記第２頂部は、前記第３トレンチに沿って互いに平行に形成されている、請求項３に記載の半導体装置。
  12. 前記半導体層は、Ｓｉ基板と、前記Ｓｉ基板上に形成され、前記Ｓｉ基板よりも低い不純物濃度を有するＳｉエピタキシャル層とを含み、
    前記第２部分の前記頂部は、前記Ｓｉ基板に接していない、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記第２領域の前記第１部分の厚さは、０．５μｍ〜０．９μｍであり、
    前記半導体層の前記第１面から前記第２部分の前記頂部までの厚さは、１．０μｍ〜１．６μｍである、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記第２領域の前記第１部分と前記第３領域との界面に対して前記半導体層の前記第２面側への前記第１トレンチの突出量は、０．１μｍ〜０．２μｍである、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記第３トレンチが、ストライプ状に形成されており、
    前記第２領域の前記第２部分は、前記ストライプ状の第３トレンチに沿うストライプ状に形成されている、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記第３トレンチは、前記第１トレンチよりも浅く形成されている、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記絶縁膜は、酸化シリコン膜を含む、請求項１〜１６のいずれか一項に記載の半導体装置。
  18. 前記第２領域の前記第１部分の不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３である、請求項１〜１７のいずれか一項に記載の半導体装置。
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